JPH0573293B2 - - Google Patents

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JPH0573293B2
JPH0573293B2 JP61185133A JP18513386A JPH0573293B2 JP H0573293 B2 JPH0573293 B2 JP H0573293B2 JP 61185133 A JP61185133 A JP 61185133A JP 18513386 A JP18513386 A JP 18513386A JP H0573293 B2 JPH0573293 B2 JP H0573293B2
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bipolar transistor
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロツク同期式の論理回路に係り、特
にプリチヤージ式のバイポーラトランジスタと電
界効果トランジスタとを含む複合回路に係る。
〔従来の技術〕
従来から高集積，低消費電力の集積回路を実現
する手段として相補型MOS電界効果トランジス
タを用いた回路（以下CMOS回路と称す）が多
用されている。CMOS回路はスタテツク型とダ
イナミツク型に分類されるが、特に大規模な集積
回路では素子数のより少ないダイナミツク型回路
が多用されている。
第２図は従来のダイナミツク型論理回路の一例
を示す２入力NANDの回路構成を示している。
図において、２０１はPMOSトランジスタ、２
０〜２０４はNMOSトランジスタであり、
PMOSトランジスタ２０１とNMOSトランジス
タ２０４にははクロツク信号CKが入力され、
NMOSトランジスタ、２０２，２０３には夫々
入力の論理信号Ａ，Ｂが入力される。出力信号
OUTはPMOSトランジスタ２０１とNMOSトラ
ンジスタ２０２のドレインを共通接続して取り出
される。出力のOUTに接ながる容量CLは配線の
容量，負荷のゲート容量などである。
ここで、クロツク信号CKが“０”レベルのと
き、PMOSトランジスタ２０１はオン、NMOS
トランジスタ２０４はオフになる。したがつて、
このとき出力OUTは電源電位VCCまでプリチヤー
ジされ、出力OUTは“１”レベルになる。この
間に入力論理信号Ａ，Ｂが共に“１”レベルに変
化すると、ノードN1の電圧は電源電位VCC、ノー
ドN2，N3の電圧はVCC−VthNになる。ただし、
VthNはNMOSトランジスタ２０２，２０３の閾
値電圧である。この状態からクロツク信号CKが
“０”から“１”に変化するとPMOSトランジス
タ２０１がオフ、NMOSトランジスタ２０４が
オンになるため、ノードN1〜N3の電荷はNMOS
トランジスタ２０４を通して放電され、出力
OUTは“０”になる。このとき、出力論理信号
OUTと入力論理信号の関係は次のようになる。
OUT＝・ 第３図は第２図の回路の動作を示すタイムチヤ
ートである。第３図において、ａはクロツク信号
CK、第３図ｂは入力論理信号Ａ，Ｂ，Ｃは出力
信号OUTの波形図である。時刻t0から時刻t2まで
のプリチヤージ期間にノードN1〜N3は“１”に
プリチヤージされ、入力信号Ａ，Ｂが共に“１”
のとき、プリチヤージ期間終了後の時刻t2から各
ノードの放電が始まる。MOSトランジスタは電
流駆動能力が小さいため、負荷CLが小さいとき
は時刻t2から時刻t3で放電が完了するが、より大
きな負荷ではt2からt4まで放電時間が長くなる。
また、第２図では２入力NAND回路の例を示し
たが、３入力NAND回路，４入力NAND回路な
どNMOSトランジスタの直列接続数が増えると
放電時間はさらに長くなる。与えられた負荷CL
と与えられた素子の加工プロセスの下で上記放電
時間を短縮する唯一の手段はMOSトランジスタ
のチヤンネル幅Ｗを大きくすることである。しか
しながらこの方法ではMOSトランジスタのゲー
ト容量がＷに比例して増加するため、この回路を
駆動する回路の速度が低下し、望みどおりの高速
化は達成できない。
一方、MOSトランジスタの低電流駆動能力の
欠点を解消し、しかもCMOS並みの低消費電力
を持つBiCMOS論理回路が特開昭59−11034号公
報，特開昭59−19435号公報他で提案されている。
これらは負荷駆動用の２ケの出力段バイポーラト
ランジスタとPMOSトランジスタ，NMOSトラ
ンジスタからなるCMOS論理段を有する高速ス
タテツク論理回路に関するものであり、バイポー
ラトランジスタと電界効果トランジスタとを組合
せたダイナミツク回路については配慮されていな
かつた。
〔発明が解決しようとする問題点〕
以上のように、従来のMOSダイナミツク回路
では負荷が大きくなると応答速度が遅くなつて、
高速化に問題があり、また、従来のBiCMOS論
理回路はすべてスタテツク型の論理回路のため、
回路が複雑になり、同期式の論理回路には不向き
である。
本発明の目的は高負荷においても高速動作が可
能で且つ素子数が少ないプリチヤージ式ダイナミ
ツク論理回路が実現できるバイポーラトランジス
タと電界効果トランジスタとを含む複合回路を提
供することにある。
〔問題点を解決するための手段〕
上記目的を達成するための本願発明の特徴は、
バイポーラトランジスタと電界効果トランジスタ
とを含む複合回路において、コレクタ、ベース及
びエミツタを有し、コレクタ・エミツタ電流路が
上記複合回路の出力部と第１の電位との間に形成
するバイポーラトランジスタと、少なくとも１つ
のクロツク信号に応答して、第２の電位と上記複
合回路の出力部との電流路を形成するプリチヤー
ジ回路と、上記クロツク信号に応答して上記プリ
チヤージ回路のオン・オフと反対のオン・オフ状
態を取る第１のスイツチング回路と、少なくとも
１つの入力信号に応答してオン・オフ状態を取る
第２のスイツチング回路からなり、上記第１及び
第２のスイツチング回路は直列に接続され、上記
複合回路の出力部と上記バイポーラトランジスタ
のベースとの間に電流路を形成するスイツチング
手段と、上記複合回路の出力部に接続され、上記
スイツチング手段の電流路が形成されていないと
きに、上記複合回路の出力部に所定の電流を流
し、上記複合回路の出力信号の変動を防止するリ
ーク補償回路と、上記バイポーラトランジスタが
オン状態からオフ状態へ変化する際に、上記バイ
ポーラトランジスタのベースと第３の電位との間
に電流路を形成し、上記バイポーラトランジスタ
のベースの蓄積電荷を引き抜くデイスチヤージ回
路とを具備することにある。
〔作用〕
プリチヤージ手段が不活性のときスイツチング
手段がオン状態になり、かつ、論理手段の論理が
成立したとき、出力ノードからスイツチング手
段、論理手段を通つてバイポーラトランジスタの
ベースにベース電流を流してオンさせ、そのコレ
クタ電流により負荷に充電された電荷を急速に放
電させるのである。
〔実施例〕
第１図は本発明によるプリチヤージ式ダイナミ
ツク回路の概念を示す図である。
図において１０１はプリチヤージ手段であり、
クロツクCKに応答して第２の電位（例えば電源，
電位）V2と出力OUTとの電流路を形成して、出
力OUTを、例えば、“１”レベルにプリチヤージ
する。１０３はNPNバイポーラトランジスタで
あり、コレクタが出力ノードOUTにエミツタが
第１の電位（例えば、基準電位）V1に接続され、
コレクタ・エミツタ電流路が出力OUTと第１の
電位とに接続される。１０４は第１の電界効果ト
ランジスタとなるNMOSトランジスタであり、
プリチヤージ手段１０１が活性（オン）状態のと
きオフ状態になり、不活性（オフ）状態のときオ
ン状態になるようにクロツクCKで制御される。
１０５はＮケ（Ｎ≧１）の第２の電界効果トラン
ジスタとなるNMOSトランジスタであり、直列
接続，並列接続又は両者の組合せからなる論理回
路網を構成し、Ｎケの入力論理信号I1〜Ioにより
オン，オフが制御される。第１の電界効果トラン
ジスタ１０４と第２の電界効果トランジスタ１０
５とのソース・ドレイン電流路は出力OUTとバ
イポーラトランジスタ１０３のベースとの間に直
列に形成接続され、両者が共にオン状態の条件が
成立したとき、出力OUTから第１の電界効果ト
ランジスタ１０４、第２の電界効果トランジスタ
１０５を通つてバイポーラトランジスタ１０３に
ベース電流が流れ、バイポーラトランジスタ１０
３はオン状態になる。その結果、NPNバイポー
ラトランジスタ１０３にベース電流のβ倍（β：
Current Gain）のコレクタ電流が流れ、これに
より負荷CLに充電された電荷が急速に放電され、
出力OUTは“０”レベルになる。このとき、出
力OUTと入力I1とIoとの論理関係は次式のように
なる。
OUT＝・（1，2，…，o） １０２はリーク補償手段であり、プリチヤージ
手段１０１とNPNバイポーラトランジスタ１０
３が共にオフ状態のとき、出力OUTから第１の
電位V1に流れるリーク電流により出力OUTのレ
ベルが低下するのを防止する。バイポーラトラン
ジスタのコレクタ・エミツタ間リーク電流は
MOSトランジスタのリーク電流に比べて大きい
ので、本実施例のダイナミツク回路ではこのリー
ク補償手段が設けられる。
１０６はバイポーラトランジスタ１０３のベー
スに蓄積された電荷のデイスチヤージ手段であ
り、NPNバイポーラトランジスタ１０３がオフ
になるときベース蓄積電荷を速やかに第３の電位
（好ましくは第１の電位と略同電位）V3に放電さ
せ、ターンオフタイムを速める働きをする。この
デイスチヤージ手段は受動抵抗、MOSトランジ
スタによる能動抵抗など種々の回路が公知であ
り、以後の実施例では特別に意図しない限り省略
するものとする。
第４図は本発明の第１の実施例を示す回路図で
ある。第４図において、４０１はプリチヤージ用
の第３の電界効果トランジスタとなるPMOSト
ランジスタであり、ソースが第２の電位となる電
源電位VCCに、ドレインが出力ノードOUTにゲー
トがクロツクCKに接続される。４０２は第１の
電界効果トランジスタとなるNMOSトランジス
タであり、ドレインが出力ノードOUTに、ゲー
トがクロツクCKに、ソースがNMOSトランジス
タ４０３のドレインに接続される。第２の電界効
果トランジスタとなるNMOSトランジスタ４０
３，４０４は直列に接続され、夫々のゲートは入
力論理信号Ａ，Ｂが印加され、NMOSトランジ
スタ４０４のソースはNPNバイポーラトランジ
スタ４０５のベースに接続されている。NPNバ
イポーラトランジスタ４０５のコレクタは出力
OUTに、エミツタは第１の電位となる基準電位
GNDに接続され、出力OUTとNPNバイポーラ
トランジスタ４０５のベースとの間にNMOSト
ランジスタ４０２，４０３，４０４が直列に接続
される。
４０６はリーク補償手段であり、本実施例では
インバータ４０７と４０８による正帰還型ラツチ
回路で構成されている。
デイスチヤージ手段となる４１０は抵抗であ
り、NPNバイポーラトランジスタがオン状態か
らオフ状態に変化する際にベース蓄積電荷を第３
の電位となるGNDに放電する。
いま、クロツク信号CKが“０”のとき、
NMOSトランジスタ４０２はオフ状態であり、
従つてNPNバイポーラトランジスタ４０５のベ
ースには電流が供給されずに、NPNバイポーラ
トランジスタ４０５もオフ状態である。一方、
PMOSトランジスタ４０１はオン状態になり、
負荷CLを電源電圧VCCまで充電する。
次に、クロツク信号CKが“１”になると
PMOSトランジスタ４０１がオフ状態になり、
NMOSトランジスタ４０２がオン状態になる。
このとき、入力信号Ａ，Ｂの少なくとも一方が
“０”であればNMOSトランジスタ４０３，４０
４の少なくとも一方がオフ状態であり、NPNバ
イポーラトランジスタ４０５ベースには電流が流
れないので、NPNバイポーラトランジスタ４０
５はオフである。したがつて、この時、出力ノー
ドOUTの電圧は略電源電位VCCのレベルである。
一方、入力信号Ａ，Ｂが共に“１”であれば
NMOSトランジスタ４０３，４０４は共にオン
状態になり出力ノードOUTからNMOSトランジ
スタ４０２，４０３，４０４のソース・ドレイン
電流路を通つてNPNバイポーラトランジスタ４
０５のベースに電流が供給され、NPNバイポー
ラトランジスタ４０５はオン状態になる。この結
果、NPNバイポーラトランジスタ４０５のコレ
クタ電流により負荷CLの電荷が放電され、複合
回路の出力OUTは“０”レベルになる。
第５図は、第２図の従来のダイナミツク回路と
本実施例の遅延時間を回路シユミレータにより解
析しプロツトしたものである。第５図中、Ａは従
来回路、Ｂは本実施例回路の特性を示しており、
高負荷においても本実施例回路の場合には、遅延
時の増大が少ない。
なお、以後の実施例図面ではリーク補償手段及
びデイスチヤージ手段は省略する。
なお、本実施例の回路に使用されるバイポーラ
トランジスタは好ましくは、例えばA.Watanabe
et al：High speed BiCMOS VLSI
Technology Wite Buried Twin Well
Structure：IFDM'85 DEC，1985，p423〜426に
示されたようなバイポーラとCMOSトランジス
タを同一半導体基板上に形成する一体化プロセス
で作られる高性能バーテイカルNPNトランジス
タであり、従来のCMOSプロセスでも形成でき
るラテラルNPNトランジスタのようにfT（transit frequency）の低いバイポーラトランジスタよ
り、高速化が図れる。
第６図は本発明の第２の実施例を示す回路図で
ある。
第６図において、６０１はプリチヤージ手段を
構成する第３の電界効果トランジスタとなる
PMOSトランジスタであり、ソースが第２の電
位となる電源電位VCCに、ゲートがクロツク信号
CKに、ドレインが出力OUTに接続されている。
６０２は第１の電界効果トランジスタとなる
NMOSトランジスタであり、ドレインが出力
OUTにゲートがクロツク信号CKに、ソースが
NMOSトランジスタ６０４，６１４のドレイン
に接続される。NMOSトランジスタ６０４，６
０５，６０６，６０７，６０８，６１４，６１
５，６１６，６１７，６１８は第２の電界効果ト
ランジスタの一例となる。NMOSトランジスタ
６０４のソースはNMOSトランジスタ６０５，
６０７のドレインに接続される。NMOSトラン
ジスタ６０５とNMOSトランジスタ６０６とは
直列接続され、NMOSトランジスタ６０６のソ
ースはNPNバイポーラトランジスタ６０３のベ
ースに接続されている。同様にNMOSトランジ
スタ６０７，６０８は直列接続され、NMOSト
ランジスタ６０８のソースはNPNバイポーラト
ランジスタ６０３のベースに接続されている。
また、NMOSトランジスタ６１４のソースは
NMOSトランジスタ６１５，６１７のドレイン
に接続され、NMOSトランジスタ６１５，６１
６は直列接続されて、NMOSトランジスタ６１
６のソースはNPNバイポーラトランジスタ６０
３のベースに接続されている。同様にNMOSト
ランジスタ６１７，６１８は直列接続されて、
NMOSトランジスタ６１８のソースはNPNバイ
ポーラトランジスタ６０３のベースに接続されて
いる。なお、NMOSトランジスタ６０４〜６０
８及び６１４〜６１８の夫々のゲートには図示の
ように信号Ａ，Ｂ，Ｃとその反転信号，，
が入力信号として与えられている。
この実施例の回路は、ハーフ・アダーとしての
論理機能を持ち、出力OUTと入力信号Ａ，Ｂ，
Ｃの関係は次式のようになる。
OUT＝CK・・（ＡＢ）＋CK・Ｃ・（
Ｂ） すなわち、クロツク信号CKが、例えば“０”
のときは出力OUTは電源電位VCCまで充電され、
“１”レベルである。
次に、クロツク信号CKが“１”で、入力信号
Ｃ＝０のときは、Ａ＝０，Ｂ＝１のとき、
NMOSトランジスタ６０２，６０４，６０５，
６０６がオン状態となり、又はＡ＝１，Ｂ＝０の
ときソース・ドレイン電流路が出力OUTとNPN
バイポーラトランジスタのベースとの間に形成さ
れ、NPNバイポーラトランジスタ６０３がオン
して、出力OUTは“０”レベルになる。さらに
CK＝１，Ｃ＝１のときはＡ＝１，Ｂ＝１のとき、
NMOSトランジスタ６０２，６１４，６１５，
６１６がオン状態となり、又はＡ＝０，Ｂ＝０の
とき、NMOSトランジスタ６０２，６１４，６
１７，６１８がオン状態となり、ソース・ドレイ
ン電流路が出力OUTとNPNバイポーラトランジ
スタ６０３のベースとの間に直列に形成されて、
NPNバイポーラトランジスタ６０３がオンして、
出力OUTは“０”レベルになる。このとき、出
力OUTの電荷はNPNバイポーラトランジスタ６
０３の高電流駆動能力により高速に放電される。
第７図は本発明の第３の実施例を示す回路図で
ある。
第７図において７０１はプリチヤージ手段を構
成する第３の電界効果トランジスタとなる
PMOSトランジスタであり、ソースが第２の電
位となる電源電位VCCにゲートがクロツクCKに
ドレインが出力OUTに接続される。７０２は第
１の電界効果トランジスタとなるNMOSトラン
ジスタであり、ドレインが出力OUTにゲートが
クロツクCKにソースがNMOSトランジスタ７０
４と７１４のドレインに接続される。この
NMOSトランジスタ７０４，７０５，７０６，
７１４，７１５，７１６は第２の電界効果トラン
ジスタの電位となる。７０３はNPNバイポーラ
トランジスタであり、コレクタが出力OUTに、
エミツタが第１の電位となる基準電位GNDに接
続される。NMOSトランジスタ７０４のゲート
は制御信号ORに接続され、ソースはNMOSトラ
ンジスタ７０５，７０６のドレインに接続され
る。NMOSトランジスタ７０５，７０６は並列
接続され、夫々のゲートには入力Ａ，Ｂが夫々接
続され、夫々のソースはNPNバイポーラトラン
ジスタ７０３のベースに接続される。NMOSト
ランジスタ７１４のゲートは制御信号ANDに接
続され、ソースはNMOSトランジスタ７１５の
ドレインに接続される。NMOSトランジスタ７
１５，７１６は直列接続されており、夫々のゲー
トには入力信号Ａ，Ｂが夫々接続され、NMOS
トランジスタ７１６のソースはNPNバイポーラ
トランジスタ７０３のベースに接続される。
この回路は論理和と論理積の２種類の論理演算
機能を持ち、出力OUTと入力信号Ａ，Ｂの論理
関係は次式のようになる。
OUT＝・・（＋）＋・・
（Ａ＋Ｂ） すなわち、クロツク信号CKが“０”のとき、
PMOSトランジスタ７０１がオン状態でNMOS
トランジスタ７０２がオフ状態にあるので、
NPNバイポーラトランジスタ７０３のベースに
は電流が供給されずにNPNバイポーラトランジ
スタがオフ状態となるので、入力信号Ａ，Ｂ，制
御信号AND，ORの状態には関係なく、出力
OUTは電源電位VCCまで充電され、“１”レベル
である。
次に、クロツク信号CK＝１で制御信号OR＝
１のとき、入力信号Ａ又はＢのどちらかが１であ
ればNMOSトランジスタ７０２，７０４と
NMOSトランジスタ７０５，７０６のどちらか
とがオン状態となり、ソース・ドレイン電流路が
出力OUTとNPNバイポーラトランジスタ７０３
のベースとの間に直列に形成されて、出力OUT
より、NPNバイポーラトランジスタ７０３のソ
ースに電流が供給されて、NPNバイポーラトラ
ンジスタ７０３がオン状態になり、出力OUTは
“０”レベルになる。
また、クロツク信号CK＝１で制御信号AND＝
１のとき、入力信号Ａ，Ｂの両方が“１”であれ
ばNMOSトランジスタ７０２，７１４，７１５，
７１６がオン状態となり、ソース・ドレイン電流
路が出力OUTとNPNバイポーラトランジスタ７
０３のベースとの間に直列に形成されて、出力
OUTよりNPNバイポーラトランジスタ７０３の
ベースに電流が供給されて、NPNバイポーラト
ランジスタ７０３がオン状態になり、出力OUT
は“０”レベルになる。なお、NMOSトランジ
スタ７０２を除去しても制御信号OR，ANDをク
ロツクCKが“１”の期間に付勢するようにして
も同様の論理動作を行える。
第８図は電界効果トランジスタを用いた従来の
バススイツチ回路を示す。第８図において、８１
１はPMOSトランジスタであり、ソース（又は
ドレイン）が一方のバスＡに、ドレイン（又はソ
ース）が他方のバスＢに接続され、ゲートは制御
信号SWに接続される。８１２はNMOSトランジ
スタであり、ソース（又はドレイン）が一方のバ
スＡに、ドレイン（又はソース）が他方のバスＢ
に接続され、ゲートには制御信号SWをCMOSか
らなるインバータ８１３で反転した信号が接続さ
れる。８１４はバスＡ側のデイスチヤージ回路、
８１５は同じくバスＢ側のデイスチヤージ回路で
ある。
いま、バスＡ側のデータをバスＢ側に伝達する
場合を考えるとその動作は次のようである。
バスＡ，バスＢが予め“１”レベルにプリチヤ
ージされた状態でバススイツチ信号SWを付勢す
るとPMOSトランジスタ８１１，NMOSトラン
ジスタ８１２が共にオンになり、バスＡ，バスＢ
が連結される。この状態でバスＡ側のデイスチヤ
ージ回路８１４がオフであればバスＡ側のレベル
は“１”レベルのまま変化しないため、バスＢの
レベルも“１”レベルのままであり、“１”レベ
ルの伝達が行われたことと等価になる。一方、デ
イスチヤージ回路８１４がオンであれば、バスＡ
側のC11の実荷はデイスチヤージ回路８１４を通
つて放電され、バスＢ側のCL2の電荷はPMOSト
ランジスタ８１１とNMOSトランジスタ８１２
を通り、さらにデイスチヤージ回路８１４を通つ
て放電され、最終的に“０”レベルになる。
この従来方式の欠点はデイスチヤージ手段が電
流駆動能力の小さいMOSトランジスタで構成さ
れるため、負荷の大きいバスを高速にデイスチヤ
ージできないことに加えて、相手側のバスの電荷
もバススイツチを通してデイスチヤージしなけれ
ばならないためデイスチヤージ時間が非常に大き
くなり、その結果高速バススイツチング動作が行
えないことである。
第９図は本発明の第４の実施例を示す回路図で
ある。
第９図はプリチヤージ型の２組以上のバス間で
データを伝送するバススイツチ回路において、ク
ロツクに応答して各バスを高レベルに充電するプ
リチヤージ手段と、各バスに接続されるリーク電
流補償手段と、前記プリチヤージ手段が活性のと
きオフになり、不活性期間の所定タイミングにゲ
ートに印加されるバススイツチ制御信号によりオ
ンする第１のNMOSトランジスタスイツチ手段
と、ゲートに印加されるソースバスの反転レベル
信号によりオン・オフ制御される第２のMOSト
ランジスタ手段と、コレクタがデステイネーシヨ
ンバスに、エミツタが基準電位に接続される
NPNバイポーラトランジスタを具備し、デイス
テイネーシヨンバスとNPNのベース間に前記第
１，第２のNMOSトランジスタスイツチ手段が
直列に接続され、第１，第２のNMOSトランジ
スタスイツチ手段が共にオンのとき、デイテイネ
ーシヨンバスから第１，第２のNMOSトランジ
スタスイツチ手段を通してNPNバイポーラトラ
ンジスタにベース電流を流してオンさせ、主とし
てそのコレクタ電流によりプリチヤージ手段で高
レベルに充電されたデイステイネーシヨンバスの
電荷を放電させるように構成したバススイツチ回
路の一例を示す図である。
第９図において、９０１はバスＡのプリチヤー
ジ回路、９０２はバスＡのデイスチヤージ回路、
９０３はバスＡの反転レベルを出力するインバー
タ、９０４は制御信号SWでオン，オフ制御され
る第１の電界効果トランジスタとなるNMOSス
イツチ、９０５はバスＢの反転レベル信号でオ
ン，オフ制御される第２の電界効果トランジスタ
となるNMOSトランジスタスイツチ、９０６は
NPNバイポーラトランジスタであり、コレクタ
がバスＡに、エミツタが第１の電位となる基準電
位GNDに接続される。NMOSトランジスタ９０
４，９０５はバスＡとNPNバイポーラトランジ
スタ９０６のベースと間に直列に接続される。９
１１はバスＢのプリチヤージ回路、９１２はバス
Ｂのデイスチヤージ回路、９１３はバスＢの反転
レベルを出力するインバータ、９１４はクロツク
信号の一つである制御信号SWでオン，オフ制御
されるNMOSトランジスタスイツチ、９１５は
バスＡの反転レベル信号でオン，オフ制御される
NMOSトランジスタスイツチ、９１６はNPNバ
イポーラトランジスタであり、コレクタがバスＢ
に、エミツタが基準電位に接続される。NMOS
９１４と９１５はバスＢとNPN９１６のベース
間に直列に接続される。
いま、バスＡ側のデータをバスＢ側に伝達する
場合を考えるとその動作は次のようである。
バスＡ，バスＢが予め“１”レベルにプリチヤ
ージされた状態でバスSW信号SWを付勢すると
NMOS９０４，９１４がオンになる。この状態
でバスＡ側のデイスチヤージ回路９０２がオフで
あればバスＡのレベルは“１”レベルであり、イ
ンバータ９０３の出力は“０”レベルになり
NMOS９１５はオフのままである。したがつて、
NPNバイポーラトランジスタ９１６はオフ状態
であり、バスＢのレベルも“１”のままで変化せ
ず、“１”レベルの伝達が行われたことと等価に
なる。一方、デイスチヤージ回路９０２がオンに
なれば、バスＡ側の負荷CL1の電荷はデイスチヤ
ージ回路９０２を通つて放電され、インバータ９
０３の出力は“１”レベルに反転し、NMOSト
ランジスタ９１５をオン状態にする。この結果
NMOSトランジスタ９１４，９１５がオン状態
になり、ソース・ドレイン電流路が出力となるバ
スＢとNPNバイポーラトランジスタ９１６のベ
ースとの間に直列に形成されて、バスＢ側のCL2
の電荷はNPNバイポーラトランジスタ９１６の
コレクタ電流でデイスチヤージされ、バスＢを
“０”レベルに急速にスイツチする。このとき、
インバータ９１３の出力も“１”レベルにスイツ
チして、NMOSトランジスタ９０５をオン状態
にする。したがつて、NMOSトランジスタ９０
４，９０５のソース・ドレイン電流路が出力とな
るバスＡとNPNバイポーラトランジスタ９０６
のベースとに直列に形成されて、NPNバイポー
ラトランジスタ９０６がオンになり、バスＡのデ
イスチヤージをNPNバイポーラトランジスタ９
０６のコレクタ電流でさらに加速することにな
る。
以上の説明で明らかなようにして、本実施例の
バススイツチ回路ではソースバスのレベルが
“０”レベルにスイツチするとそのレベルを検知
してNMOSトランジスタスイツチ９０５，９１
５をオン状態にさせてデイステイネーシヨンバス
に接続されたNPNバイポーラトランジスタ９０
６，９１６をオンさせるため、デイステイネーシ
ヨンバスの負荷が大きくてもNPNバイポーラト
ランジスタの持つ高電流駆動動力により、高速に
バスの放電を行うことができる。また、本実施例
のバススイツチ回路ではソース側のデイスチヤー
ジ手段はソース側の電荷だけをデスチヤージすれ
ばよいので、従来のバススイツチ回路に比べて高
速化の効果は更に顕著になる。
なお、本実施例では二つのバス間で双方向のデ
ータ伝達が行えるようになつているが、例えば、
バスＡからバスＢへの伝達のみであればインバー
タ９１３，NMOS９０４，９０５，NPN９０６
は不要である。また、ソースバスとデイステイネ
ーシヨンバスの本数の組合せは自在である。
第１０図は本発明の第５の実施例であるスタテ
イツク型記憶部をメモリセルとするｍワード×ｎ
ビツトのレジスタ装置を示す図である。
第１０図は、クロツク信号に応動してｎケの出
力ビツト線の夫々を高レベルに充電するプリチヤ
ージ手段と、各出力ビツト線に接続されるリーク
電流補償手段と、プリチヤージ手段が活性のとき
オフになり、不活性期間の所定タイミングで各ワ
ードに対応して印加されるREAD信号により、
オン，オフ状態制御される第１のNMOSトラン
ジスタスイツチ手段とメモリセルの出力レベルに
応答してオン，オフ状態制御される第２の
NMOSトランジスタスイツチ手段とコレクタが
出力ビツト線に接続され、コレクタが基準電位に
接続されたNPNバイポーラトランジスタとを具
備し、出力ビツト線とNPNバイポーラトランジ
スタのベースとの間に前記第１，第２のNMOS
トランジスタスイツチ手段が直列に接続され、該
第１，第２のNMOSトランジスタスイツチ手段
が共にオン状態のとき、出力ビツト線から第１，
第２のNMOSトランジスタスイツチ手段を通し
てNPNバイポーラトランジスタにベース電流を
流してオン状態にさせ、主としてそのコレクタ電
流により前記プリチヤージ手段で高レベルに充電
された出力ビツト線の電荷を放電させるように構
成したレジスタ装置の一例を示す図である。
第１０図に於いて、第１，第２のNMOSトラ
ンジスタスイツチ手段は１ビツトの記憶部毎に設
けられ、NPNバイポーラトランジスタは同一ビ
ツト線上の複数にワードに１ケの割合で設けるよ
うに構成された。
第１０図において、１００１，１００２は夫々
ビツト線，o-1に接続されたプリチヤージ手
段、１００３，１００４はCMOSインバータで
ある。また、１００５〜１００８は２ワード分を
単位とした２ビツト分の記憶セルである。記憶セ
ル１００５において、１０１０はコレクタがビツ
ト線に、エミツタが基準電位に接続された
NPNバイポーラトランジスタである。NMOSト
ランジスタ１０１１，１０１２はビツト線と
NPN１０１０のベース間に直列に接続され、第
１の電界効果トランジスタとなるNMOSトラン
ジスタ１０１１のゲートはREAD信号RDOに接
続され、第２の電界効果トランジスタとなる
NMOSトランジスタ１０１２のゲートはインバ
ータ１０１３と１０１４で構成されるフリツプフ
ロツプの出力に接続される。NMOSトランジス
タ１０１５のソース（又はドレイン）はデータ線
D0に接続され、ドレイン（又はソース）はイン
バータ１０１３の入力とインバータ１０１４の出
力に接続され、ゲートはWRITE信号WROに接
続される。
同様にNMOSトランジスタ１０２１，１０２
２はビツト線とNPN１０１０ベース間に直列
に接続され、NMOSトランジスタ１０２１のゲ
ートはREAD信号RDIに接続され、NMOSトラ
ンジスタ１０２２のゲートはCMOSインバータ
１０２３と１０２４で構成されるフリツプフロツ
プの出力に接続される。NMOSトランジスタの
１０２５のソース（又はドレイン）はデータ線
D0に接続され、ドレイン（又はソース）はイン
バータ１０２３の入力と１０２４の出力とに接続
され、ゲートはWRITE信号WR1に接続される。
このレジスタ装置の書込み動作は次のとおりで
ある。データ線D0〜Do-1にはｎビツトの書込み
データが与えられ、書込み制御信号WR0〜
WRo-1の１つを付勢することによりｍワードの
中の特定の１ワードにｎビツトのデータが書込ま
れる。いま、WR0が付勢された場合を考えると
NMOSトランジスタ１０１５がオンし、データ
線D0の内容がインバータ１０１３，１０１４で
構成されるフリツプフロツプに書込まれて保持さ
れる。同様に、WR1が付勢されるとNMOSトラ
ンジスタ１０２５がオンし、データ線D0の内容
がインバータ１０２３，１０２４で構成されるフ
リツプフロツプに書込まれて保持される。
このレジスタ装置の読出し動作は次のとおりで
ある。ビツト線〜o-1は読出しに先立つて予
めプリチヤージされ、次いで読出し制御信号RD0
〜RDn-1の１つを付勢することによりｍワードの
中の所望の１ワードをビツト線〜o-1上に
読出し、インバータ１００３，１００４からビツ
ト線データの反転出力を取出す。
いま、クロツク信号の一つであるリード信号
RDOが付勢された場合を考えると、NMOSトラ
ンジスタ１０１１がオン状態になり、NMOSト
ランジスタ１０１２はインバータ１０１４の出力
レベルが入力信号となりオン，オフする。インバ
ータ１０１４の出力が“０”のとき、NMOSト
ランジスタ１０１２はオフであり、NPNバイポ
ーラトランジスタ１０１０もオフ状態である。従
つて、このとき、ビツト線はプリチヤージさ
れたままであり、インバータ１００３から“０”
が出力される。インバータ１０１４の出力が
“１”のとき、NMOSトランジスタ１０１２がオ
ンになり、NMOSトランジスタ１０１１，１０
１２がオン状態になり、ソース・ドレイン電流路
が出力となるビツト線とNPNバイポーラトラ
ンジスタ１０１０のベースとの間に直列に形成さ
れて、NPNバイポーラトランジスタ１０１０も
オン状態になる。従つて、このとき、ビツト線
BOに接がる負荷CL0の電荷はNPNバイポーラト
ランジスタ１０１０のコレクタ電流により放電さ
れ、ビツト線は“０”にスイツチし、インバ
ータ１００３から“１”が出力される。
READ信号RD１が付勢された場合も、NMOS
トランジスタ１０２１，１０２２の動作は同じな
ので省略する。
第１１図は本実施例レジスタ装置の読出しアク
セス時間を回路シミユレータにより解析し、ビツ
ト線の負荷を変えてプロツトしたものである。
第１１図中、Ａは従来のレジスタのアクセスタ
イム、Ｂは本実施例レジスタのアクセスタイムで
ある。なお、シミユレーシヨンで使用したデバイ
ス定数は次のとおりである。
NMOSトランジスタ１０１１，１０１２： チヤネル幅 Ｗ＝12μm NMOSトランジスタ１０１１，１０１２： チヤネル長 Ｌ＝1.2μm NPNバイポーラトランジスタ１０１０： エミツタサイズ AE＝1.2×3.0μm2 NPNバイポーラトランジスタ１０１０： 遮断周波数 T＝60GHz 図より、明らかなように、本実施例のレジスタ
はビツト線負荷が増大してもアクセス時間の増加
は小さく、例えば、CL＝5Pのとき従来のレジス
タに比べて４倍以上高速である。
なお、本実施例では２ビツトに１ケの割合で
NPNバイポーラトランジスタを配置しているが、
４ビツトに１ケ、８ビツトに１ケなど、その組合
せは自在である。このようにバイポーラトランジ
スタの配置数を少なくすることにより、僅かな面
積の増大で、従来のレジスタでは実現不可能な高
速アクセスが可能になる。
第１２図は本発明の第６の実施例となるｍワー
ド×ｎビツト構成のダイナミツク型ROM（Read
Only Memory）を示す図である。第１２図はク
ロツク信号に応動してｎケのビツト線を高レベル
に充電するプリチヤージ手段と、各ビツト線に接
続されたリーク電流補償手段とメモリセルの
“１”又は“０”のいずれか一方に対応してコレ
クタがビツト線に、エミツタが基準電位に接続さ
れたNPNバイポーラトランジスタと、ゲートが
ワード線に、ドレインとソースが夫々ビツト線と
NPNバイポーラトランジスタのベース間に接続
されたNMOSトランジスタスイツチ手段からな
るメモリセル部とを具備し、NMOSトランジス
タスイツチ手段のゲートにワード線信号が付勢さ
れたとき、出力ビツト線からNMOSトランジス
タスイツチ手段を通してベース電流を流してオン
させ、主としてNPNバイポーラトランジスのコ
レクタ電流で前記プリチヤージ手段によつて高レ
ベルに充電された出力ビツト線の電荷を放電させ
るように構成したダイナミツク型ROMの一例を
示す図である。
第１２図において、１２０１〜１２０４は夫々
ビツト線〜o-1に接続されたプリチヤージ手
段、１２０５〜１２０８はCMOSインバータで
ある。また、１２１０〜１２１５は２ワード分を
単位とした２ビツト分の記憶セルである。記憶セ
ル１２１０において、１３００はコレクタがビツ
ト線に、エミツタが基準電位に接続された
NPNバイポーラトランジスタである。１３０１
と１３０２は夫々１ビツトの記憶単位となる
NMOSトランジスタであり、ここではこれらの
ソースとドレインがビツト線とNPNバイポー
ラトランジスタ１３００のベース・コレクタ間に
接続されている場合を“１”、接続されていない
場合を“０”とする。第１及び第２の電界効果ト
ランジスタを兼ねるNMOSトランジスタ１３０
１のゲートはワード線A0に、ソースはNPNバイ
ポーラトランジスタ１３００のベースに接続され
ているが、ドレインはビツト線に接続されて
いない（図中×印で示す）ため、NMOSトラン
ジスタ１３０１は“０”を記憶している。第１及
び第２の電界効果トランジスタを兼ねてNMOS
トランジスタ１３０２のゲートはワード線A1に、
ドレインはビツト線に、ソースはNPNバイポ
ーラトランジスタ１３００のベースに接続されて
いるのでNMOS１３０２は“１”を記憶してい
る。
本実施例ROMの読出し動作は次のとおりであ
る。ビツト線〜o-1は読出しに先立つてプリ
チヤージ手段１２０１〜１２０４でプリチヤージ
され、次いでワード線A0〜Ao-1の１つを付勢す
ることにより、ｍワード中の所望の１ワードの内
容をビツト線〜o-1に読出し、インバータ１
２０５〜１２０８からビツト線データの反転出力
を取出す。
いま、ワード線A0が付勢された場合の記憶セ
ル１２１０の動作を考えると、NMOSトランジ
スタ１３０１はデータ“０”を記憶しているので
NPNバイポーラトランジスタ１３００はオフで
ある。従つて、このとき、データ線はプリチ
ヤージされたままであり、インバータ１２０５か
ら“０”が出力される。次に、ワード線A1が付
勢されたときNMOSトランジスタ１３０２は
“１”を記憶しているのでNPNバイポーラトラン
ジスタ１３００はオン状態になる。従つて、この
とき、ビツト線に接がる負荷CL0の電荷は
NPNバイポーラトランジスタ１３００のコレク
タ電流により放電され、ビツト線は“０”に
スイツチし、インバータ１２０５から“１”が出
力される。
なお、本実施例では２ビツトに１ケの割合で
NPNバイポーラトランジスタを配置しているが、
４ビツトに１ケ，８ビツトに１ケなど、その組合
せは自在である。このようにバイポーラトランジ
スタの配置数を少なくすることにより、僅かな面
積の増大で、従来のROMでは実現不可能な高速
アクセスが可能になる。
第１２図に於いて好ましくは、NMOSトラン
ジスタスイツチ手段は記憶部の“１”又は“０”
に対応して１ケ設けられ、NPNバイポーラトラ
ンジスタは同一ビツト線上の複数ワードに１ケの
割合で設ける。
第１３図は本発明の第７の実施例となるダイナ
ミツク型のPLA（Programmable Logic Array）
を示す図である。
第１３図はクロツク信号に応答してANDアレ
イの出力を高レベルに充電するプリチヤージ手段
とANDアレイの出力に接続されたリーク電流補
償手段とORアレイの出力を低レベルに放電する
デイスチヤージ手段とプリチヤージ手段とデイス
チヤージ手段が共に活性のときオフになり、共に
不活性の期間の所定タイミングでオンになる第１
のNMOSトランジスタスイツチ手段と１ケ以上
の積演算用の直列接続からなる第２のNMOSト
ランジスタスイツチ手段とコレクタがANDアレ
イの出力に、エミツタが基準電位に接続された
NPNバイポーラトランジスタを具備し、第１，
第２のNMOSトランジスタスイツチ手段をAND
アレイの出力とNPNバイポーラトランジスタの
ベース間に直列に接続することにより、第１，第
２のNMOSトランジスタスイツチ手段が共にオ
ン状態のとき、ANDアレイの出力から第１，第
２のNMOSトランジスタスイツチ手段を通して
NPNバイポーラトランジスタにベース電流を流
してオン状態にさせ、主としてそのコレクタ電流
により、プリチヤージ手段で高レベルに充電され
たANDアレイの出力の電荷を放電させるように
構成したダイナミツク型PLA装置の一例を示す
図である。
第１３図は入力数３，出力数３，積項数４の
PLAである。（Programmable Logic）。
第１３図において、１３０１〜１３０４は
ANDアレイの出力A1〜A4をプリチヤージするた
めの第３の電界効果トランジスタとなるPMOS
トランジスタであり、第１のクロツク信号が
“０”のときオン状態になり、“１”のときオフ状
態になる。１３１１〜１３１３は出力線O1〜O3
をデイスチヤージするためのNMOSトランジス
タであり、第２のクロツク信号CKが“１”のと
きオン状態になり、“０”のときオフ状態になる。
１３２１〜１３２４は第１のクロツク信号＝
０のとき、すなわちANDアレイの出力A1〜A4を
プリチヤージする期間にオフ状態になり、第２の
クロツク信号CK＝１のときオンになる分離用
NMOSトランジスタスイツチ（第１の電界効果
トランジスタ）である。１３３１〜１３３４は
NPNバイポーラトランジスタであり、夫々のコ
レクタはANDアレイの出力A1〜A4に接がれ、
夫々のエミツタは基準電位に接続される。また、
第２の電界効果トランジスタとなる論理積演算用
のNMOS１３４１〜１３４３，１３５１〜１３
５３，１３６１〜１３６３，１３７１〜１３７３
は夫々NPN１３３１〜１３３４のベースと対応
するANDアレイの出力A1〜A4間に分離用
NMOSトランジスタ１３２１〜１３２４と共に
直列に接続される。例えば、NPNバイポーラト
ランジスタ１３３１のコレクタはANDアレイの
出力A1に接続され、ANDアレイの出力とベース
間に分離用NMOSトランジスタ１３２１と論理
積演算用NMOSトランジスタ１３４１〜１３４
３が接続される。
なお、NMOSトランジスタ１４４１〜１４４
４は夫々、NPNトランジスタ１３３１〜１３３
４のベース蓄積電荷を放電するためのNMOSト
ランジスタスイツチであり、クロツク信号CK＝
１のとき、オンになる。
次にこの回路の動作を出力O1に着目して説明
する。まず第１のクロツク信号＝０，第２の
クロツク信号CK＝１のとき、PMOSトランジス
タ１３０１がオン状態になり、分離用NMOSト
ランジスタ１３２１がオフ状態になるため、
ANDアレイの出力A1はVCCの電位までプリチヤ
ージされる。このとき、PMOSトランジスタ１
３０５はオフになる。また、デイスチヤージ用
NMOSトランジスタ１３１１も第２のクロツク
信号CK＝１のときオン状態になるので出力O1は
“０”レベルになる。
次に、第１のクロツク信号＝１，第２のク
ロツク信号CK＝０に変わるとPMOSトランジス
タ１３０１とNMOSトランジスタ１３１１が共
にオフ状態になり、NMOSトランジスタ１３２
１がオン状態になる。このとき、論理積演算用
NMOSトランジスタ１３４１〜１３４３は入力
信号I1〜I3のレベルに応じてオン，オフする。
いま、入力信号I1〜I3の少なくとも１つが
“０”のとき、NMOSトランジスタ１３４１〜１
３４３の少なくとも１つがオフ状態になるため
NPNバイポーラトランジスタ１３３１のベース
には電流が流れずNPNバイポーラトランジスタ
１３３１はオフ状態である。したがつて、このと
き、ANDアレイの出力A1はプリチヤージされた
ままの第２の電位となる基準電位VCCであり、
PMOSトランジスタ１３０５もオフ状態である。
その結果、出力O1には“０”が出力される。
次に、入力信号I1〜I3のすべてが“１”のと
き、NMOSトランジスタ１３４１〜１３４３の
すべてがオン状態になるため、ANDアレイの出
力A1からNMOSトランジスタ１３２１，NMOS
トランジスタ１３４１〜１３４３のソース・ドレ
イン電流路を通してNPNバイポーラトランジス
タ１３３１のベースに電流が流れ、NPNバイポ
ーラトランジスタ１３３１はオン状態になる。こ
のため、ANDアレイの出力A1の充電電荷は
NPNバイポーラトランジスタ１３３１のコレク
タ電流により急速に放電され、A1は“０”レベ
ルにスイツチする。その結果、PMOSトランジ
スタ１３０５がオン状態になり、出力O1はVCC電
位にスイツチする。以上の動作から、第１のクロ
ツク信号＝１のとき、出力O1と入力I1〜I3の
関係は O1＝I1・I2・I3 になることが明らかである。
ところで、従来のPLAでは入力数に比例して
論理積演算用NMOSトランジスタの直列接続数
が増えるため、ANDアレイの出力を放電する時
間も入力数に比例して長くなり、大規模なPLA
の高速化は困難であつた。本実施例によると
NMOSトランジスタの直列接続数の増加により、
NPNバイポーラトランジスタのベース電流が減
少するが、このベース電流はNPNバイポーラト
ランジスタによつて増幅されるため、ANDアレ
イの出力を放電する時間の増加は僅かである。
第１４図は第２の電界効果トランジスタとなる
NMOSトランジスタの直列接続数と放電時間の
関係を回路シミユレータにより解析し、プロツト
したものである。第１４図中、Ａは従来の
NMOS回路の特性を示し、Ｂは本実施例の
BiCMOS回路の特性を示している。
第１５図に本発明の第８の実施例であるデータ
処理装置の主要部の一例を示すブロツク図であ
る。
第１５図はデータ処理手段とデータ記憶手段と
両者を結合するバス手段とバス手段を高レベルに
充電するプリチヤージ手段とバス手段に接続され
るリーク電流補償手段とデータ処理部、データ記
憶部、バス手段、プリチヤージ手段を制御する制
御部を含むデータ処理装置であつて、データ処理
部とデータ記憶部の少なくとも一つはコレクタが
バス手段に、エミツタが基準電位に接続されるバ
イポーラトランジスタと、バス手段とバイポーラ
トランジスタのベース間に接続され、前記プリチ
ヤージ手段が不活性期間の所定の時期にゲートに
与えられる制御信号によりオンする第１の電界効
果トランジスタスイツチ手段と、ゲートに与えら
れる入力信号に応答してオン，オフする１ケ以上
の第２の電界効果トランジスタとからなるバスの
デイスチヤージ手段を含むデータ処理装置の一例
を示す図である。
第１５図において、１４０１はデータ処理手段
であり、データバス１４０３から処理データを受
取り、制御手段１４０８の制御指令に応答してデ
ータ処理を実行し、その結果をデータバス１４０
４に出力する。１４０２はデータ記憶手段であ
り、データバス１４０４から、制御手段１４０８
の指令に応答してデータを受取り記憶する。ま
た、記憶されたデータは制御手段１４０８の指令
に応答して読出され、データバス１４０３に出力
される。１４０５はプリチヤージ手段であり、制
御手段１４０８の指令に応答してバス１４０３，
１４０４をプリチヤージする。１４０６はバスス
イツチであり、制御手段１４０８の指令に応答し
てバス１４０３とバス１４０４間で双方向のデー
タ伝送を行う。１４０７はラツチレジスタであ
り、制御手段１４０８の指令よりデータバス１４
０４と外部装置間でデータの交換を行う。また、
１４０８は制御手段であり、データ処理装置全体
の動作を制御する。図中、点線は制御手段１４０
８からの制御信号の流れを示している。
ここで、データ処理１４０１は例えば第６図，
第７図に示すような算術演算回路，論理演算回路
を含んでおり（ただし、プリチヤージ用の
PMOSトランジスタ６０１，７０１はプリチヤ
ージ手段１４０５があるため不要）、演算結果に
応じてNPNバイポーラトランジスタがバス１４
０４の電荷を放電させる。また、データ記憶手段
１４０２は例えば第１０図に示すようなレジスタ
装置で構成されており、その出力段のNPNバイ
ポーラトランジスタによつてバス１４０３が放電
される。さらに、バススイツチ１４０６は例えば
第９図に示すような回路で構成されており、デエ
ステイネーシヨン側のバス１４０３又は１４０４
が夫々NPNバイポーラトランジスタによつて放
電される。このように、本実施例のデータ処理装
置ではデータ処理部とデータ記憶部間を結合する
ダイナミツクバスが、電界効果トランジスタによ
りオン，オフ状態が制御されるバイポーラトラン
ジスタにより高速に放電されるため、データ処理
のサイクルを大幅に短縮することができる。
〔発明の効果〕
本発明によるダイナミツク回路および、その応
用装置は回路の主要論理部を集積度の高い電界効
果トランジスタで構成し、その出力部を電流シン
ク能力の大きい少なくとも１ケのバイポーラトラ
ンジスタで構成できるため、最小限の部品増加で
最大の高速化効果を得ることができる。
【図面の簡単な説明】
第１図は本発明の概念ブロツク図、第２図は従
来CMOSダイナミツク回路図、第３図は第２図
の動作波形図、第４図は本発明の実施例となるダ
イナミツク２入力NAND回路図、第５図は第２
図と第４図回路の放電時間特性図、第６図は本発
明の実施例となるダイナミツクハーフアダー回路
図、第７図は本発明の実施例となる論理演算回路
図、第８図は従来のバススイツチ回路図、第９図
は本発明の実施例となるバススイツチ回路図、第
１０図は本発明の実施例となるレジスタ装置を示
す回路図、第１１図はレジスタのアクセスタイム
を示す図、第１２図は本発明の実施例となる
ROMを示す回路図、第１３図は本発明の実施例
となるPLAを示す回路図、第１４図は直列MOS
の放電時間特性を示す図、第１５図は本発明のデ
ータ処理装置を示す図である。 １０１…プリチヤージ手段、１０２…リーク補
償手段、１０３…バイポーラトランジスタ、１０
４…第１の電界効果トランジスタ、１０５…第２
電界効果トランジスタ、１０６…デイスチヤー
ジ手段。

Claims (1)

  1. 【特許請求の範囲】 １ バイポーラトランジスタと電界効果トランジ
    スタとを含む複合回路において、 コレクタ、ベース及びエミツタを有し、コレク
    タ・エミツタ電流路が上記複合回路の出力部と第
    １の電位との間に形成するバイポーラトランジス
    タと、 少なくとも１つのクロツク信号に応答して、第
    ２の電位と上記複合回路の出力部との電流路を形
    成するプリチヤージ回路と、 上記クロツク信号に応答して上記プリチヤージ
    回路のオン・オフと反対のオン・オフ状態を取る
    第１のスイツチング回路と、少なくとも１つの入
    力信号に応答してオン・オフ状態を取る第２のス
    イツチング回路からなり、上記第１及び第２のス
    イツチング回路は直列に接続され、上記複合回路
    の出力部と上記バイポーラトランジスタのベース
    との間に電流路を形成するスイツチング手段と、 上記複合回路の出力部に接続され、上記スイツ
    チング手段の電流路が形成されていないときに、
    上記複合回路の出力部に所定の電流を流し、上記
    複合回路の出力信号の変動を防止するリーク補償
    回路と、 上記バイポーラトランジスタがオン状態からオ
    フ状態へ変化する際に、上記バイポーラトランジ
    スタのベースと第３の電位との間に電流路を形成
    し、上記バイポーラトランジスタのベースの蓄積
    電荷を引き抜くデイスチヤージ回路とを具備する
    ことを特徴とするバイポーラトランジスタと電界
    効果トランジスタとを含む複合回路。 ２ 特許請求の範囲第１項において、 上記プリチヤージ回路、上記第１のスイツチン
    グ回路及び上記第２のスイツチング回路のうち少
    なくとも１つの回路は少なくとも１つの電界効果
    トランジスタを含む回路で構成したことを特徴と
    するバイポーラトランジスタと電界効果トランジ
    スタとを含む複合回路。 ３ 特許請求の範囲第１項において、 上記バイポーラトランジスタは第１導電型のコ
    レクタ及びエミツタ、第２導電型のベースを有す
    るバイポーラトランジスタであり、上記論理回路
    と上記スイツチング回路は第１導電型のチヤネル
    を含む電界効果トランジスタを少なくとも１つ含
    む回路であり、上記プリチヤージ回路は第２導電
    型のチヤネルを含む電界効果トランジスタを少な
    くとも１つ含む回路から構成されていることを特
    徴とするバイポーラトランジスタと電界効果トラ
    ンジスタとを含む複合回路。 ４ 特許請求の範囲第１項において、 プリチヤージ型の２組以上のバス間でデータを
    伝送するバススイツチ回路に適用したことを特徴
    とするバイポーラトランジスタと電界効果トラン
    ジスタとを含む複合回路。 ５ 特許請求の範囲第１項において、 スタテイツク型記憶部をメモリセルとするレジ
    スタ回路に適用したことを特徴とするバイポーラ
    トランジスタと電界効果トランジスタとを含む複
    合回路。 ６ 特許請求の範囲第１項において、 ダイナミツク型ROMに適用したことを特徴と
    するバイポーラトランジスタと電界効果トランジ
    スタとを含む複合回路。 ７ 特許請求の範囲第１項において、 ダイナミツク型プログラマブル・ロジツク・ア
    レイに適用したことを特徴とするバイポーラトラ
    ンジスタと電界効果トランジスタとを含む複合回
    路。 ８ 特許請求の範囲第１項において、 クロツクで同期を取りデータを処理するデータ
    処理装置に適用したことを特徴とするバイポーラ
    トランジスタと電界効果トランジスタとを含む複
    合回路。
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