JPH0750560B2 - ディジタル集積回路装置 - Google Patents
ディジタル集積回路装置Info
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- JPH0750560B2 JPH0750560B2 JP56069784A JP6978481A JPH0750560B2 JP H0750560 B2 JPH0750560 B2 JP H0750560B2 JP 56069784 A JP56069784 A JP 56069784A JP 6978481 A JP6978481 A JP 6978481A JP H0750560 B2 JPH0750560 B2 JP H0750560B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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Description
【発明の詳細な説明】 この発明は、MOS形ダイナミツク回路とバイポータ形ス
タテイツク回路とを同一半導体基板に共存させたレイア
ウト依存性の小さい高速度且つ高集積度のデイジタル集
積回路装置に関する。
タテイツク回路とを同一半導体基板に共存させたレイア
ウト依存性の小さい高速度且つ高集積度のデイジタル集
積回路装置に関する。
従来のデイジタル集積回路装置としては、MOSLSIに代表
されるMOS形のものと、TTL（トランジスタ・トランジス
タ・ロジツク）IIL（インテグレーテツド・インジエク
シヨン・ロジツク）に代表されるバイポーラ形のものと
がよく知られている。MOS形のものは、高集積度である
利点を有する反面、動作速度が必ずしも速くなく、動作
速度のレイアウト依存性が大きい欠点を有する。また、
バイポーラ形のものは、動作速度が速く、動作速度のレ
イアウト依存性も小さいが、通常スタテイツクな論理構
成であるため、ダイナミツクな論理構成をとることが可
能なMOSのものに比較して集積度が低下する場合があ
る。
されるMOS形のものと、TTL（トランジスタ・トランジス
タ・ロジツク）IIL（インテグレーテツド・インジエク
シヨン・ロジツク）に代表されるバイポーラ形のものと
がよく知られている。MOS形のものは、高集積度である
利点を有する反面、動作速度が必ずしも速くなく、動作
速度のレイアウト依存性が大きい欠点を有する。また、
バイポーラ形のものは、動作速度が速く、動作速度のレ
イアウト依存性も小さいが、通常スタテイツクな論理構
成であるため、ダイナミツクな論理構成をとることが可
能なMOSのものに比較して集積度が低下する場合があ
る。
そこで、この発明の目的は、動作速度のレイアウト依存
性が小さく、しかも高速且つ高集積度のデイジタル集積
回路装置を提供することにある。
性が小さく、しかも高速且つ高集積度のデイジタル集積
回路装置を提供することにある。
この発明に係るディジタル集積回路装置は、第１のMOS
形ダイナミック回路（第３図10）とバイポーラ形スタテ
ィック回路（第３図12）と第２のMOS形ダイナミック回
路（第３図14）とを縦続接続した形で共通の半導体基板
に形成したディジタル集積回路装置であって、 （ａ）前記第１のMOS形ダイナミック回路から前記バイ
ポーラ形スタティック回路に対して第１のクロック信号
に応じてディジタル信号を転送する第１の転送手段（第
３図To）と、 （ｂ）前記バイポーラ形スタティック回路において前記
第１のクロック信号と同相の第２のクロック信号に応じ
て前記ディジタル信号を取込むことにより前記バイポー
ラ形スタティック回路に前記ディジタル信号を処理させ
る取込手段（第３図12A,前段Ｄ−F/F）と、 （ｃ）前記バイポーラ形スタティック回路から前記第２
のMOS形ダイナミック回路に対して前記第２のクロック
信号に応じて処理済みのディジタル信号を転送する第２
の転送手段（第３図12A,後段Ｄ−F/F）と、 （ｄ）前記第２のMOS形ダイナミック回路において前記
第１のクロック信号とは逆相の第３のクロック信号に応
じて前記処理済みのディジタル信号を受信する受信手段
（第３図Ti）とを設けたことを特徴とするものである。
形ダイナミック回路（第３図10）とバイポーラ形スタテ
ィック回路（第３図12）と第２のMOS形ダイナミック回
路（第３図14）とを縦続接続した形で共通の半導体基板
に形成したディジタル集積回路装置であって、 （ａ）前記第１のMOS形ダイナミック回路から前記バイ
ポーラ形スタティック回路に対して第１のクロック信号
に応じてディジタル信号を転送する第１の転送手段（第
３図To）と、 （ｂ）前記バイポーラ形スタティック回路において前記
第１のクロック信号と同相の第２のクロック信号に応じ
て前記ディジタル信号を取込むことにより前記バイポー
ラ形スタティック回路に前記ディジタル信号を処理させ
る取込手段（第３図12A,前段Ｄ−F/F）と、 （ｃ）前記バイポーラ形スタティック回路から前記第２
のMOS形ダイナミック回路に対して前記第２のクロック
信号に応じて処理済みのディジタル信号を転送する第２
の転送手段（第３図12A,後段Ｄ−F/F）と、 （ｄ）前記第２のMOS形ダイナミック回路において前記
第１のクロック信号とは逆相の第３のクロック信号に応
じて前記処理済みのディジタル信号を受信する受信手段
（第３図Ti）とを設けたことを特徴とするものである。
この発明の構成によれば、第１のMOS形ダイナミック回
路からバイポーラ形スタティック回路には第１のクロッ
ク信号に応じてディジタル信号が転送され、バイポーラ
形スタティック回路には第１のクロック信号と同相の第
２のクロック信号に応じて転送に係るディジタル信号が
取込まれる。従って、転送開始から取込みまでに例えば
１周期程度の時間余裕がとれるので、第１のMOS形ダイ
ナミック回路の低速性に対処して転送ミスを防止するこ
とができる。
路からバイポーラ形スタティック回路には第１のクロッ
ク信号に応じてディジタル信号が転送され、バイポーラ
形スタティック回路には第１のクロック信号と同相の第
２のクロック信号に応じて転送に係るディジタル信号が
取込まれる。従って、転送開始から取込みまでに例えば
１周期程度の時間余裕がとれるので、第１のMOS形ダイ
ナミック回路の低速性に対処して転送ミスを防止するこ
とができる。
また、バイポーラ形スタティック回路から第２のMOS形
ダイナミック回路には第２のクロック信号に応じて処理
済みのディジタル信号が転送され、第２のMOS形ダイナ
ミック回路では第１のクロック信号とは逆相の第３のク
ロック信号に応じて転送に係る処理済みのディジタル信
号が受信される。従って、バイポーラ形スタティック回
路の高速性に対処してインターフェイス時間を短縮する
ことができる。なお、この明細書において、「MOS形」
の語は、本来のMOS（メタル・オキサイド・セミコンダ
クタ）電界効果トランジスタのみならず、他の絶縁ゲー
ト電界効果トランジスタをも含む意味で用いられ、「バ
イポーラ形」の語は、本来のバイポーラトランジスタの
みならず、バイポーラモードの静電誘導トランジスタを
も含む意味で用いられるものとする。また、バイポーラ
モードの静電誘導トランジスタとは、後述するように、
実質的にゼロバイアスのときにチヤンネルがゲート・チ
ヤンネル間ビルトイン電圧によりピンチオフされること
によつてチヤンネル内に電位障壁が形成され、ノーマリ
・オフ形となつているようなトランジスタをいう。
ダイナミック回路には第２のクロック信号に応じて処理
済みのディジタル信号が転送され、第２のMOS形ダイナ
ミック回路では第１のクロック信号とは逆相の第３のク
ロック信号に応じて転送に係る処理済みのディジタル信
号が受信される。従って、バイポーラ形スタティック回
路の高速性に対処してインターフェイス時間を短縮する
ことができる。なお、この明細書において、「MOS形」
の語は、本来のMOS（メタル・オキサイド・セミコンダ
クタ）電界効果トランジスタのみならず、他の絶縁ゲー
ト電界効果トランジスタをも含む意味で用いられ、「バ
イポーラ形」の語は、本来のバイポーラトランジスタの
みならず、バイポーラモードの静電誘導トランジスタを
も含む意味で用いられるものとする。また、バイポーラ
モードの静電誘導トランジスタとは、後述するように、
実質的にゼロバイアスのときにチヤンネルがゲート・チ
ヤンネル間ビルトイン電圧によりピンチオフされること
によつてチヤンネル内に電位障壁が形成され、ノーマリ
・オフ形となつているようなトランジスタをいう。
以下、この発明を実施例について詳述する。
第１図及び第２図は、この発明で用いられる２相クロツ
ク式MOS形ダイナミツクシフトレジスタ及び単相クロツ
ク式バイポーラ形シフトレジスタをそれぞれ示すもので
ある。第１図のシフトレジスタは、MOS形トランジスタ
Ｔ及びMOS形インバータIVを含む転送段を複数縦続接続
したもので、隣り合う転送段毎にトランジスタＴは互い
に逆相のクロツク信号φ１及びφ２で制御されるように
なつている。このようなシフトレジスタは回路構成が簡
単で少ないトランジスタ数で実現されるため、高集積度
となるが、動作周波数は通常のＮチヤンネル形の場合10
MHz程度が最大である。一方、第２図のシフトレジスタ
は、バイポーラ形NANDゲートNGを図示の如く組合わせて
構成されるＤ（デイレイ）−フリツプフロツプＴ−F/F
からなるもので、各フリツプフロツプ段は単相クロツク
信号φで調時され、エツジトリガーで動作するようにな
つている。このようなシフトレジスタはMOS形のものに
比較して半導体チツプ上での占有面積は大きくなるが、
動作周波数は、S2ITL（シヨツトキー・スタツテイツク
・インダクシヨン・トランジスタ・ロジツク）、STL
（シヨツトキー・トランジスタ・ロジツク）、ISL（イ
ンテグレーテツド・シヨツトキー・ロジツク）、STTL
（シヨツトキー・トランジスタ・トランジスタ・ロジツ
ク）等の場合数十MHzから100MHzにも及ぶ。
ク式MOS形ダイナミツクシフトレジスタ及び単相クロツ
ク式バイポーラ形シフトレジスタをそれぞれ示すもので
ある。第１図のシフトレジスタは、MOS形トランジスタ
Ｔ及びMOS形インバータIVを含む転送段を複数縦続接続
したもので、隣り合う転送段毎にトランジスタＴは互い
に逆相のクロツク信号φ１及びφ２で制御されるように
なつている。このようなシフトレジスタは回路構成が簡
単で少ないトランジスタ数で実現されるため、高集積度
となるが、動作周波数は通常のＮチヤンネル形の場合10
MHz程度が最大である。一方、第２図のシフトレジスタ
は、バイポーラ形NANDゲートNGを図示の如く組合わせて
構成されるＤ（デイレイ）−フリツプフロツプＴ−F/F
からなるもので、各フリツプフロツプ段は単相クロツク
信号φで調時され、エツジトリガーで動作するようにな
つている。このようなシフトレジスタはMOS形のものに
比較して半導体チツプ上での占有面積は大きくなるが、
動作周波数は、S2ITL（シヨツトキー・スタツテイツク
・インダクシヨン・トランジスタ・ロジツク）、STL
（シヨツトキー・トランジスタ・ロジツク）、ISL（イ
ンテグレーテツド・シヨツトキー・ロジツク）、STTL
（シヨツトキー・トランジスタ・トランジスタ・ロジツ
ク）等の場合数十MHzから100MHzにも及ぶ。
第３図（Ａ）は、この発明の一実施例によるロジック回
路を示すもので、この回路は第１図に示したものと同一
構成のMOS形ダイナミック回路10と、第２図に示したも
のと同一構成のＤ−フリップフロップ12Aの前段及び後
段にそれぞれロジック部12L1及び12L2を接続して成るバ
イポーラ形スタティック回路12と、第１図に示したもの
と同一構成のMOS形ダイナミック回路14とを縦続接続し
た構成になっている。
路を示すもので、この回路は第１図に示したものと同一
構成のMOS形ダイナミック回路10と、第２図に示したも
のと同一構成のＤ−フリップフロップ12Aの前段及び後
段にそれぞれロジック部12L1及び12L2を接続して成るバ
イポーラ形スタティック回路12と、第１図に示したもの
と同一構成のMOS形ダイナミック回路14とを縦続接続し
た構成になっている。
第４図は（Ａ）は、第３図（Ａ）の回路の動作を説明す
るためのもので、φ１はダイナミック回路10の出力トラ
ンジスタToを制御するクロック信号、φフリップフロッ
プ12Aを制御するクロック信号であって信号φ１と同相
のもの、φ２はダイナミック回路14の入力トランジスタ
Tiを制御するクロック信号であって信号φと逆相のも
の、Ｄはダイナミック回路10の出力データ（ロジック部
12L1の入力データ）、D1はロジック部12L1の出力データ
（フリップフロップ12Aの入力データ）、D2はフリップ
フロップ12Aの出力データ（ロジック部12L2の入力デー
タ）、D3はロジック部12L2の出力データ（スタティック
回路12の出力データであり、ダイナミック回路14の入力
データでもある）、D4はダイナミック回路１においてデ
ータD3を第１のインバータ、入力トランジスタTi及び第
２のインバータに通して得られるデータである。なお、
ディジタルデータD,D1〜D4について、0,1,2,3……は、
時系列的なデータ番号であり、D1,D3に関してハッチン
グを施した領域UNは、ロジック部の信号遅延（これはロ
ジック構成により異なる）に基づく不確定領域である。
るためのもので、φ１はダイナミック回路10の出力トラ
ンジスタToを制御するクロック信号、φフリップフロッ
プ12Aを制御するクロック信号であって信号φ１と同相
のもの、φ２はダイナミック回路14の入力トランジスタ
Tiを制御するクロック信号であって信号φと逆相のも
の、Ｄはダイナミック回路10の出力データ（ロジック部
12L1の入力データ）、D1はロジック部12L1の出力データ
（フリップフロップ12Aの入力データ）、D2はフリップ
フロップ12Aの出力データ（ロジック部12L2の入力デー
タ）、D3はロジック部12L2の出力データ（スタティック
回路12の出力データであり、ダイナミック回路14の入力
データでもある）、D4はダイナミック回路１においてデ
ータD3を第１のインバータ、入力トランジスタTi及び第
２のインバータに通して得られるデータである。なお、
ディジタルデータD,D1〜D4について、0,1,2,3……は、
時系列的なデータ番号であり、D1,D3に関してハッチン
グを施した領域UNは、ロジック部の信号遅延（これはロ
ジック構成により異なる）に基づく不確定領域である。
ダイナミック回路10からスタティック回路12には、クロ
ック信号φ１のパルスP1に応じてデータＤ（０）が供給
される。そして、スタティック回路12では、フリップフ
ロップ12Aがクロック信号φのパルスQ2の立上り時点t2
でエッジトリガーされることによりデータＤ（０）に対
応するデータD1（０）をロジック部12L1から取込んでデ
ータD2（０）をロジック部12L2に送出し、これに応じて
ロジック部12L2からはデータD3（０）が送出される。さ
らに、データD3（０）を受取るダイナミック回路14で
は、クロック信号φ２のパルスR2に応じてデータD
4（０）が得られる。
ック信号φ１のパルスP1に応じてデータＤ（０）が供給
される。そして、スタティック回路12では、フリップフ
ロップ12Aがクロック信号φのパルスQ2の立上り時点t2
でエッジトリガーされることによりデータＤ（０）に対
応するデータD1（０）をロジック部12L1から取込んでデ
ータD2（０）をロジック部12L2に送出し、これに応じて
ロジック部12L2からはデータD3（０）が送出される。さ
らに、データD3（０）を受取るダイナミック回路14で
は、クロック信号φ２のパルスR2に応じてデータD
4（０）が得られる。
上記したデータ転送方式によれば、クロック信号φ１と
クロック信号φとが同相であるので、回路10からパルス
P1に応じてデータＤ（０）を送出した後データD1（０）
が十分に確定してからパルスQ2に応じてフリップフロッ
プ12AにデータD1（０）を取込むことができ、回路10の
動作速度が遅くても十分な転送時間余裕が得られる。ま
た、クロック信号φ２はクロック信号φに対して逆相で
あるので、回路14では、データD3（０）の確定後パルス
R2の立下り時点t3の直前まで受信可能であり、十分な転
送時間余裕が得られる。すなわち、より好ましくはクロ
ック信号φ１及びφ２のデューティ・サイクルをオーバ
ーラップしないで50％近くにとると、各々の信号周波数
をｆφとすれば、その時間余裕は約1/fφ、つまり１周
期に等しくなり、回路10、12及び14間の信号伝達は非常
に円滑に行なわれる。
クロック信号φとが同相であるので、回路10からパルス
P1に応じてデータＤ（０）を送出した後データD1（０）
が十分に確定してからパルスQ2に応じてフリップフロッ
プ12AにデータD1（０）を取込むことができ、回路10の
動作速度が遅くても十分な転送時間余裕が得られる。ま
た、クロック信号φ２はクロック信号φに対して逆相で
あるので、回路14では、データD3（０）の確定後パルス
R2の立下り時点t3の直前まで受信可能であり、十分な転
送時間余裕が得られる。すなわち、より好ましくはクロ
ック信号φ１及びφ２のデューティ・サイクルをオーバ
ーラップしないで50％近くにとると、各々の信号周波数
をｆφとすれば、その時間余裕は約1/fφ、つまり１周
期に等しくなり、回路10、12及び14間の信号伝達は非常
に円滑に行なわれる。
タイミングを取る回路は、第３図（Ａ）に示されている
が、もちろん個々の回路10、12、14はこれら以外の任意
のロジック部が第３図（Ｂ）に示されている如く必要に
応じて含まれている場合もある。すなわち、第３図
（Ｂ）に示すように、回路12には、12Aのようなフリッ
プフロップを複数設けたり、12L1,12L2のようなロジッ
ク部を更に多く設けたりしてもよい。この場合、回路12
内での処理時間が長くかかるだけで、回路10から12への
転送動作及び回路12から14への転送動作は上記したと同
様に行なうことができる。
が、もちろん個々の回路10、12、14はこれら以外の任意
のロジック部が第３図（Ｂ）に示されている如く必要に
応じて含まれている場合もある。すなわち、第３図
（Ｂ）に示すように、回路12には、12Aのようなフリッ
プフロップを複数設けたり、12L1,12L2のようなロジッ
ク部を更に多く設けたりしてもよい。この場合、回路12
内での処理時間が長くかかるだけで、回路10から12への
転送動作及び回路12から14への転送動作は上記したと同
様に行なうことができる。
ところで、高速動作を可能とするためには、インターフ
ェイスに要する時間を短くするのが望ましいが、インタ
ーフェイス時間を短くすると、転送ミスが生じ易い。例
えば、第３図（Ａ）の回路において、回路12を第４図
（Ｂ）に示すようにクロック信号φ１と逆相のクロック
信号φで制御すると共に回路14をクロック信号φ１と同
相のクロック信号φ２で制御すると、回路10から12に
は、クロック信号φ１のパルスP1に応じてデータＤ
（０）が供給され、回路12ではクロック信号φのパルス
Q1に応じてフリップフロップ12AにデータD1（０）が取
込まれ且つデータD3（０）が送出され、回路14ではクロ
ック信号φ２のパルスR2に応じてデータD4（０）が得ら
れる。
ェイスに要する時間を短くするのが望ましいが、インタ
ーフェイス時間を短くすると、転送ミスが生じ易い。例
えば、第３図（Ａ）の回路において、回路12を第４図
（Ｂ）に示すようにクロック信号φ１と逆相のクロック
信号φで制御すると共に回路14をクロック信号φ１と同
相のクロック信号φ２で制御すると、回路10から12に
は、クロック信号φ１のパルスP1に応じてデータＤ
（０）が供給され、回路12ではクロック信号φのパルス
Q1に応じてフリップフロップ12AにデータD1（０）が取
込まれ且つデータD3（０）が送出され、回路14ではクロ
ック信号φ２のパルスR2に応じてデータD4（０）が得ら
れる。
この場合、Tpをクロック信号φ１の１周期とすると、回
路10から14へは、1.5Tpの期間内にデータ転送可能であ
る。しかし、データD1（０）が確定してからパルスQ1の
立上り（フリップフロップ12Aのエッジトリガー）まで
の期間が短いので、回路10の低速性を考慮すると、転送
ミスが生ずる可能性が高い。
路10から14へは、1.5Tpの期間内にデータ転送可能であ
る。しかし、データD1（０）が確定してからパルスQ1の
立上り（フリップフロップ12Aのエッジトリガー）まで
の期間が短いので、回路10の低速性を考慮すると、転送
ミスが生ずる可能性が高い。
一方、回路10、12、14を第４図（Ｃ）に示すように互い
に同相のクロック信号φ１、φ、φ２でそれぞれ制御す
ることが考えられる。このようにすると、回路10から12
には、クロック信号φ１のパルスP1に応じてデータＤ
（０）が供給され、回路12ではクロック信号φのパルス
Q2に応じてフリップフロップ12AにデータD1（０）が取
込まれ且つデータD3（０）が送出され、回路14ではクロ
ック信号φ２のパルスR3に応じてデータD4（０）が得ら
れる。
に同相のクロック信号φ１、φ、φ２でそれぞれ制御す
ることが考えられる。このようにすると、回路10から12
には、クロック信号φ１のパルスP1に応じてデータＤ
（０）が供給され、回路12ではクロック信号φのパルス
Q2に応じてフリップフロップ12AにデータD1（０）が取
込まれ且つデータD3（０）が送出され、回路14ではクロ
ック信号φ２のパルスR3に応じてデータD4（０）が得ら
れる。
この場合、回路10から14へは、2.5Tpの期間内にデータ
転送可能である。しかし、回路12の高速性を考慮する
と、データD3（０）が確定した後パルスR3に応じて回路
14にデータD3（０）を取込むのは、インターフェース時
間を必要以上に長くするものであり、得策でない。
転送可能である。しかし、回路12の高速性を考慮する
と、データD3（０）が確定した後パルスR3に応じて回路
14にデータD3（０）を取込むのは、インターフェース時
間を必要以上に長くするものであり、得策でない。
この発明では、回路10、12、14を第４図（Ａ）に示すよ
うなクロック信号φ１、φ、φ２でそれぞれ制御するよ
うにしたので、回路10から14へは、2Tpの期間（例えば
パルスP1の立上り時点t1からパルスR2の立下り時点t3ま
での間）にデータ転送可能であり、第４図（Ｃ）の場合
に比べてTp/2だけインターフェース時間を短縮できる。
その上、第４図（Ｂ）の場合に比べて回路10から12への
転送時間余裕がTp/2だけ長いので、転送ミスの発生を防
止することができる。従って、転送ミスを防止しつつイ
ンターフェイス時間を短縮することができ、高速化が可
能となる。
うなクロック信号φ１、φ、φ２でそれぞれ制御するよ
うにしたので、回路10から14へは、2Tpの期間（例えば
パルスP1の立上り時点t1からパルスR2の立下り時点t3ま
での間）にデータ転送可能であり、第４図（Ｃ）の場合
に比べてTp/2だけインターフェース時間を短縮できる。
その上、第４図（Ｂ）の場合に比べて回路10から12への
転送時間余裕がTp/2だけ長いので、転送ミスの発生を防
止することができる。従って、転送ミスを防止しつつイ
ンターフェイス時間を短縮することができ、高速化が可
能となる。
なお、第３図の回路を集積化するに際しては、電源極性
を考えると、同一極性のトランジスタを用いるのが好ま
しく、例えばＮチヤンネルMOS形トランジスタと、Ｎチ
ヤンネル静電誘導トランジスタ又はNPNトランジスタと
を用いるのがよい。
を考えると、同一極性のトランジスタを用いるのが好ま
しく、例えばＮチヤンネルMOS形トランジスタと、Ｎチ
ヤンネル静電誘導トランジスタ又はNPNトランジスタと
を用いるのがよい。
第５図は、第３図の回路の詳細構成例を示すものであ
る。MOS形ダイナミツク回路10の最終転送段はクロツク
信号φ１で制御されるMOS形トランジスタQ10と、このト
ランジスタQ10からの信号を反転させるインバータとを
含んでおり、このインバータはソースが接地されたMOS
形トランジスタQ1nと、このトランジスタQ1nのドレイン
及び電圧源Vccの間に接続された負荷抵抗R11とで構成さ
れる。また、この負荷抵抗R11及び電圧源Vccはバイポー
ラ形スタテイツク回路12の最初のS2ITL段の電流源とし
ても作用するようになつている。なお、抵抗R11はトラ
ンジスタで置換することもできる。
る。MOS形ダイナミツク回路10の最終転送段はクロツク
信号φ１で制御されるMOS形トランジスタQ10と、このト
ランジスタQ10からの信号を反転させるインバータとを
含んでおり、このインバータはソースが接地されたMOS
形トランジスタQ1nと、このトランジスタQ1nのドレイン
及び電圧源Vccの間に接続された負荷抵抗R11とで構成さ
れる。また、この負荷抵抗R11及び電圧源Vccはバイポー
ラ形スタテイツク回路12の最初のS2ITL段の電流源とし
ても作用するようになつている。なお、抵抗R11はトラ
ンジスタで置換することもできる。
スタテイツク回路12の最初のS2ITL段は上記した電流源
と、この電流源にゲートが接続されたＮチヤンネル静電
誘導トランジスタQ21と、このトランジスタQ21のゲート
・ドレイン間にクランプダイオードとして役立つように
接続されたPNPバイポーラトランジスタQ22と、トランジ
スタQ21のドレインに接続されたデカツプリング用シヨ
ツトキー・バリヤ・ダイオードD1及びD2とを含んでお
り、トランジスタQ21は実質的にゼロバイアスのときチ
ヤンネルがゲート・チヤンネル間ビルトイン電圧により
ピンチオフされているバイポーラモードのものである。
集積化構造としては、トランジスタQ21はソースが半導
体基板の表面に位置する正立形のものとして形成され、
トランジスタQ22はそのエミツタがトランジスタQ21のゲ
ートを兼用するようなラテラル形のものとして形成され
る。また、トランジスタQ21のドレインはN+＋形埋込層
及びこれをおおうＮ型エピタキシヤル成長層からなり、
このエピタキシヤル成長層にはダイオードD1及びD2を形
成すべくアルミニウムが並列的に整流接触される。な
お、このようなS2ITLの詳細については、例えば1979年1
0月のIEEE JOURNAL OF SOLID−STATE CIRCUITS,VO
L.SC−14,No.5の第873〜875頁に記載されている。
と、この電流源にゲートが接続されたＮチヤンネル静電
誘導トランジスタQ21と、このトランジスタQ21のゲート
・ドレイン間にクランプダイオードとして役立つように
接続されたPNPバイポーラトランジスタQ22と、トランジ
スタQ21のドレインに接続されたデカツプリング用シヨ
ツトキー・バリヤ・ダイオードD1及びD2とを含んでお
り、トランジスタQ21は実質的にゼロバイアスのときチ
ヤンネルがゲート・チヤンネル間ビルトイン電圧により
ピンチオフされているバイポーラモードのものである。
集積化構造としては、トランジスタQ21はソースが半導
体基板の表面に位置する正立形のものとして形成され、
トランジスタQ22はそのエミツタがトランジスタQ21のゲ
ートを兼用するようなラテラル形のものとして形成され
る。また、トランジスタQ21のドレインはN+＋形埋込層
及びこれをおおうＮ型エピタキシヤル成長層からなり、
このエピタキシヤル成長層にはダイオードD1及びD2を形
成すべくアルミニウムが並列的に整流接触される。な
お、このようなS2ITLの詳細については、例えば1979年1
0月のIEEE JOURNAL OF SOLID−STATE CIRCUITS,VO
L.SC−14,No.5の第873〜875頁に記載されている。
スタテイツク回路12には、上記したようなL2ITL段によ
り構成されるインバータが多数設けられており、これら
のインバータは接続点Ｊについて例示するようなワイヤ
ードANDと適宜組合わされて多数のNANDゲートを構成す
るようになつている。そして、これらのNANDゲートによ
り第２図に示したようなＤ−フリツプフロツプ列（スタ
テイツクシフトレジスタ）が構成される。
り構成されるインバータが多数設けられており、これら
のインバータは接続点Ｊについて例示するようなワイヤ
ードANDと適宜組合わされて多数のNANDゲートを構成す
るようになつている。そして、これらのNANDゲートによ
り第２図に示したようなＤ−フリツプフロツプ列（スタ
テイツクシフトレジスタ）が構成される。
ダイナミツク回路10からスタテイツク回路12には次のよ
うにして信号が伝達される。いま、MOS形トランジスタQ
10がクロツク信号φ１に応じてオンし、トランジスタQ
1nに信号“1"を供給すると、トランジスタQ1nはこの信
号“1"によりオンし、これに応じてトランジスタQ21が
オフする。このため、トランジスタQ21のドレインから
はダイオードD1又はD2を介して信号“1"が送出される。
スタテイツク回路12の最初のＤ−フリツプフロツプ段は
前述したようにクロツク信号φ１と同相のクロツク信号
φで調時されているので、トランジスタQ21がオフした
後クロツク信号φの立上りに同期してエツジトリガーさ
れる。この結果、最初のＤ−フリツプフロツプ段の出力
Ｑは“1"となる。そして、この出力Ｑ＝“1"は後続のＤ
−フリツプフロツプ段にクロツク信号φに応じて順次転
送又はシフトされる。
うにして信号が伝達される。いま、MOS形トランジスタQ
10がクロツク信号φ１に応じてオンし、トランジスタQ
1nに信号“1"を供給すると、トランジスタQ1nはこの信
号“1"によりオンし、これに応じてトランジスタQ21が
オフする。このため、トランジスタQ21のドレインから
はダイオードD1又はD2を介して信号“1"が送出される。
スタテイツク回路12の最初のＤ−フリツプフロツプ段は
前述したようにクロツク信号φ１と同相のクロツク信号
φで調時されているので、トランジスタQ21がオフした
後クロツク信号φの立上りに同期してエツジトリガーさ
れる。この結果、最初のＤ−フリツプフロツプ段の出力
Ｑは“1"となる。そして、この出力Ｑ＝“1"は後続のＤ
−フリツプフロツプ段にクロツク信号φに応じて順次転
送又はシフトされる。
なお、スタテイツク回路12では、クロツク信号を与
え、この信号をインバータでクロツク信号φに変換す
るようにしているが、これは直接にクロツク信号φを与
えるようにしてもよい。また、最終段の静電誘導トラン
ジスタQ2nのドレインにはクランプ用のシヨツトキー・
バリヤ・ダイオードSDを設けてもよい。
え、この信号をインバータでクロツク信号φに変換す
るようにしているが、これは直接にクロツク信号φを与
えるようにしてもよい。また、最終段の静電誘導トラン
ジスタQ2nのドレインにはクランプ用のシヨツトキー・
バリヤ・ダイオードSDを設けてもよい。
スタテイツク回路12からの出力信号はMOS形ダイナミツ
ク回路14の最初のインバータIV31に供給される。インバ
ータIV31はトランジスタQ2nのドレイン出力をゲートに
受信するMOS形トランジスタQ31と、このトランジスタQ
31のドレイン及び電圧源VDDの間に接続された負荷用MOS
形トランジスタQ32とで構成されるもので、その出力信
号はクロツク信号φ２で制御されるMOS形トランジスタQ
33を介してインバータIV32に供給されるようになつてい
る。
ク回路14の最初のインバータIV31に供給される。インバ
ータIV31はトランジスタQ2nのドレイン出力をゲートに
受信するMOS形トランジスタQ31と、このトランジスタQ
31のドレイン及び電圧源VDDの間に接続された負荷用MOS
形トランジスタQ32とで構成されるもので、その出力信
号はクロツク信号φ２で制御されるMOS形トランジスタQ
33を介してインバータIV32に供給されるようになつてい
る。
スタテイツク回路12からダイナミツク回路14にには次の
ようにして信号が伝達される。いま、クロツク信号φに
応じて信号“0"によりトランジスタQ2nがオフする（回
路12の出力が“1"になる）と、インバータIV31のトラン
ジスタQ31がオンし、インバータIV31の出力は“0"とな
る。この出力＝“0"はクロツク信号φ２に応じてトラン
ジスタQ33がオンすると、トランジスタQ33を介してイン
バータIV32のトランジスタQ34に供給され、このトラン
ジスタQ34をオフさせる。このため、インバータIV32の
出力は“1"となる。次に、クロツク信号φ２によりトラ
ンジスタQ33がオフすると、インバータIV31からの信号
“0"はトランジスタQ34のゲート容量に記憶されるた
め、インバータIV32の出力は“1"のままであり、このと
きの出力＝“1"が後続段へ転送される。
ようにして信号が伝達される。いま、クロツク信号φに
応じて信号“0"によりトランジスタQ2nがオフする（回
路12の出力が“1"になる）と、インバータIV31のトラン
ジスタQ31がオンし、インバータIV31の出力は“0"とな
る。この出力＝“0"はクロツク信号φ２に応じてトラン
ジスタQ33がオンすると、トランジスタQ33を介してイン
バータIV32のトランジスタQ34に供給され、このトラン
ジスタQ34をオフさせる。このため、インバータIV32の
出力は“1"となる。次に、クロツク信号φ２によりトラ
ンジスタQ33がオフすると、インバータIV31からの信号
“0"はトランジスタQ34のゲート容量に記憶されるた
め、インバータIV32の出力は“1"のままであり、このと
きの出力＝“1"が後続段へ転送される。
以上のように、この発明によれば、MOS形ダイナミツク
回路とバイポーラ形スタテイツク回路とを巧みに併用し
たので、MOS形の特徴を生かして高集積度を実現できる
と共に、バイポーラ形の特徴を生かして自由なレイアウ
トにより高速化を達成できる。すなわち、１つの半導体
基板又はチツプについてみれば従来より高速でしかも機
能的に複雑なデイジタル回路が集積化できるようにな
り、その設計・製作にあたつてもレイアウトの自由度が
大きいので非常に有利となるものである。
回路とバイポーラ形スタテイツク回路とを巧みに併用し
たので、MOS形の特徴を生かして高集積度を実現できる
と共に、バイポーラ形の特徴を生かして自由なレイアウ
トにより高速化を達成できる。すなわち、１つの半導体
基板又はチツプについてみれば従来より高速でしかも機
能的に複雑なデイジタル回路が集積化できるようにな
り、その設計・製作にあたつてもレイアウトの自由度が
大きいので非常に有利となるものである。
その上、第１のMOS形ダイナミック回路からバイポーラ
形スタティック回路へのデータ転送を第１のクロック信
号及びこの信号と同相の第２のクロック信号に応じて十
分な転送時間余裕をもって行なうと共に、バイポーラ形
スタティック回路回路から第２のMOS形ダイナミック回
路へのデータ転送を第２のクロック信号及びこの信号と
逆相の第３のクロック信号に応じて可及的に速やかに行
なうようにしたので、転送ミスを防止しつつインターフ
ェイス時間を短縮することができ、回路動作の高速化を
達成できる効果もある。
形スタティック回路へのデータ転送を第１のクロック信
号及びこの信号と同相の第２のクロック信号に応じて十
分な転送時間余裕をもって行なうと共に、バイポーラ形
スタティック回路回路から第２のMOS形ダイナミック回
路へのデータ転送を第２のクロック信号及びこの信号と
逆相の第３のクロック信号に応じて可及的に速やかに行
なうようにしたので、転送ミスを防止しつつインターフ
ェイス時間を短縮することができ、回路動作の高速化を
達成できる効果もある。
第１図は、この発明で用いられるMOS形ダイナミツクシ
フトレジスタの回路図、 第２図は、この発明で用いられるバイポーラ形スタテイ
ツクシフトレジスタの回路図、 第３図（Ａ）及び（Ｂ）は、この発明の異なる実施例に
係るロジック回路の回路図、 第４図（Ａ）、（Ｂ）及び（Ｃ）は、第３図（Ａ）の回
路の動作を説明するためのクロックタイミング図、 第５図は、第３図（Ｂ）の回路の詳細構成例を示す回路
図である。 10,14……MOS形ダイナミツク回路、12……バイポーラ形
スタテイツク回路。
フトレジスタの回路図、 第２図は、この発明で用いられるバイポーラ形スタテイ
ツクシフトレジスタの回路図、 第３図（Ａ）及び（Ｂ）は、この発明の異なる実施例に
係るロジック回路の回路図、 第４図（Ａ）、（Ｂ）及び（Ｃ）は、第３図（Ａ）の回
路の動作を説明するためのクロックタイミング図、 第５図は、第３図（Ｂ）の回路の詳細構成例を示す回路
図である。 10,14……MOS形ダイナミツク回路、12……バイポーラ形
スタテイツク回路。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8249 27/06 Ｈ０３Ｋ 17/567 19/08 Ａ 8839−5Ｊ (56)参考文献 特開 昭52−141548（ＪＰ，Ａ) 特開 昭53−87187（ＪＰ，Ａ) 特開 昭55−97092（ＪＰ，Ａ) 特公 昭41−16251（ＪＰ，Ｂ２) 「Ｂｉ−ＣＭＯＳディバイス」赤羽功司 他１名電子材料 Ｖｏｌ．18，Ｎｏ．８第 44頁〜第49頁
Claims (1)
- 【請求項１】第１のMOS形ダイナミック回路とバイポー
ラ形スタティック回路と第２のMOS形ダイナミック回路
とを縦続接続した形で共通の半導体基板に形成したディ
ジタル集積回路装置であって、 （ａ）前記第１のMOS形ダイナミック回路から前記バイ
ポーラ形スタティック回路に対して第１のクロック信号
に応じてディジタル信号を転送する第１の転送手段と、 （ｂ）前記バイポーラ形スタティック回路において前記
第１のクロック信号と同相の第２のクロック信号に応じ
て前記ディジタル信号を取込むことにより前記バイポー
ラ形スタティック回路に前記ディジタル信号を処理させ
る取込手段と、 （ｃ）前記バイポーラ形スタティック回路から前記第２
のMOS形ダイナミック回路に対して前記第２のクロック
信号に応じて処理済みのディジタル信号を転送する第２
の転送手段と、 （ｄ）前記第２のMOS形ダイナミック回路において前記
第１のクロック信号とは逆相の第３のクロック信号に応
じて前記処理済みのディジタル信号を受信する受信手段
と を設けたことを特徴とするディジタル集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56069784A JPH0750560B2 (ja) | 1981-05-09 | 1981-05-09 | ディジタル集積回路装置 |
| US06/374,893 US4525639A (en) | 1981-05-09 | 1982-05-04 | Dynamic MOS circuit block and static bipolar transistor circuit block integrated circuit device |
| DE8282302333T DE3273519D1 (en) | 1981-05-09 | 1982-05-07 | Digital semiconductor integrated circuit device |
| EP82302333A EP0064870B1 (en) | 1981-05-09 | 1982-05-07 | Digital semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56069784A JPH0750560B2 (ja) | 1981-05-09 | 1981-05-09 | ディジタル集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57183697A JPS57183697A (en) | 1982-11-12 |
| JPH0750560B2 true JPH0750560B2 (ja) | 1995-05-31 |
Family
ID=13412725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56069784A Expired - Lifetime JPH0750560B2 (ja) | 1981-05-09 | 1981-05-09 | ディジタル集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4525639A (ja) |
| EP (1) | EP0064870B1 (ja) |
| JP (1) | JPH0750560B2 (ja) |
| DE (1) | DE3273519D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5333282A (en) * | 1982-09-29 | 1994-07-26 | Hitachi, Ltd. | Semiconductor integrated circuit device with at least one bipolar transistor arranged to provide a direct connection between a plurality of MOSFETs |
| DE3247834A1 (de) * | 1982-12-23 | 1984-06-28 | Siemens AG, 1000 Berlin und 8000 München | Schaltkreis-baustein |
| JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
| US5444400A (en) * | 1993-11-02 | 1995-08-22 | Hewlett-Packard Company | Logic output circuit with high transient pull-up current |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3745539A (en) * | 1972-03-20 | 1973-07-10 | Ibm | Latch type regenerative circuit for reading a dynamic memory cell |
| US4034301A (en) * | 1974-12-23 | 1977-07-05 | Casio Computer Co., Ltd. | Memory device with shift register usable as dynamic or static shift register |
| US3993916A (en) * | 1975-05-21 | 1976-11-23 | Bell Telephone Laboratories, Incorporated | Functionally static type semiconductor shift register with half dynamic-half static stages |
| JPS52141548A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Scanning pulse generator |
| US4150392A (en) * | 1976-07-31 | 1979-04-17 | Nippon Gakki Seizo Kabushiki Kaisha | Semiconductor integrated flip-flop circuit device including merged bipolar and field effect transistors |
| JPS53103770A (en) * | 1977-02-22 | 1978-09-09 | Seiko Instr & Electronics Ltd | Electronic timepiece |
| US4143392A (en) * | 1977-08-30 | 1979-03-06 | Signetics Corporation | Composite jfet-bipolar structure |
| DE2862059D1 (en) * | 1977-12-29 | 1982-11-11 | Synthelabo | Thiazolidinedione-2,4 derivatives, their preparation and pharmaceutical applications |
-
1981
- 1981-05-09 JP JP56069784A patent/JPH0750560B2/ja not_active Expired - Lifetime
-
1982
- 1982-05-04 US US06/374,893 patent/US4525639A/en not_active Expired - Lifetime
- 1982-05-07 DE DE8282302333T patent/DE3273519D1/de not_active Expired
- 1982-05-07 EP EP82302333A patent/EP0064870B1/en not_active Expired
Non-Patent Citations (1)
| Title |
|---|
| 「Ｂｉ−ＣＭＯＳディバイス」赤羽功司他１名電子材料Ｖｏｌ．１８，Ｎｏ．８第４４頁〜第４９頁 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0064870A3 (en) | 1983-08-24 |
| EP0064870B1 (en) | 1986-10-01 |
| DE3273519D1 (en) | 1986-11-06 |
| US4525639A (en) | 1985-06-25 |
| EP0064870A2 (en) | 1982-11-17 |
| JPS57183697A (en) | 1982-11-12 |
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