JP2583521B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2583521B2 JP2583521B2 JP62214318A JP21431887A JP2583521B2 JP 2583521 B2 JP2583521 B2 JP 2583521B2 JP 62214318 A JP62214318 A JP 62214318A JP 21431887 A JP21431887 A JP 21431887A JP 2583521 B2 JP2583521 B2 JP 2583521B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- clock signal
- output
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/19—Monitoring patterns of pulse trains
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体集積回路に係り、特にCMOS型ダイナミ
ック回路の相補クロック信号を制御するクロック信号制
御回路に関する。
ック回路の相補クロック信号を制御するクロック信号制
御回路に関する。
（従来の技術） CMOS（相補性絶縁ゲート型）大規模集積回路には各種
のダイナミック回路が用いられており、その一例として
CMOSダイナミックシフトレジスタの１ビット分の論理回
路図および具体的回路図を第４図（ａ），（ｂ）に示し
ている。このシフトレジスタ40は、相補のクロック信号
，φにより各対応して動作制御されるCMOSクロックド
・インバータ41,42が縦続されており、上記クロック信
号，φに同期して入力データＤを１クロック分遅延さ
せて出力データＱとするものである。上記クロックド・
インバータ41,42はそれぞれ４個のMOSトランジスタ（Q1
〜Q4），（Q5〜Q8）からなる。即ち、前段（マスター
部）のクロックド・インバータ41は、VDD電源端とVSS電
源端との間にＰチャネルトランジスタQ1,Q2とＮチャネ
ルトランジスタQ3,Q4とが直列に接続され、上記トラン
ジスタQ1のゲートにクロック信号φが与えられ、トラン
ジスタQ4のゲートにクロック信号が与えられ、トラン
ジスタQ2,Q3のゲート相互が接続されて入力データＤが
与えられており、トランジスタQ2,Q3のドレイン相互接
続点が出力ノードＡとなっている。また、後段（スレー
ブ部）のクロックド・インバータ42は、VDD電源端とVSS
電源端との間にＰチャネルトランジスタQ5,Q6とＮチャ
ネルトランジスタQ7,Q8とが直列に接続され、上記トラ
ンジスタQ5のゲートにクロック信号が与えられ、トラ
ンジスタQ8のゲートにクロック信号φが与えられ、トラ
ンジスタQ6,Q7のゲート相互が接続されて前段の出力ノ
ードＡに接続されており、トランジスタQ6,Q7のドレイ
ン相互接続点から出力データＱが出力するようになって
いる。そして、通常は後段のクロックド・インバータ42
の出力側にCMOSインバータ（図示せず）が接続される。
のダイナミック回路が用いられており、その一例として
CMOSダイナミックシフトレジスタの１ビット分の論理回
路図および具体的回路図を第４図（ａ），（ｂ）に示し
ている。このシフトレジスタ40は、相補のクロック信号
，φにより各対応して動作制御されるCMOSクロックド
・インバータ41,42が縦続されており、上記クロック信
号，φに同期して入力データＤを１クロック分遅延さ
せて出力データＱとするものである。上記クロックド・
インバータ41,42はそれぞれ４個のMOSトランジスタ（Q1
〜Q4），（Q5〜Q8）からなる。即ち、前段（マスター
部）のクロックド・インバータ41は、VDD電源端とVSS電
源端との間にＰチャネルトランジスタQ1,Q2とＮチャネ
ルトランジスタQ3,Q4とが直列に接続され、上記トラン
ジスタQ1のゲートにクロック信号φが与えられ、トラン
ジスタQ4のゲートにクロック信号が与えられ、トラン
ジスタQ2,Q3のゲート相互が接続されて入力データＤが
与えられており、トランジスタQ2,Q3のドレイン相互接
続点が出力ノードＡとなっている。また、後段（スレー
ブ部）のクロックド・インバータ42は、VDD電源端とVSS
電源端との間にＰチャネルトランジスタQ5,Q6とＮチャ
ネルトランジスタQ7,Q8とが直列に接続され、上記トラ
ンジスタQ5のゲートにクロック信号が与えられ、トラ
ンジスタQ8のゲートにクロック信号φが与えられ、トラ
ンジスタQ6,Q7のゲート相互が接続されて前段の出力ノ
ードＡに接続されており、トランジスタQ6,Q7のドレイ
ン相互接続点から出力データＱが出力するようになって
いる。そして、通常は後段のクロックド・インバータ42
の出力側にCMOSインバータ（図示せず）が接続される。
第５図は、上記したような１ビット分のダイナミック
シフトレジスタ40が例えば４個縦続接続されてなる４ビ
ット遅延回路50と、集積回路外部から入力端子（入力パ
ッド）51を介して供給されるクロック信号φを受けて集
積回路内部で二相のクロック信号φ，を生成して前記
各シフトレジスタ40に供給するクロック信号生成回路52
とを示しており、通常は上記遅延回路50の出力側にCMOS
インバータ53が接続される。
シフトレジスタ40が例えば４個縦続接続されてなる４ビ
ット遅延回路50と、集積回路外部から入力端子（入力パ
ッド）51を介して供給されるクロック信号φを受けて集
積回路内部で二相のクロック信号φ，を生成して前記
各シフトレジスタ40に供給するクロック信号生成回路52
とを示しており、通常は上記遅延回路50の出力側にCMOS
インバータ53が接続される。
上記したような４ビット遅延回路50においては、外部
から入力するクロック信号φが高レベルまたは低レベル
で一定状態（直流状態）になって停止したとき、ダイナ
ミックシフトレジスタ40および出力側のCMOSインバータ
53に貫通電流が流れる欠点がある。即ち、クロック信号
φが高レベルで一定のときには、第４図（ｂ）における
前段インバータ41のトランジスタQ1,Q4がオフになるの
で出力ノードＡが高インピーダンス状態となり、その電
位はVDD電源電位とVSS電源電位（通常は接地電位）との
中間レベルになり得る。このとき、後段インバータ42の
トランジスタQ5,Q8はオンになっているので、この後段
インバータ42に貫通電流が流れることになる。上記とは
逆に、クロック信号φが低レベルで一定のときには、前
段インバータ41のトランジスタQ1,Q4がオンになり、後
段インバータ42のトランジスタQ5,Q8はオフになってい
るので、その出力電位が前記中間レベルになり得る。従
って、この中間レベル出力によって次段のダイナミック
シフトレジスタ40における前段インバータ41および出力
側のCMOSインバータ53に貫通電流が流れることになる。
から入力するクロック信号φが高レベルまたは低レベル
で一定状態（直流状態）になって停止したとき、ダイナ
ミックシフトレジスタ40および出力側のCMOSインバータ
53に貫通電流が流れる欠点がある。即ち、クロック信号
φが高レベルで一定のときには、第４図（ｂ）における
前段インバータ41のトランジスタQ1,Q4がオフになるの
で出力ノードＡが高インピーダンス状態となり、その電
位はVDD電源電位とVSS電源電位（通常は接地電位）との
中間レベルになり得る。このとき、後段インバータ42の
トランジスタQ5,Q8はオンになっているので、この後段
インバータ42に貫通電流が流れることになる。上記とは
逆に、クロック信号φが低レベルで一定のときには、前
段インバータ41のトランジスタQ1,Q4がオンになり、後
段インバータ42のトランジスタQ5,Q8はオフになってい
るので、その出力電位が前記中間レベルになり得る。従
って、この中間レベル出力によって次段のダイナミック
シフトレジスタ40における前段インバータ41および出力
側のCMOSインバータ53に貫通電流が流れることになる。
上記したようなクロック信号停止時の貫通電流による
消費電流の増大は、集積回路チップのテスト上不都合で
あるばかりかシステム動作上も好ましくない。
消費電流の増大は、集積回路チップのテスト上不都合で
あるばかりかシステム動作上も好ましくない。
（発明が解決しようとする問題点） 本発明は、上記したように相補クロック信号の停止時
にCMOSダイナミック回路に貫通電流が流れてチップの消
費電流が増大するという問題点を解決すべくなされたも
ので、上記貫通電流を防止でき、消費電流の増大を防止
し得る半導体集積回路を提供することを目的とする。
にCMOSダイナミック回路に貫通電流が流れてチップの消
費電流が増大するという問題点を解決すべくなされたも
ので、上記貫通電流を防止でき、消費電流の増大を防止
し得る半導体集積回路を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明は、相補クロック信号により動作が制御される
CMOSダイナミック回路を有する半導体集積回路におい
て、上記相補クロック信号の信号源であるクロック信号
がオン／オフを繰り返しているか否かも判別し、このク
ロック信号が停止状態になった場合を検出するクロック
停止検出回路と、このクロック停止検出回路の検出出力
を受けて上記相補クロック信号を同一論理レベルに設定
制御するクロックレベル制御回路とを具備したことを特
徴とする。
CMOSダイナミック回路を有する半導体集積回路におい
て、上記相補クロック信号の信号源であるクロック信号
がオン／オフを繰り返しているか否かも判別し、このク
ロック信号が停止状態になった場合を検出するクロック
停止検出回路と、このクロック停止検出回路の検出出力
を受けて上記相補クロック信号を同一論理レベルに設定
制御するクロックレベル制御回路とを具備したことを特
徴とする。
（作用） 信号源となるクロック信号（外部からの入力もしくは
内部クロック発生回路の出力）が停止したときに、内部
で生成される相補クロック信号が同一論理レベル（それ
ぞれ高レベルまたは低レベル）に設定されるので、CMOS
ダイナミック回路が完全にオフ状態になり、その貫通電
流が発生しなくなり、チップの消費電流の増大を防止す
ることが可能になる。
内部クロック発生回路の出力）が停止したときに、内部
で生成される相補クロック信号が同一論理レベル（それ
ぞれ高レベルまたは低レベル）に設定されるので、CMOS
ダイナミック回路が完全にオフ状態になり、その貫通電
流が発生しなくなり、チップの消費電流の増大を防止す
ることが可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は、CMOS型LSI（大規模集積回路）における外
部クロック入力端子（パッド）51と、入力バッファ用イ
ンバータ１と、内部相補クロック作成用のクロックバッ
ファ２と、４ビット遅延回路50と、出力バッファ用イン
バータ53と、第１および第２のクロック停止検出回路3,
4と、排他的ノア回路５と、出力レベル固定用スイッチ
であるＮチャネルトランジスタ６とを取り出して示して
いる。上記４ビット遅延回路50は、第４図（ａ），
（ｂ）に示したようなダイナミックシフトレジスタ40が
４個縦続接続されている。前記クロックバッファ２は、
入力バッファ用インバータ１の出力端に一方の入力端が
接続されたノア回路７と、このノア回路７の出力端に接
続されたインバータ８と、前記入力バッファ用インバー
タ１の出力端に一方の入力端が接続されたナンド回路９
と、このナンド回路９の出力端に縦続接続された２個の
インバータ10,11とからなる。前記第１のクロック停止
検出回路３は、VDD電源端とVSS電源端との間に負荷抵抗
素子R1とＮチャネルトランジスタN1との直列接続からな
るMOSインバータが接続され、このトランジスタN1のゲ
ートは前記入力バッファ用インバータ１の出力端に接続
されており、上記トランジスタN1に並列にキャパシタC1
が接続されており、このトランジスタN1のドレインから
２個のインバータ12,13を直列に介して検出出力a1が取
り出されるようになっている。そして、この検出出力a1
は、前記クロックバッファ２のノア回路７の他方の入力
端に接続されている。また、前記第２のクロック停止検
出回路４は、VDD電源端とVSS電源端との間にＰチャネル
トランジスタP1と負荷抵抗素子R2との直列接続からなる
MOSインバータが接続され、このトランジスタP1のゲー
トは前記入力バッファ用インバータ１の出力端に接続さ
れており、上記トランジスタP1に並列にキャパシタC2が
接続されており、このトランジスタP1のドレインから２
個のインバータ14,15を直列に介して検出出力a2が取り
出されるようになっている。そして、この検出出力a2
は、前記クロックバッファ２のナンド回路９の他方の入
力端に接続されている。さらに、上記２個のクロック停
止検出回路3,4の各検出出力a1,a2は排他的ノア回路５に
入力しており、この排他的ノア回路５の出力は前記出力
レベル固定用スイッチであるトランジスタ６のゲートに
与えられている。このトランジスタ６は、前記出力バッ
ファ用インバータ53の入力端とVSS電源端との間に接続
されている。
部クロック入力端子（パッド）51と、入力バッファ用イ
ンバータ１と、内部相補クロック作成用のクロックバッ
ファ２と、４ビット遅延回路50と、出力バッファ用イン
バータ53と、第１および第２のクロック停止検出回路3,
4と、排他的ノア回路５と、出力レベル固定用スイッチ
であるＮチャネルトランジスタ６とを取り出して示して
いる。上記４ビット遅延回路50は、第４図（ａ），
（ｂ）に示したようなダイナミックシフトレジスタ40が
４個縦続接続されている。前記クロックバッファ２は、
入力バッファ用インバータ１の出力端に一方の入力端が
接続されたノア回路７と、このノア回路７の出力端に接
続されたインバータ８と、前記入力バッファ用インバー
タ１の出力端に一方の入力端が接続されたナンド回路９
と、このナンド回路９の出力端に縦続接続された２個の
インバータ10,11とからなる。前記第１のクロック停止
検出回路３は、VDD電源端とVSS電源端との間に負荷抵抗
素子R1とＮチャネルトランジスタN1との直列接続からな
るMOSインバータが接続され、このトランジスタN1のゲ
ートは前記入力バッファ用インバータ１の出力端に接続
されており、上記トランジスタN1に並列にキャパシタC1
が接続されており、このトランジスタN1のドレインから
２個のインバータ12,13を直列に介して検出出力a1が取
り出されるようになっている。そして、この検出出力a1
は、前記クロックバッファ２のノア回路７の他方の入力
端に接続されている。また、前記第２のクロック停止検
出回路４は、VDD電源端とVSS電源端との間にＰチャネル
トランジスタP1と負荷抵抗素子R2との直列接続からなる
MOSインバータが接続され、このトランジスタP1のゲー
トは前記入力バッファ用インバータ１の出力端に接続さ
れており、上記トランジスタP1に並列にキャパシタC2が
接続されており、このトランジスタP1のドレインから２
個のインバータ14,15を直列に介して検出出力a2が取り
出されるようになっている。そして、この検出出力a2
は、前記クロックバッファ２のナンド回路９の他方の入
力端に接続されている。さらに、上記２個のクロック停
止検出回路3,4の各検出出力a1,a2は排他的ノア回路５に
入力しており、この排他的ノア回路５の出力は前記出力
レベル固定用スイッチであるトランジスタ６のゲートに
与えられている。このトランジスタ６は、前記出力バッ
ファ用インバータ53の入力端とVSS電源端との間に接続
されている。
上記回路において、通常動作時は外部からクロック信
号φが入力し、クロックバッファ２により相補クロック
信号，φが生成され、これにより４ビット遅延回路50
の遅延動作が行われる。この場合、第１のクロック停止
検出回路３においては、負荷抵抗素子R1とキャパシタC1
との時定数R1・C1がクロック信号φの周期より十分大き
いものとすれば、トランジスタN1のドレインの電位は低
レベルになり、検出出力端の電位は低レベルになる。ま
た、第２のクロック停止検出回路４においては、負荷抵
抗素子R2とキャパシタC2との時定数R2・C2がクロック信
号φの周期より大きいものとすれば、トランジスタP1の
ドレインの電位は高レベルになり、検出出力端の電位は
高レベルになる。従って、クロックバッファ２において
は、ノア回路７およびナンド回路９はそれぞれ入力バッ
ファからのクロック信号を通過させている。このと
き、排他的ノア回路５の出力は低レベルであり、スイッ
チ用トランジスタ６はオフになっている。
号φが入力し、クロックバッファ２により相補クロック
信号，φが生成され、これにより４ビット遅延回路50
の遅延動作が行われる。この場合、第１のクロック停止
検出回路３においては、負荷抵抗素子R1とキャパシタC1
との時定数R1・C1がクロック信号φの周期より十分大き
いものとすれば、トランジスタN1のドレインの電位は低
レベルになり、検出出力端の電位は低レベルになる。ま
た、第２のクロック停止検出回路４においては、負荷抵
抗素子R2とキャパシタC2との時定数R2・C2がクロック信
号φの周期より大きいものとすれば、トランジスタP1の
ドレインの電位は高レベルになり、検出出力端の電位は
高レベルになる。従って、クロックバッファ２において
は、ノア回路７およびナンド回路９はそれぞれ入力バッ
ファからのクロック信号を通過させている。このと
き、排他的ノア回路５の出力は低レベルであり、スイッ
チ用トランジスタ６はオフになっている。
これに対して、外部から入力するクロック信号φが一
定レベル、たとえば低レベルになって停止したとき、入
力バッファ用インバータ１の出力は高レベルになる。こ
れにより、第１のクロック停止検出回路３においては、
トランジスタN1がオンになり、検出出力端に低レベルの
検出出力が発生する。また、第２のクロック停止検出回
路４においては、トランジスタP1がオフになり、検出出
力端に低レベルの検出出力が発生する。従って、クロッ
クバッファ２においては、相補クロック信号，φは共
に高レベルになる。これによって、排他的ノア回路５の
出力は高レベルになり、スイッチ用トランジスタ６はオ
ンになる。この状態では、４ビット遅延回路50における
ダイナミックシフトレジスタ40および出力バッファ用イ
ンバータ53はそれぞれVDDとVSSの間は完全にオフ状態で
あり、貫通電流は流れない。
定レベル、たとえば低レベルになって停止したとき、入
力バッファ用インバータ１の出力は高レベルになる。こ
れにより、第１のクロック停止検出回路３においては、
トランジスタN1がオンになり、検出出力端に低レベルの
検出出力が発生する。また、第２のクロック停止検出回
路４においては、トランジスタP1がオフになり、検出出
力端に低レベルの検出出力が発生する。従って、クロッ
クバッファ２においては、相補クロック信号，φは共
に高レベルになる。これによって、排他的ノア回路５の
出力は高レベルになり、スイッチ用トランジスタ６はオ
ンになる。この状態では、４ビット遅延回路50における
ダイナミックシフトレジスタ40および出力バッファ用イ
ンバータ53はそれぞれVDDとVSSの間は完全にオフ状態で
あり、貫通電流は流れない。
上記とは逆に、外部から入力するクロック信号φが高
レベルで一定状態になって停止したときには、入力バッ
ファ用インバータ１の出力は低レベルになり、第１のク
ロック停止検出回路３においてはトランジスタN1がオフ
になって検出出力が高レベルになり、第２のクロック停
止検出回路４においてはトランジスタP1がオンになって
検出出力が高レベルになる。従って、クロックバッファ
２においては、相補クロック信号，φは共に高レベル
になり、４ビット遅延回路50のダイナミックシフトレジ
スタ40は完全にオフ状態になり、貫通電流は流れない。
また、このとき排他的ノア回路５の出力は高レベルであ
り、スイッチ用トランジスタ６はオンになり、出力バッ
ファ用インバータ53は完全にオフ状態になり、貫通電流
は流れない。
レベルで一定状態になって停止したときには、入力バッ
ファ用インバータ１の出力は低レベルになり、第１のク
ロック停止検出回路３においてはトランジスタN1がオフ
になって検出出力が高レベルになり、第２のクロック停
止検出回路４においてはトランジスタP1がオンになって
検出出力が高レベルになる。従って、クロックバッファ
２においては、相補クロック信号，φは共に高レベル
になり、４ビット遅延回路50のダイナミックシフトレジ
スタ40は完全にオフ状態になり、貫通電流は流れない。
また、このとき排他的ノア回路５の出力は高レベルであ
り、スイッチ用トランジスタ６はオンになり、出力バッ
ファ用インバータ53は完全にオフ状態になり、貫通電流
は流れない。
即ち、上記実施例のCMOS型LSIにおいては、入力クロ
ック信号が通常状態で入力されているときにはクロック
バッファ２は相補クロック信号を生成して内部回路へ供
給するが、入力クロック信号が高レベルまたは低レベル
の一定状態になったときには相補クロック信号は共に高
レベルになり、遅延回路50におけるダイナミックシフト
レジスタ40のトランジスタ（第４図ｂ中のQ1,Q5）がオ
フになるので貫通電流は流れない。
ック信号が通常状態で入力されているときにはクロック
バッファ２は相補クロック信号を生成して内部回路へ供
給するが、入力クロック信号が高レベルまたは低レベル
の一定状態になったときには相補クロック信号は共に高
レベルになり、遅延回路50におけるダイナミックシフト
レジスタ40のトランジスタ（第４図ｂ中のQ1,Q5）がオ
フになるので貫通電流は流れない。
従って、上記LSIは、チップ内の回路が相補クロック
信号に完全に同期して動作する方式の場合に最適であ
る。即ち、この場合、クロックバッファ２はチップ内に
１個設けられるものであり、前記したようにクロックバ
ッファ２内の一部にクロック停止検出回路3,4の出力と
の論理処理を行うゲート（ノア回路７、ナンド回路９）
を付加したり、上記２個のクロック停止検出回路3,4を
付加しても、チップサイズは殆んど増加しない。また遅
延回路50を形成しているダイナミックシフトレジスタ40
は従来例と同様のものをそのまま使用することが可能で
ある。
信号に完全に同期して動作する方式の場合に最適であ
る。即ち、この場合、クロックバッファ２はチップ内に
１個設けられるものであり、前記したようにクロックバ
ッファ２内の一部にクロック停止検出回路3,4の出力と
の論理処理を行うゲート（ノア回路７、ナンド回路９）
を付加したり、上記２個のクロック停止検出回路3,4を
付加しても、チップサイズは殆んど増加しない。また遅
延回路50を形成しているダイナミックシフトレジスタ40
は従来例と同様のものをそのまま使用することが可能で
ある。
なお、スイッチ用のＮチャネルトランジスタ６に代え
て、VDD電源端との間にスイッチ用のＰチャネルトラン
ジスタを接続し、排他的ノア回路５の出力をインバータ
により反転して上記トランジスタのゲートに与えるよう
にしてもよい。
て、VDD電源端との間にスイッチ用のＰチャネルトラン
ジスタを接続し、排他的ノア回路５の出力をインバータ
により反転して上記トランジスタのゲートに与えるよう
にしてもよい。
また、本発明は上記実施例に限られるものではなく、
第２図に示すように回路接続を変更したり、第３図に示
すようにクロック停止検出回路３′,4′を変更してもよ
い。即ち、第２図の回路は、第１図の回路に比べてクロ
ック停止検出回路3,4に入力端子51のクロック信号φを
入力した点、このクロック停止回路3,4の各インバータ
をそれぞれ１個に減らした点、およびクロック停止検出
回路3,4の接続位置を変更した点が異なるだけであり、
その他は同じであり、基本的な回路動作も同様である。
第３図に示したクロック停止回路３′,4′は、第１図を
参照して前述したクロック停止検出回路3,4に比べて、
負荷抵抗素子R1,R2に代えてＰチャネルトランジスタP
2、ＮチャネルトランジスタN2を用いることによって入
力段インバータをCMOS構成としている点が異なり、その
他は同じである。この場合、上記トランジスタP2の等価
オン抵抗とキャパシタC1との時定数および上記トランジ
スタN2の等価オン抵抗とキャパシタC2との時定数がそれ
ぞれクロック信号φの周期よりも十分大きくなるように
設定しておくことによって、前述したと同様のクロック
停止検出動作が行われることになる。
第２図に示すように回路接続を変更したり、第３図に示
すようにクロック停止検出回路３′,4′を変更してもよ
い。即ち、第２図の回路は、第１図の回路に比べてクロ
ック停止検出回路3,4に入力端子51のクロック信号φを
入力した点、このクロック停止回路3,4の各インバータ
をそれぞれ１個に減らした点、およびクロック停止検出
回路3,4の接続位置を変更した点が異なるだけであり、
その他は同じであり、基本的な回路動作も同様である。
第３図に示したクロック停止回路３′,4′は、第１図を
参照して前述したクロック停止検出回路3,4に比べて、
負荷抵抗素子R1,R2に代えてＰチャネルトランジスタP
2、ＮチャネルトランジスタN2を用いることによって入
力段インバータをCMOS構成としている点が異なり、その
他は同じである。この場合、上記トランジスタP2の等価
オン抵抗とキャパシタC1との時定数および上記トランジ
スタN2の等価オン抵抗とキャパシタC2との時定数がそれ
ぞれクロック信号φの周期よりも十分大きくなるように
設定しておくことによって、前述したと同様のクロック
停止検出動作が行われることになる。
また、上記実施例は、相補クロック信号，φを生成
するための信号源となるクロック信号φが外部から入力
する場合を示したが、このクロック信号をチップ内部で
発生するクロック信号発生回路を有する場合にも上記実
施例と同様な効果が得られる。また、上記実施例は、CM
OSダイナミック回路としてダイナミックシフトレジスタ
を用いた場合を示したが、その他のダイナミック回路を
用いた場合にも本発明は有効であることは云うまでもな
い。
するための信号源となるクロック信号φが外部から入力
する場合を示したが、このクロック信号をチップ内部で
発生するクロック信号発生回路を有する場合にも上記実
施例と同様な効果が得られる。また、上記実施例は、CM
OSダイナミック回路としてダイナミックシフトレジスタ
を用いた場合を示したが、その他のダイナミック回路を
用いた場合にも本発明は有効であることは云うまでもな
い。
［発明の効果］ 上述したように本発明の半導体集積回路によれば、ク
ロック信号が停止したときのダイナミック回路での貫通
電流を防止でき、チップの消費電流を抑制することがで
きるので、チップのテスト動作とか集積回路を使用した
システムの動作上、有利である。たとえば10Kゲート程
度のチップでは、クロック信号停止時の貫通電流の問題
が深刻化している現状では、本発明の使用は効果的であ
り、将来的に100Kゲート以上のチップでは上記貫通電流
の防止対策が不可決になるものと考えられ、その１つと
して本発明は極めて有効なものとなる。
ロック信号が停止したときのダイナミック回路での貫通
電流を防止でき、チップの消費電流を抑制することがで
きるので、チップのテスト動作とか集積回路を使用した
システムの動作上、有利である。たとえば10Kゲート程
度のチップでは、クロック信号停止時の貫通電流の問題
が深刻化している現状では、本発明の使用は効果的であ
り、将来的に100Kゲート以上のチップでは上記貫通電流
の防止対策が不可決になるものと考えられ、その１つと
して本発明は極めて有効なものとなる。
第１図は本発明の一実施例に係るCMOS型LSIにおける二
相クロック生成回路、ダイナミック回路、クロック停止
検出回路などを取り出して示す回路図、第２図および第
３図はそれぞれ第１図の回路の一部の変形例を示す回路
図、第４図（ａ），（ｂ）は従来のダイナミックシフト
レジスタの１ビット分を示す論理回路図および回路配線
図、第５図は第４図（ａ），（ｂ）のダイナミックシフ
トレジスタを使用した４ビット遅延回路および相補クロ
ック生成回路を示す回路図である。 ２……クロックバッファ、3,4……クロック停止検出回
路、６……MOSトランジスタ、７……ノア回路、９……
ナンド回路、R1,R2……抵抗素子、C1,C2……キャパシ
タ、N1,N2,P1,P2……MOSトランジスタ、40……ダイナミ
ックシフトレジスタ、50……４ビット遅延回路、53……
インバータ。
相クロック生成回路、ダイナミック回路、クロック停止
検出回路などを取り出して示す回路図、第２図および第
３図はそれぞれ第１図の回路の一部の変形例を示す回路
図、第４図（ａ），（ｂ）は従来のダイナミックシフト
レジスタの１ビット分を示す論理回路図および回路配線
図、第５図は第４図（ａ），（ｂ）のダイナミックシフ
トレジスタを使用した４ビット遅延回路および相補クロ
ック生成回路を示す回路図である。 ２……クロックバッファ、3,4……クロック停止検出回
路、６……MOSトランジスタ、７……ノア回路、９……
ナンド回路、R1,R2……抵抗素子、C1,C2……キャパシ
タ、N1,N2,P1,P2……MOSトランジスタ、40……ダイナミ
ックシフトレジスタ、50……４ビット遅延回路、53……
インバータ。
Claims (5)
- 【請求項１】それぞれ少なくとも２個のＰチャネル及び
Ｎチャネルのトランジスタで構成され、Ｐチャネル及び
Ｎチャネルのトランジスタのそれぞれ１個のゲートに相
補クロック信号の一方の信号及び他方の信号がそれぞれ
供給される第１のCMOSダイナミック回路と、 それぞれ少なくとも２個のＰチャネル及びＮチャネルの
トランジスタで構成され、Ｐチャネル及びＮチャネルの
トランジスタのそれぞれ１個のゲートに相補クロック信
号の他方の信号及び一方の信号がそれぞれ供給される第
２のCMOSダイナミック回路と、 上記相補クロック信号の信号源であるクロック信号がオ
ン／オフを繰り返しているか否かを判別し、このクロッ
ク信号が停止状態になった場合を検出するクロック停止
検出回路と、 このクロック停止検出回路の検出出力を受けて上記相補
クロック信号の一方の信号及び他方の信号の論理レベル
を同一レベルに設定制御するクロックレベル制御回路 とを具備したことを特徴とする半導体集積回路。 - 【請求項２】前記クロック信号から前記相補クロック信
号を生成するためのクロックバッファが設けられ、前記
クロックレベル制御回路はこのクロックバッファ内に設
けられ、前記クロック信号と前記クロック停止検出回路
の検出出力とが供給され、前記クロック停止検出回路の
検出出力に応じて一義的に出力論理レベルが決定される
ゲート回路で構成されていることを特徴とする特許請求
の範囲第１項に記載の半導体集積回路。 - 【請求項３】前記クロック停止検出回路は、 前記クロック信号が入力するインバータ回路と、 このインバータ回路の出力端と所定の電位端との間に接
続されたキャパシタ とを有することを特徴とする特許請求の範囲第１項に記
載の半導体集積回路。 - 【請求項４】前記クロック停止検出回路の検出出力に応
じてオンするように制御されるトランジスタがさらに設
けられており、このトランジスタは前記第１もしくは第
２のCMOSダイナミック回路の出力端と所定の電位端との
間に接続されていることを特徴とする特許請求の範囲第
１項に記載の半導体集積回路。 - 【請求項５】信号源である前記クロック信号は集積回路
チップの外部から供給されることを特徴とする特許請求
の範囲第１項に記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62214318A JP2583521B2 (ja) | 1987-08-28 | 1987-08-28 | 半導体集積回路 |
| KR1019880010739A KR910006510B1 (ko) | 1987-08-28 | 1988-08-24 | 반도체집적회로 |
| US07/751,637 US5120988A (en) | 1987-08-28 | 1991-08-26 | Clock generator circuit providing reduced current consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62214318A JP2583521B2 (ja) | 1987-08-28 | 1987-08-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6457822A JPS6457822A (en) | 1989-03-06 |
| JP2583521B2 true JP2583521B2 (ja) | 1997-02-19 |
Family
ID=16653769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62214318A Expired - Fee Related JP2583521B2 (ja) | 1987-08-28 | 1987-08-28 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5120988A (ja) |
| JP (1) | JP2583521B2 (ja) |
| KR (1) | KR910006510B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0522720B1 (en) * | 1991-06-18 | 1999-08-18 | Nokia Mobile Phones Ltd. | Clock frequency adjustment of an electrical circuit |
| JPH0528789A (ja) * | 1991-07-25 | 1993-02-05 | Sharp Corp | 論理回路 |
| JPH1091271A (ja) * | 1996-09-11 | 1998-04-10 | Mitsubishi Electric Corp | 内部クロック発生装置 |
| US5949261A (en) | 1996-12-17 | 1999-09-07 | Cypress Semiconductor Corp. | Method and circuit for reducing power and/or current consumption |
| WO1998054727A2 (en) * | 1997-05-30 | 1998-12-03 | Micron Technology, Inc. | 256 Meg DYNAMIC RANDOM ACCESS MEMORY |
| US6630852B2 (en) * | 1997-06-17 | 2003-10-07 | Seiko Epson Corporation | Power-generation detection circuit for use in an electronic device and power-generation detection method and power consumption control method for use in connection therewith |
| US6288589B1 (en) * | 1997-11-20 | 2001-09-11 | Intrinsity, Inc. | Method and apparatus for generating clock signals |
| US6745357B2 (en) | 1998-10-27 | 2004-06-01 | Intrinsity, Inc. | Dynamic logic scan gate method and apparatus |
| US6768362B1 (en) | 2001-08-13 | 2004-07-27 | Cypress Semiconductor Corp. | Fail-safe zero delay buffer with automatic internal reference |
| JP3968499B2 (ja) * | 2001-10-17 | 2007-08-29 | ソニー株式会社 | 表示装置 |
| JP4173672B2 (ja) * | 2002-03-19 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| JP2005198240A (ja) * | 2003-12-09 | 2005-07-21 | Mitsubishi Electric Corp | 半導体回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3737673A (en) * | 1970-04-27 | 1973-06-05 | Tokyo Shibaura Electric Co | Logic circuit using complementary type insulated gate field effect transistors |
| US3720841A (en) * | 1970-12-29 | 1973-03-13 | Tokyo Shibaura Electric Co | Logical circuit arrangement |
| DE2558287C2 (de) * | 1974-12-23 | 1983-07-28 | Casio Computer Co., Ltd., Tokyo | Informationsspeicher |
| US3971920A (en) * | 1975-05-05 | 1976-07-27 | The Bendix Corporation | Digital time-off-event encoding system |
| US4341950A (en) * | 1980-01-24 | 1982-07-27 | Ncr Corporation | Method and circuitry for synchronizing the read and update functions of a timer/counter circuit |
| JPS5721798A (en) * | 1980-07-11 | 1982-02-04 | Tokyo Shibaura Electric Co | Flying object |
| US4472821A (en) * | 1982-05-03 | 1984-09-18 | General Electric Company | Dynamic shift register utilizing CMOS dual gate transistors |
| JPS60229530A (ja) * | 1984-04-27 | 1985-11-14 | Mitsubishi Electric Corp | クロツク停止保護回路 |
| JPS62203420A (ja) * | 1986-03-03 | 1987-09-08 | Fanuc Ltd | カウンタ回路 |
| US4920282A (en) * | 1987-06-23 | 1990-04-24 | Kabushiki Kaisha Toshiba | Dynamic latch circuit for preventing short-circuit current from flowing during absence of clock pulses when under test |
-
1987
- 1987-08-28 JP JP62214318A patent/JP2583521B2/ja not_active Expired - Fee Related
-
1988
- 1988-08-24 KR KR1019880010739A patent/KR910006510B1/ko not_active IP Right Cessation
-
1991
- 1991-08-26 US US07/751,637 patent/US5120988A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6457822A (en) | 1989-03-06 |
| US5120988A (en) | 1992-06-09 |
| KR890004496A (ko) | 1989-04-22 |
| KR910006510B1 (ko) | 1991-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4691122A (en) | CMOS D-type flip-flop circuits | |
| JP2583521B2 (ja) | 半導体集積回路 | |
| US5642061A (en) | Short circuit current free dynamic logic clock timing | |
| JPH10190416A (ja) | フリップフロップ回路 | |
| JP3233911B2 (ja) | 半導体集積回路装置 | |
| JPH09312553A (ja) | 論理回路 | |
| JPH03192915A (ja) | フリップフロップ | |
| KR910005975B1 (ko) | 반도체 집적회로 | |
| JPH0690161A (ja) | 入力回路、及び半導体集積回路 | |
| US20070052466A1 (en) | Flip-flop with improved operating speed | |
| JP3109986B2 (ja) | 信号遷移検出回路 | |
| JP2000059204A (ja) | ダイナミック型論理回路および半導体集積回路装置 | |
| US6285216B1 (en) | High speed output enable path and method for an integrated circuit device | |
| JP2569750B2 (ja) | 同期型ドライバ回路 | |
| JPH07221605A (ja) | ラッチ回路並びにそれを用いたレジスタ回路およびパイプライン処理回路 | |
| JP3297773B2 (ja) | Ｃｍｏｓ論理回路 | |
| JP4039543B2 (ja) | 遅延回路 | |
| JP3117404B2 (ja) | 入力回路およびこれを含む半導体集積回路 | |
| JP3012276B2 (ja) | 出力回路 | |
| JP2752778B2 (ja) | 半導体集積回路 | |
| JP3558608B2 (ja) | 半導体集積回路装置 | |
| JP3249381B2 (ja) | 同期式論理回路 | |
| JPS61173518A (ja) | 信号断検出回路 | |
| JPH1116345A (ja) | カウンタ回路及びそれを用いた半導体メモリ装置 | |
| JPS58200321A (ja) | バスインタ−フエイス回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |