KR910005975B1

KR910005975B1 - 반도체 집적회로

Info

Publication number: KR910005975B1
Application number: KR1019880006679A
Authority: KR
Inventors: 요시아키 다케우치; 가오루 나카가와
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1987-06-03
Filing date: 1988-06-03
Publication date: 1991-08-09
Also published as: US4856034A; KR890001104A; EP0293808B1; DE3884460D1; JPH0580080B2; JPS63304494A; DE3884460T2; EP0293808A2; EP0293808A3

Abstract

내용 없음.

Description

반도체 집적회로

제1도는 종래 반도체집적회로의 회로도.

제2도는 제1도에 도시된 회로의 동작을 설명하는 타이밍도 .

제3도는 본 발명의 제1실시예에 따른 반도체집적회로의 회로도.

제4도는 제3도의 도시된 반도체집적회로에 대한 타이밍도.

제5도는 본 발명의 제2실시예에 따른 반도체집적회로의 회로도.

제6도는 제5도에 도시된 반도체집적회로에 대한 타이밍도.

제7도는 제3도와 제5도에 도시된 반도체집적회로에 의해 구성된 시프트레지스터를 나타낸 도면.

제8도는 제7도에 도시된 시프트레지스터의 타이밍도.

제9도는 제10도는 제7도에 도시된 시프트레지스터의 변형예를 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 랫치회로 11 : 논리회로

12 : 노아게이트 14 : 플립플롭회로

15 : 클럭제어인버너 16 : 클럭제어인버터

42 : 낸드게이트 44 : 플립플롭회로

45 : 클럭제어인버터 46 : 인버터

70 : 마스터랫치회로 80 : 슬레이브랫치회로

90, 100 : 랫치회로 91 : 클럭제어인버터

93 : 플립플롭회로 94 : 클럭제어인버터

95 : 인버터 101 : 클럭제어인버터

103 : 플립플롭회로 104 : 클럭제어인버터

본 발명은 반도체집적회로에 관한 것으로, 특히 메모리 출력단에서 랫치회로나 시프트레지스터로 사용되는 반도체집적회로에 관한 것이다

최근, 특별한 목적(용도)의 반도체 메모리가 활발하게 개발되고 있고, 특히 대용량이면서 저가격의 DRAM이 텔레비젼이나 비디오의 이미지처리분야에서 주목되고 있는 바, 일반적으로 DRAM이 이미지를 격납시켜 두기 위해 사용되는 경우, 테이터를 독출하거나 기록하기 위해 병력-직렬변환회로가 외부적으로 설치되고 있다. 이에 대해 최근에는 칩내에 시프트레지스터가 격납된 새로운 형식의 DRAM이 소개되고 있고, 이러한 형식에 의한 DRAM에서는 데이터가 병렬로 독출되어 시프트레지스터에 전송된 다음 그 데이터는 시프트레지스터로부터 외부에 고속으로 전송되는데, 이 경우 이미지 메모리의 동작속도는 고속(주기시간이 수10(n sec))이기 때문에 그 메모리의 출력단에 설치되는 시프트레지스터에 대해서는 고속의 동작성과 동작의 높은 신뢰성이 요구된다.

제1도는 종래의 시프트레지스터를 나타낸 것으로, 이 시프트레지스터는 클럭펄스에 의해 제어되는 인버터회로(clocked inverter circuit : 이하 클럭제어인버터 또는 클럭제어인버터회로라 함)라 불리는 회로(91)와 플립플롭회로(93)가 랫치회로(90)를 형성하도록 결합되어 있고, 이렇게 구성되는 2개의 랫치회로(90,100)는 종속(Cascade)접속되어 있는 바, 전단의 랫치회로(90)와 후단의 랫치회로(100)는 각각 마스터(Master)부와 슬레이브(Slave)부로서 적용된다. 그리고, 클럭제어인버터(91)는 소오스가 전원전압(VCC)과 접지전압(VSS)에 각각 접속됨과 더불어 게이트가 상호 접속된 P챈널 및 N챈널 MOS트랜지스터(p91,N91)로 이루어진 CMOS인버터와, 상기 반전(inverting)트랜지스터(91,N91)의 드레인사이에 접속된 스위칭 MOS트랜지스터(P92,N92)로 구성되어 있고, 상기 플립플롭회로(93)는 도시된 바와 같이 인버터(95)와 클럭제어인버터(94)로 구성되어 있다.

또, 랫치회로(90)에 의한 마스터부에서 클럭제어인버터(91)의 스위칭트랜지스터(P92,N92)는 각각 상보적인 클럭펄스(

,

)가 인가되게 접속된 게이트를 갖추고 있고, 상기 플립플롭회로(93)에서 클럭제어인버터(94)의 스위칭트랜지스터(P94,N94)는 각각 상보적인 클럭펄스(

,

)가 인가되게 접속된 게이트르 갖추고 있다.

한편, 랫치회로(100)에 의한 슬레이부분에서 클럭제어인버터(101)에 포함된 스위칭트랜지스터(P102,N102)의 게이트는 각각 상보적인 클럭펄스(

,

)가 인가되게 접속되어 있고, 플립플롭회로(103)의 클러제어인버터(104)에서 스위칭트랜지스터(P104,N104)의 게이트는 각각 상보적인 클럭펄스(

,

)가 인가되게 접속되어 있다.

여기서 상기한 바와 같이 상보적인 클럭펄스(

,

)에 의해 제어되는 클럭제어인버터가 결합되어 이루어진 시프트레지스터의 동작에 대해 제2도를 참조해서 설명한다.

먼저, 제2도에 도시된 바와 같이 클럭펄스(

)가 로우레벨(0V)이면서 클럭펄스(

)가 하이레벨(5V)인 t1기간에 마스터부(90)에 구성된 클럭제어인버터(91)의 스위칭트랜지스터(P92,N92)는 모두 턴온되므로 마스터부에서의 2개의 CMOS 인버터는 입력신호(Vin)를 반전시키도록 동작하게 되어 노드(node)f에 지연된 출력이 나타나게 되고, 이때 플립플롭회로(93)에서 스위칭트랜지스터(P94,N94)는 모두 턴오프되게 된다

또한 슬레이브부에서 스위칭트랜지스터(P102,N102)가 턴오프되므로 CMOS인버터는 디저블(disable)상태로 되는 한편, 이 플립플로회로(103)에서의 스위칭 트랜지스터(P104,N104)는 모두 온되어 전상태를 유지하게 된다.

다음, 클럭펄스(

)가 하이레벨로 되면서 클럭펄스(

)가 로우레벨로 된 t2기간에 마스터부(90)의 스위칭트랜지스터(P92,N92)는 모두 턴오프되고, 이때 플립플롭회로(93)의 스위칭트랜지스터(P94,N94)는 턴온되어 여태까지 보유하고 있는 데이터를 계속 유지하게 되며, 또 슬레이브부(100)의 스위칭트랜지스터(P102,N102)가 모두 턴온되어 노드f상의 데이터를 출력단으로 전송해주게 된다.

이어, 클럭펄스(

)가 하이레벨로 유지되면서 클럭펄스(Φ)가 로우레벨로 유지되는 t3기간에 마스터부(90)의 플립플롭회로(93)는 격납된 데이터를 계속 보유하게 되고, 클럭제어인버터(91)의 스위칭트랜지스터(P92,N92)는 모두 오프되므로 출력신호(Vout)는 입력신호(Vin)가 변화되더라도 변화되지 않게 된다.

최종적으로 클럭펄스(

)가 로우레벨로 되면서 클럭펄스(Φ)가 하이레벨로 되는 t4기간에 슬레이브부(100)의 스위칭트랜지스트(P102,N,102)는 모두 턴오프되는 한편 플립플롭회로(103)의 그 위칭트랜지스터(P104,N104)는 모두 턴온되고, 이 결과 플립플로회로(203)는 데이터를 보유하도록 활성화되는데, 이 데이터는 새로운 데이터가 아닌 t3기간에 마스터부(90)에 격납된 데이터이므로출력신호(Vout)의 변화는 발생되지 않게 된다. 이때 마스터부(90)의 스위칭트랜지스터(P92,N92)는 모두 턴온되면서 플립플롭회로 993)의 스위칭 트랜지스터(P94,N94)는 모두 턴오프되므로 새로운 입력신호(Vin)가 입력될 수 있게 된다.

상기한 바와 같이 제1도에 도시된 시프트제리스터에의하면 t2기간에 발생되는 클러펄스(

,

)의 제2과도조건하에서 출력신호(Vout)가 입력신호(Vin)의 값으로 취해져서 재차 제2조건이 발생되기까지 그 값을 보유하게 된다. 여기서, 상기 동작을 확실하게 수행시키기 위해서는 제2도에 도시된 바와 같이 극성이 완전히 반대로 되는 2개의 클럭펄스(

,

)가 항상 필요하게되는 바, 이러한 상보적인 클럭펄스를 발생시키는데는 어려움이 따르게 된다. 즉, 그러한 상보적인 클럭펄스를 발생시키기 위해서는 회로구성이 복잡해지게 되어 칩면적이 증가되게 되고, 비록 완전히 반대인 극성의 클럭신호를 외부적으로 공급해 주어도 내부의 회로는 외부적으로 공급되는 클럭신호에 의해 직접 구동될 수 없게 되어 있어, 칩내부에서 외부적으로 공급되는 신호와 동기되는 신호를 생성해 낸 다음 그 생성된 신호를 인버터에 의해 극성이 반대로 되는 독립된 신호를 생성해 줄 필요가 있게 된다. 또, 실제의 클럭은 구동되는 회로의 배선용량 또는 배선저항, 게이트용량에 기인해서 상승과 하강에서 전송지연이 있게 되는데, 이 전송지연 시간은 상기 용량과 저항, 전원전압(VCC)에 의해 전혀 다르게 변환된다.

따라서, 클럭파형의 전송지연시간이 길어지는 경우라던지 2개의 클럭파형이 서로 다른 타이밍을 갖고 있는 경우에는 클럭제어인버터에서만 나타나는 하이임피던스 상태가 입력 데이터 출력상태로부터 출력데이터보유상태까지의 과도상태에서 발생될 수 있고, 이 경우 출력데이터가 반전되어 오동작이 발생될 수 있게 된다.

여기서 하이임피던스상태에 대해 상세하게 설명하면 다음과 같다.

먼저, 클럭펄스(

)가 로우레벨이면서 클럭펄스(

)가 하이레벨이고 입력(IN)에서의 입력신호(Vin)가 로우레벨로 되는 경우를 가정하면, 클럭제어인버터회로(91)의 트랜지스터(P91,P92,N92)는 온되는 반면 트랜지스터(M91)는 오프되므로 노드 a가 하이레벨로 되는 한편, 플립플롭회로(93)의 클럭제어인버터(94)에서 트랜지스터(P94,N94)가 오프되어 클럭제어인버터가 디저블상태로 되므로 노드 a에서의 출력레벨이 인버터(95)에 의해 반전되어 출력노드가 f가 입력(IN)의 상태처럼 로우레벨로 된다.

다음, 입력(IN)의 입력신호(Vin)가 로우레벨로 유지되고, 양 클럭펄스(

,

)가 일시적으로 하이레벨로 되는 경우를 가정하면 클럭제어인버터회로(91)에서의 트랜지스터(P91,N92)가 턴온됨과 더불어 트랜지스터(P92,N1)가 턴오프되는 반면 클럭제어인버터(94)의 트랜지스터(P93,N94)가 턴온됨에 비해 트랜지스터(P94,N93)가 턴오프됨에 따라 클럭제어인버터(91,94)는 모두 디저블상태로 되는 결과 출력노드 a가 하이임피던스상태로 된다. 이때 노드 a의 전위는 처음에 전상태와 같이 하이레베로 되지만 트랜지스터(N92,N94,N95)가 턴온됨에 따라 노드 a는 노드 c,e에 대해 도통상태로 되어 노드 a의 전위가 전하되게 된다.

이 경우 트랜지스터(P95,N93)가 턴온됨과 더불어 트랜지스터(P93,N95)가 턴오프될 정도로 전압강하가 크게 되면 노드 f의 데이터가 바람직스럽지 않게도 하이레벨로 반저되게 된다.

이어, 하이레벨의 입력신호(Vin)가 입력(IN)에 인가되고, 클럭펄스(

)가 로우레벨이면서 클럭펄스(

)가 하이레벨인 경우를 가정하면, 이 경우 클럭제어인버터(91)의 트랜지스터(P92,N92,N91)는 턴온되는 반면 트랜지스터(P91)는 턴오프되는 결과 노드 f는 로우레벨로 되고, 트랜지스터({93,N94,N94)가 턴오프됨과 더불어 트랜지스터(N93)가 턴오프되므로 플립플롭회로(93)의 클럭제어인버터(94)가 디저블상태로 되어 노드 f는 하이레벨로 되므로 입력(IN)에서의 데이터가 출력된다.

또 입력신호(Vin)가 하이레벨로 유지되고 양 클럭펄스(

,Φ)가 일시적으로 로우레벨로 되는 경우를 가정하면, 클럭제어인버터회로(91)의 트랜지스터(P92,N91)가 턴온되는 한편 트랜지스터(P91,N92)가 턴오프되고, 플립플롭회로(93)의 클럭제어인버터(94)에서 트랜지스터(P94,N93)가 턴온되는 반면 트랜지스터(P93,N94)가 턴오프되는 결과 클럭제어인버터(91,94)가 모두 디저블상태로 되어 노드 a가 하이임피던스상태로 된다. 이 경우, 비록 노드 a의 전위가 처음에 전상태와 같이 로우레벨로 되더라도 노드, a의 전위는 예컨대 노드 b와 노드 d에서의 전위가 하이레벨이면 상승되게 되기 때문에 트랜지스터(P92,N94)는 턴온되게 되고, 이때 상기 노드 a에서의 전위증가가 트랜지스터(P93,N95)를 턴온시킴과 더불어 트랜지스터(N93,P95)를 턴오프시킬 정도로 충분히 크다면 노드 f에서의 데이터는 반전되게 된다.

상기한 바와 같이 종래의 반도체집적회로에서는 클럭제어인버터의 출력노드가 상호 반대극성의 클럭필스 신호(

,

)사이에서 위상각의 변화에 의해 하이임피던스상태로 되어 오동작이 유발될 수 있게 되고, 특히 고속동작을 위해 고주파수의 클럭신호가 필요하게 되는 경우 상보적인 클럭신호상의 위상변화가 발생되기 쉬워지게 되므로 상기한 바와 같이 시프트레지스터가 이미지메모리의 출력측에 제공되어지는 경우 동작의 신뢰성을 기하기 위한 문제가 야기 된다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 고속동작중에도 신뢰성이 높은 동작을 실행할 수 있도록 된 반도체 집적회로를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체집적회로는 제어클럭신호와 입력신호를 각각 인가받도록 접속된 제1,제2입력을 갖추고 있는 논리회로와, 제1전원공급단자와 제1노드사이에 직렬로 접속되면서 논리회로의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제1트랜지스터와 제어클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제2트랜지스터, 제1노드와 제2전원공급단자사이에 접속되면서 논리회로의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제3트랜지스터, 제1전원공급단자와 제1노드에 접속된 제2노드사이에 직렬로 접속되면서 논리회로의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제4트랜지스터와 제3노드에 연결된 게이트를 갖추고 있는 제1도전형의 제5트랜지스터, 제2전원공급단자와 제2노드사이에 직렬로 접속되면서 클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제6트랜지스터와 제3노드에 연결된 게이트를 갖추고 있는 제2도전형의 제7트랜지스터, 제3노드와 제1전원공급단자사이에 접속되면서 제2노드에 접속된 게이트르 갖추고 있는 제1도전형의 제8트랜지스터, 제3노드와 제2전원공급단자사이에 접속되면서 제2노드에 접속된 게이트를 갖추고 있는 제2도전형의 제9트랜지스터로 구성되어 반도체집적회로의 출력신호를 제2노드와 제3노드중 어느 하나의 노드에서 취하도록 되어 있다.

이러한 반도체집적회로에서는 제1 및 제3노드가 항상 하이레벨이나 로우레벨의 어느 한쪽을 유지하게 되어 하이임피던스상태를 취하지 않게 되므로 출력신호전위가 에러적으로 변화되는 상태를 피할 수 있게 되어 안정한 출력상태르 도모할 수 있게 되고, 또한 데이터전송제어용 신호로서는 단일의 위상클럭신호에 의해 충족시켜 주게 되므로 복잡한 클럭발생회로를 사용하지 않고서도 높은 신뢰성의 회로동작을 도모할 수 있게 된다.

이하, 본 발명에 따른 반도체집적회로의 실시예를 예시도면에 의거하여 상세히 설명한다.

제3도는 본 발명의 제1실시예에 따른 반도체집적회로 즉 단일의 클럭신호를 사용하여 랫치동작을 제어하도록 구성되어 클럭제어인버터회로의 하이임피던스상태를 배제하도록 된 랫치회로가 도시되어 있는 바, 이 제3도에 도시된 랫치회로는 종래의 회로에서 사용되는 상보적인 클럭신호(

,

)대신에 소위 3가(道)논리회로(11)의 게이트출력에 의해 플립플롭회로의 클럭제어인버터를 제어하게 된다. 여기서, 상기 논리회로(11)는 일입력단에 클럭신호(

G)를 인가받으면서 다른 입력단에는 입력신호(Vin)를 인가받는 노아게이트(12)와, 전원전압(VCC)용 단자와 출력노드사이에 직렬로 접속된 P챈널 MOS 트랜지스터(P11,P12) 및 출력노드와 접지전압(VSS)용 단자사이에 접속된 N챈널 MOS트랜지스터(N11)로 구성되어 있고, 상기 트랜지스터(P11,N11)의 게이트에는 노아게이트(12)의 출력신호가 인가되는 한편 트랜지스터(P12)의 게이트에는 클럭신호(

G)가 인가되게 된다.

그리고, 플립플롭회로(14)는 클럭제어인버터(15)에서 스위칭트랜지스터(P14)의 게이트에 노아게이트(12)의 출력신호가 인가되는 한편 스위칭트랜지스터(N14)의 게이트에 클럭신호(

G)가 인가되는 상태를 제외하면 제1도에 도시된 종래 회로와 동일하게 구성되어 있다.

여기서, 상기와 같이 구성된 랫치회롤의동작을 설명하면 다음과 같다

첫째로, 클럭신호(

G)가 로우레벨일 때 로우레벨의 입력신호(Vin)가 노아케이트(12)에 공급되는 경우를 가정하면, 노아게이트(12)의 출력노드 ,

가 하이레벨로 되어 트랜지스터(P12,N11)가 턴온되는 반면 트랜지스터(P11)는 턴오프되는 결과 노드,

가 로우레벨로 된다. 이에 따라 클럭제어인버터(16)의 트랜지스터(P15)가 턴온되는 반면 트랜지스터(N15)가 턴오프되어 노드,

가 하이레벨로 상승되고, 클럭제어인버터(15)는 트랜지스터(P13,P14,N14)가 오프되면서 트랜지스터(N13)가 온되므로 디저블상태로 된다

둘째로, 입력신호(Vin)가 로우레벨로 유지되는 반면 클럭신호(

G)가 하이레벨로 되는 경우 노아게이트(12)의 출력노드,

는 로우레베로 되어 트랜지스터(P11)는 턴온됨과 더불어 트랜지스터(P12,N11)는 턴오프되고, 스위치트랜지스터(P14,N14)가 턴온되므로 클럭제어인버터(15)는 상기 첫째상태의 데이터를 보유하도록 이네이블되는데, 이는 상기 첫째에서 노드,

가 하이레벨로 되어 클러제어인버터(15)의트랜지스터(P13)가 오프되는 반면 스위칭트랜지스터(P14,N14)가 턴온되고, 스위칭 MOS 트랜지스터(P14,N14)가 턴온될 때 노드 ,

가 로우레벨로 되기 때문이다.

셋째로, 클럭신호(ΦG)가 로우레벨일 때 노아게이트(12)에 하이레벨의 입력신호(Vin)가 인가되는 경우를 가정하면 노아게이트(12)의 출력노드,

가 로우레벨로 되어 트랜지스터(P11,P12)가 턴온되는 반변 트랜지스터(N11)가 턴오프되므로 노드,

가 하이레벨로 된다. 이에 따라 클릭제어인버터(16)의 트랜지스터(P15,N15)는 각각 턴오프, 턴온되므로 노드 ,

가 로우레벨로 되고, 클럭제어인버터(15)의 트랜지스터(P13,P14)가 턴온되는 반면 트랜지스터(N13,N14)가 턴오프되므로 노드,

가 하이레벨상태를 유지하게 된다.

넷째로 입력신호(Vin)가 하이레벨로 유지되는 동안 클럭신호(ΦG)가 하이레벨로 되는 경우 노아게이트(12)의 출력노드,

는 로우레벨로 되어 트랜지스터(P11)가 턴온되는 한편 트랜지스터(P12,N11)가 턴오프되고, 또 스위칭 트랜지스터(P14,N14)가 턴온되므로 클럭제어인버터(15)가 상기 셋째 상태의 데이터를 보유하도록 이네이블되는데, 이는 노드,

가 로우레벨로 되는 셋째상태에서 클럭제어인버터(15)의 트랜지스터(p13)가 온되는 반면, 트랜지스터(N13)가 오프되고, 스위칭트랜지스터(P14,N14)가 턴오될 때 노드,

가 하이레벨로 되기 때문이다.

여기서, 이 제3도에 도시된 회로에대한 타이밍도가 제4도에 도시도어 있다.

상기한 바와 같이 본 발명의 제1실시예에 따른 회로에서는 출력노드,

가 항상 하이레벨이나 로우레벨의 어느 하나로 되므로 종래의 회로에서 처럼 하이임피던스 상태를 취하지 않게 되어 안정한 출력전위를 얻을 수 있게 됨에 따라 신뢰성이 매우 높은 회로를 실현할 수 있게 되고, 또 단일의 클럭신호(

G)만을 사용하여 회로동작을 제어할 수 있게 되므로 클럭신호를 발생시켜 주기위한 복잡한 회로를 사용하지 않고서도 높은 신뢰성으로 고속동작을 실현할 수 있게 된다.

제5도는 상기 제3도에 도시된 회로와 유사하게 구성된 본 발명의 제2실시예에 따른 랫치회로를 나타낸 것으로, 이 회로에서는 상기 제1실시예에서의 노아게이트(12)대신에 낸드게이트(42)를 사용하고 있고, 스위칭 P챈널 트랜지스터(P12) 대신에 N챈널 트랜지스터(N42)를 사용면서 이 트랜지스터(N42)를 출력노드와 접지단자(VSS)사이에 접속시켜 주고 있다. 또 클럭신호(

G)가 트랜지스터(N42)의 게이트에 공급될뿐만 아니라 플립플롭회로 (44)에 구성된 클럭제어인버터(45)의 스위칭트랜지스터(P44)의 게이트에도 공급되고 있고, 상기 낸드게이트(42)의 출력은 트랜지스터(P41,N41)의 게이트에 공급될 뿐만 아니라 클럭제어인버터(45)에 구성된 스위칭트랜지스터(N44)의 게이트에도 공급되고 있다.

여기서, 제5도에 도시된 랫치회로의 동작을 설명한다.

첫째로 클럭신호(

G)가하이레벨일 때 로우레벨의입력신호(Vin)가 공급되는 경우를 가정하면, 낸드게이트(42)의 출력노드 ,

가 하이레벨로 되는 결과 트랜지스터(N41,N42)가 턴온되는 반면 트랜지스터(P41)가 턴오프되므로 노드,

가 로우레벨로 된다. 이에 따라 인버터(46)의 트랜지스터(P45,N45)가 각각 턴온, 턴오프되어 노드

가 하이레벨로 되고, 클럭제어인버터(45)의 트랜지스터(P43,P44)가 턴오프되는 반면 트랜지스터(N43,N44)가 턴온되어 노드,

가 로우레벨로 된다.

둘째로, 입력신호(Vin)가 로우레벨로 유지되면서 클럭신호(

G)가 로우레벨로 되는 경우 낸드게이트(42)의 노드,

가 하이레벨로 유지되므로 트랜지스터(N41,P41)가 각각 턴온, 턴오프로 유지되는 한편 트랜지스터(N42)가 턴오프되며, 스위칭트랜지스터(P44)가 온상태되어 있는 한편 스위칭트랜지스터(N44)가 턴온되므로 클럭제어인버터(45)가 상기 첫째상태의 데이터를 보유할 수 있게 되는데, 이는 상기 첫째상태에서 노드

가 하이레벨로 되어 트랜지스터(P43,N43)가 각각 오프, 온되고, 이때 스위칭트랜지스터(N44)가 트랜지스터(P44)에 의해 턴온될 때 노드,

가 로우레벨로 되기 때문이다.

셋째로, 클럭펄스(

G)가 하이레벨일 때 하이레벨의 입력신호(Vin)가 인가되는 경우를 가정하면, 낸드게이트(42)의 출력노드,

가 로우레벨로 강하되어 트랜지스터(P41,N42)가 턴온되는 반면 트랜지스터(N41)가 턴오프되므로 노드,

가 하이레벨로 된다. 이 결과 인버터(46)의 트랜지스터(P45,N45)가 각각 턴오프, 턴온되어 노드

가 로울레벨로 되고, 이때 클럭제어인버터(45)는 트랜지스터(P43)가 턴온되면서 트랜지스터(P44,N43,N44)가 턴오프되므로 디저블상태로 된다.

넷째로, 입력신호(Vin)가 하이레벨로 유지되는 동안 클럭신호(ΦG)가 로우레벨로 되는 경우 낸드게이트(42)의 출력노드,

가 하이레벨로 상승되어 트랜지스터(N41)가 턴온되는 반면 트랜지스터(P41,N42)가 턴오프되고, 스위칭트랜지스터(P44,N44)가 턴온되기 때문에 클럭제어인버터(45)가 상기 셋째상태의 데이터를 보유하도록 이네이블되는데, 이는 상기 셋째상태에서 노드

가 로우레벨이므로 트랜지스터(P43,N43)가 각각 온, 오프되고, 이때 스위칭트랜지스터(P44,N44)가 턴온되는 경우 노드,

가 하이레베로 된기 때문이다.

이상에서 알 수 있는 바와 같이 제5도에 도시된 회로는 클럭신호(

G)의 하강엣지에 응답해서 입력신호(Vin)를 보유하게 되는 랫치회로이고, 상기 클럭신호(

G)와 입력신호(Vin) 및 노드,

,

에서의 전위관계를 나타내는 타이밍도가 제6도에 도시되어 있으며, 또한 이 제5도에 도시된 회로는 노드,

에서 하이임피던스상태를 취하지 않게 되므로 제3도에 도시된 회로의 동작에서 처럼 높은 신뢰성을 제공할 수 있게 된다.

제7도에는 제3도와 제5도에 도시된 랫치회로를 종속접속시켜 줌으로써 구성되는 1비트 시프트레지스터가 도시되어 있고 제8도에는 상기 제7도에 도시된 회로에 대한 타이밍도가 도시되어 있는바, 그 동작에 대해 설명하자면 이 시프트레지스터는 클럭신호(

G)의 하강엣지에서 입력신호데이터(Vin)를 읽어 마스터 랫치회로(70)의 노드 ⓑ에 전송시켜 주고, 이때 슬레이브랫치회로(70)는 전상태의 데이터를 보유하고 있게된다. 이어, 클럭신호(

G)가 하이레벨로 되는 경우 랫치회로(70)의 데이터가 랫치회로 (80)에 인가되므로 그 데이터가 노드 ⓗ에 나타나게 되고, 이때 마스터랫치회로(70)는 전상태의 데이터를 보유하고 있게 된다.

상기한 동작은 고속으로 수행되어 수행되어 입력데이터가 순서대로 전송되어지게 되고, 또 제7도에 도시된 시프트 레지스터에 의하면 데이터의 전송이 단일 위상의 클럭신호에 의해 실행될 수 있게 되어 칩상의 클럭발생회로용으로 필요한 패턴영역을 상당히 축소시켜 줄 수 있게 된다.

그리고, 본 발명의 변형은 여러 가지 방식으로 실현할 수 있는 바, 즉 제9도에 나타낸 바와 같이 제3도의 랫치회로만을 사용해서 시프트레지스터를 구성할 수도 있고, 이와 유사하게 제5도의 랫치회로만을 사용해서 제10도에 도시된 바와 같이 시프트레지스터를 형성시켜 줄 수 있다. 이러한 변형실시예의 경우에는 마스터부와 슬레이브부에 대해 이상(異相)클럭신호 예컨대 역극성의 클럭신호가 필요하게 된지만, 상기한 바와 같이 각 랫치회로의 출력노드가 하이임피던스상태를 취하지 않게 되므로 높은 신뢰성의 동작을 얻을 수 있게된다.

또, 상기 실시예에서는 스위칭트랜지스터가 모두 출력노드측에 제공되고 있지만, 이와 달리 이들 트랜지스터를 전원공급단자측에 제공해 줄 수도 있고, 또 비록 예컨대 제3도에서 스위칭트랜지스터(p14,N14)가 반전트랜지스터 (P13,N13)사이에 접속되어 있지만 반전트랜지스터를 스위칭트랜지스터사이에 제공해 줄 수도 있다.

상기한 바와 같이 본 발명은 클럭인버터의 출력노드가 하이임피던스상태를 취하는 것을 방지해 줄 수 있으면서 단일위상의 클럭신호에 의해 데이터전송을 실행할 수 있게 되므로 간단하게 구성되면서, 고속으로 동작되더라도 높은 신뢰성을 갖는 반도체 집적회로를 제공할 수 있게 된다.

Claims

제어클럭신호와 입력신호를 각각 인가받돌고접속된 제1, 제2입력을 갖추고 있는 논리회로와, 제1전원공급단자와 제1노드사이에 직렬로 접속되면서 상기 논리회로의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 l제1트랜지스터와 제어클럭신호를 인가받도록 연결된 게이틀를 갖추고 있는 제1도전형의 제2트랜지스터, 제1노드와 제2전원공급단자 사이에 접속되면서 논리회로의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제3트랜지스터, 상기 제1노드에 접속된 제2노드와 상기 제1전원공급단자사이에 직렬로 접속되면서 상기 논리회로의 출력신호를 인가받도록 연결된 게이트를 갖추고 잇는 제1도전형의 제4트랜지스터와 제3노드에 연결된 게이트를 갖추고 있는 제1도전형의 제5트랜지스터, 상기 제2전원공급단자와 상기 제2노드상이에 직렬로 접속되면서 클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제6트랜지스터와 상기 제3노드에 연결된 게이트를 갖추고 있는 제2도 전형의 제7트랜지스터, 상기 제3노드와 상기 제1전원공급단자 사이에 접속되면서 상기 제2노드에 접속된 게이트를 갖추고 있는 제 1도전형의 제8트랜지스터, 상기 제3노드와 상기 제2전원공급단자 사이에 접속되면서 상기 제2노드에 접속된 게이트를 갖추고 있는 제2도전형의 제9트랜지스터로 구성되어, 최소한 상기 제2노드와 상기와 제3노드중 최소한 어느 하나의 노드에서부터 출력신호를 얻도록 되어 있는 것을 특징으로 하는 반도체집적회로.
제1항에 있어서, 상기 논리회로는 노아게이트인 것을 특징으로 하는 반도체집적회로.
제1항에 있어서, 상기 논리회로는 낸드게이트인 것을 특징으로 하는 반도체집적회로.
제1 및 제2랫치회로로 구성되면서, 상기 제1랫치회로는 제어클럭신호와 입력신호를 각각 인가받도록 접속된 제1, 제2입력을 갖추고 있는 노아게이트와, 제1전원공급단자와 제1노드사이에 직렬로 접속되면서, 상기 노아게이트의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제1트랜지스터와 제어클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제2트랜지스터, 상기 제1노드와 제2전원공급단자사이에 접속되면서 상기 노아게이트의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제3트랜지스터, 상기 제1노드에 접속된 제2노드와 상기 제1전원공급단자사이에 직렬로 접속되면서 상기 노아게이트의 출력신호를 인가받돌고 연결된 게이트를 갖추고 있는 제1도전형의 제4트랜지스터와 제3노드에 연결된 게이트를 갖추고 있는 제1도전형의 제5트랜지스터, 상기 제2전원공급단자와 상기 제2노드상이에 직렬로 접속되면서 클럭선호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제6트랜지스터와 상기 제3노드에 연결된 게이터를 갖추고 있는 제2도전형의 제7트랜지스터, 상기 제3노드와 상기 제1전원공급단자사이에 접속되면서 상기 제2노드에 접속된 게이트를 갖추고 있는 제1도전형의 제8트랜지스터, 상기 제3노드와 상기 제2전원공급단자사이에 접속되면서 상기 제2노드에 접속된 게이트를 갖추고 있는 제2도전형의 제9트랜지스터로 구성되어, 최소한 상기 제2노드와 제3노드중 어느 하나의 노드에서 출력신호를 취하게 되어 있고, 상기 제2랫치회로는 제어클럭신호와 입력신호를 각각 인가받도록 접속된 제1,제2입력을 갖추고 있는 낸드게이트와, 제1전원공급단자와 제1노드사이에 직렬로 접속되면서 상기 낸드게이트의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제1트랜지스터와 제어클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제2트랜지스터, 상기 제1노드와 제2전원공급단자사이에 접속되면서 상기 낸드게이트의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제3트랜지스터, 상기 제1노드에 접속된 제2노드와 상기 제1전원공급단자사이에 직렬로 접속되면서 상기 낸드게이트의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제4트랜지스터와 제3노드에 연결된 게이트를 갖추고 있는 제2도전형이 제5트랜지스터, 상기 제1전원공급단자와 상기 제2노드사이에 직렬로 접속되면서 클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제6트랜지스터와 상기 제3노드에 연결된 게이트를 갖추고 있는 제1도전형의 제7트랜지스터, 상기 제3노드와 상기 제1전원공급단자 사이에 접속되면서 상기 제2노드에 접속된 게이트를 갖추고 있는 제1도형의 제8트랜지스터, 상기 제3노드와 상기 제2전원공급단자사이에 접속되면서 상기 제2노드에 접속된 게이트를 갖추고 있는 제2도전형의 제9트랜지스터로 구성되어, 최소한 상기 제2노드와 상기 제3노드중 어느 하나에서 출력신호를 취하도록 되어 있으며, 상기 제1, 제2랫치회로는 제1비트 시프트레지스터를 형성하도록 종속접속되고, 상기 제1, 제2랫치회로중 어느 하나의 출력신호는 다른 랫치회로의 입력신호로서 이용되며, 상기 형식의 1비프 시프트레지스터는 소정수만큼 종속접속되고, 입력신호를 시프트시켜 주도록 상기 노아게이트와 상기 낸드게이트에는 일정한 반복비를 갖는 동일한 클럭신호가 공급되는 것을 특징으로 하는 반도체집적회로.
시프트레지스터를 형성하도록 종속접속된 짝수의 랫치회로를 포함하여 구성되고, 상기 각 랫치회로는 제어클럭신호와 입력신호를 각각 인가받도록 접속된 제1, 제2입력신호를 갖추고 있는 논리회로와, 제1전원공급단자와 제1노드사이에 직렬로 접속되면서 상기 논리회로의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제1트랜지스터와 제어클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제2트랜지스터, 상기 제1노드와 상기 제2전원공급단자 사이에 접속되면서 논리회로의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제 3트랜지스터, 상기 제1노드에 접속된 제2노드와 상기 제1전원공급단자 사이에 직렬로 접속되면서 상기 논리회로의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제4트랜지스터와 제3노드에 연결된 게이트를 갖추고 있는 제1도전형의 제5트랜지스터, 상기 제2전원공급단자와 상기 제2노드사이에 직렬로 접속되면서 클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제6트랜지스터와 상기 제3노드에 연결된 게이터를 갖추고 있는 제2도전형의 제7트랜지스터, 상기 제3노드와 상기 제1전원공급단자사이에 접속되면서 상기 제2노드에 접속된 게이트를 갖추고 있는 제1도전형의 제8트랜지스터, 상기 제3노도와 상기 제2전원공급단자사이에 접속되면서 상기 제2노드에 접속된 게이트를 갖추고 있는 제2도전형의 제9트랜지스터로 구성되며, 상기 제2노드와 제3노드중 어느 하나에서 출력신호를 얻게되고, 상기 각 우수번째 랫치회로의 논리회에는 일정한 반복비를 갖는 제1클럭신호가 공급되면서, 각 기수번째 랫치회로의 논리회로에는 제1클럭신호에 대해 소정의 위상차를 갖는 제2클럭신호가 공급되며, 입력신호는 제1,제2클럭신호에 의해 시프트되게 되어 있는 것을 특징으로 하는 반도체집적회로.
제5항에 있어서, 상기 논리회로는 노아게이트인 것을 특징으로 하는 반도체집적회로.
제5항에 있어서, 상기 논리회로는 낸드게이트인 것을 특징으로 하는 반도체집적회로.