JPS63304494A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63304494A JPS63304494A JP62139405A JP13940587A JPS63304494A JP S63304494 A JPS63304494 A JP S63304494A JP 62139405 A JP62139405 A JP 62139405A JP 13940587 A JP13940587 A JP 13940587A JP S63304494 A JPS63304494 A JP S63304494A
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000007257 malfunction Effects 0.000 abstract description 5
- 230000015654 memory Effects 0.000 abstract description 5
- 241000272168 Laridae Species 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000010363 phase shift Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Logic Circuits (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体集積回路に関し、特にメモリの出力段
に設けられるラッチ回路やシフトレジスタ回路として使
用される半導体集積回路に関する。
に設けられるラッチ回路やシフトレジスタ回路として使
用される半導体集積回路に関する。
（従来の技術）
近年、特殊用途向けをねらった専用メモリの開発が活発
化しているが、特にテレビやビデオ等の画像処理分野で
は大容量で低コストのＤＲＡＭが特に注目されている。
化しているが、特にテレビやビデオ等の画像処理分野で
は大容量で低コストのＤＲＡＭが特に注目されている。
従来、ＤＲＡＭを画像用に使用する場合には、データの
読み書きのために並列−直列変換する回路を外付けにし
なければならなかった。しかし、最近ではチップ内部に
シフトレジスタを内臓させ、ＲＡＭから並列にデータを
読み出してシフトレジスタに移し、このシフトレジスタ
から外部へデータを高速転送する構成のＤＲＡＭが出現
している。
読み書きのために並列−直列変換する回路を外付けにし
なければならなかった。しかし、最近ではチップ内部に
シフトレジスタを内臓させ、ＲＡＭから並列にデータを
読み出してシフトレジスタに移し、このシフトレジスタ
から外部へデータを高速転送する構成のＤＲＡＭが出現
している。
画像用メモリに要求される動作速度はサイクル時間が数
ｉ ０ｎｓ程度と高速であるため、その出力段に設けら
れるシフトレジスタは高速動作が可能でしかも動作の信
頼性の高いものが要求される。
ｉ ０ｎｓ程度と高速であるため、その出力段に設けら
れるシフトレジスタは高速動作が可能でしかも動作の信
頼性の高いものが要求される。
第９図は従来使用されているシフトレジスタである。
このシフトレジスタは、ソース電極を貢源電圧Ｖｃｃに
接続したＰチャンネルＭＯ８トランジスタＰ９１と、ソ
ース電極を接地電圧Ｖｓｓに接続したＮチャネルＭＯＳ
トランジスタＮ９１のゲート電極同士をそれぞれ接続し
たＣＭＯＳインバータ回路と、そのそれぞれのドレイン
電極間にスイッチ用ＭＯＳトランジスタＰ９２及びＮ９
２を設けたいわゆるクロックド・インバータ回路と称す
る回路９１に対してインバータ回路９５とクロックド・
インバータ回路９４とから成るフリップフロップ回路９
３を接続してラッチ回路９０を構成し、このラッチ回路
を２段直列接続することで構成されたものである。
接続したＰチャンネルＭＯ８トランジスタＰ９１と、ソ
ース電極を接地電圧Ｖｓｓに接続したＮチャネルＭＯＳ
トランジスタＮ９１のゲート電極同士をそれぞれ接続し
たＣＭＯＳインバータ回路と、そのそれぞれのドレイン
電極間にスイッチ用ＭＯＳトランジスタＰ９２及びＮ９
２を設けたいわゆるクロックド・インバータ回路と称す
る回路９１に対してインバータ回路９５とクロックド・
インバータ回路９４とから成るフリップフロップ回路９
３を接続してラッチ回路９０を構成し、このラッチ回路
を２段直列接続することで構成されたものである。
前段回路９０をマスタ一部、後段回路１００をスレーブ
部と称する。
部と称する。
そして、マスタ一部９０のクロックド・インバータ回路
９１のスイッチ用ＭＯＳトランジスタＰ９２のゲート電
極にクロックパルスアを、Ｎ９２にその逆穫性のパルス
φを与え、フリップフロップ回路９３のクロックド・イ
ンバータ回路９４のスイッチ用ＭＯＳトランジスタｐ９
４のゲート電極にクロックパルスφを、Ｎ９４に７を与
える。
９１のスイッチ用ＭＯＳトランジスタＰ９２のゲート電
極にクロックパルスアを、Ｎ９２にその逆穫性のパルス
φを与え、フリップフロップ回路９３のクロックド・イ
ンバータ回路９４のスイッチ用ＭＯＳトランジスタｐ９
４のゲート電極にクロックパルスφを、Ｎ９４に７を与
える。
一方、スレーブ部１００のクロックド・インバータ回路
１０１のスイッチ用ＭＯＳトランジスタＰ１０２のゲー
ト電極にφ、Ｎ１０２に７を与え、フリップフロップ回
路１０３のクロックド・インバータ回路１０４のスイッ
チ用Ｍ ＯＳ ｌ−ランジスタＰ１０４のゲート電極に
１を、Ｎ１０４にφを与える。
１０１のスイッチ用ＭＯＳトランジスタＰ１０２のゲー
ト電極にφ、Ｎ１０２に７を与え、フリップフロップ回
路１０３のクロックド・インバータ回路１０４のスイッ
チ用Ｍ ＯＳ ｌ−ランジスタＰ１０４のゲート電極に
１を、Ｎ１０４にφを与える。
このように互いに逆相のクロックφ、１で動作制（財）
されるクロックド・インバータ回路を用いて構成したシ
フトレジスタの動作を以下に説明する。
されるクロックド・インバータ回路を用いて構成したシ
フトレジスタの動作を以下に説明する。
まず第１の状態すなわちクロック１が低レベル（ＯＶ）
、φが高レベル（５■）の時には、マスタ一部９０のク
ロックド・インバータ回路９１のスイッチ用ＭＯ８トラ
ンジスタＰ９２、Ｎ９２が同時にオンし、ＣＭＯＳイン
バータ回路がインバータ動作し、入力信号Ｖｉｎを反転
且つ遅延してノードｆまで出力する。この時、フリップ
フロップ回路９３のスイッチ用ＭＯＳトランジスタＰ９
４、Ｎ９４は共にオフしている。
、φが高レベル（５■）の時には、マスタ一部９０のク
ロックド・インバータ回路９１のスイッチ用ＭＯ８トラ
ンジスタＰ９２、Ｎ９２が同時にオンし、ＣＭＯＳイン
バータ回路がインバータ動作し、入力信号Ｖｉｎを反転
且つ遅延してノードｆまで出力する。この時、フリップ
フロップ回路９３のスイッチ用ＭＯＳトランジスタＰ９
４、Ｎ９４は共にオフしている。
また、スレーブ部１００のスイッチ用ＭＯＳトランジス
タＰ１０２ 、Ｎ１０２は共にオフしていて、ノードｆ
の出力を取込むことはしない。フリップフロップ回路１
０３のスイッチ用ＭＯＳトランジスタＰ １０４ 、Ｎ
１０４は共にオンしていて前の状態のデータをラッチ
している。
タＰ１０２ 、Ｎ１０２は共にオフしていて、ノードｆ
の出力を取込むことはしない。フリップフロップ回路１
０３のスイッチ用ＭＯＳトランジスタＰ １０４ 、Ｎ
１０４は共にオンしていて前の状態のデータをラッチ
している。
第２の状態すなわち１が低レベルから８レベルへ、φが
高レベルら低レベルとなった時には、マスタ一部９０で
はスイッチ用ＭＯＳトランジスタＰ９２、Ｎ９２が共に
オフする。これと同時に、フリップフロップ回路９３の
スイッチ用ＭＯＳトランジスタＰ９４、Ｎ９４がオンし
、今まで記憶してしたデータをラッチし続ける。さらに
、スレーブ部１００では、スイッチ用ＭＯＳトランジス
タＰ１０２、Ｎ１０２が共にオンし、ノードｆのデータ
を取込みこれを出力端子ＯＵＴに出力する。
高レベルら低レベルとなった時には、マスタ一部９０で
はスイッチ用ＭＯＳトランジスタＰ９２、Ｎ９２が共に
オフする。これと同時に、フリップフロップ回路９３の
スイッチ用ＭＯＳトランジスタＰ９４、Ｎ９４がオンし
、今まで記憶してしたデータをラッチし続ける。さらに
、スレーブ部１００では、スイッチ用ＭＯＳトランジス
タＰ１０２、Ｎ１０２が共にオンし、ノードｆのデータ
を取込みこれを出力端子ＯＵＴに出力する。
次に第３の状態つまり１が高レベル、φが低レベルとな
った時には、マスタ一部９０のフリップフロップ回路９
３が働いていて、記憶しているデータを保持し続けてい
る。スイッチ用ＭＯＳトランジスタＰ９２、Ｎ９２は共
にオフしているため入力信号Ｖｉｎが変化しても出力信
号ｖｏｕｔは変化しない。
った時には、マスタ一部９０のフリップフロップ回路９
３が働いていて、記憶しているデータを保持し続けてい
る。スイッチ用ＭＯＳトランジスタＰ９２、Ｎ９２は共
にオフしているため入力信号Ｖｉｎが変化しても出力信
号ｖｏｕｔは変化しない。
第４の状態つまり１が高レベルから低レベルへ、φが低
レベルから高レベルとなる時には、スレーブ部１００で
はスイッチ用ＭＯＳトランジスタＰ １０２ 、Ｎ １
０２が共にオフすると同時にフリップフロップ回路１０
３のスイッチ用ＭＯＳトランジスタＰ１０４ 、Ｎ１０
４が共にオンし、フリップフロップ回路１０３が働いて
データをラッチする。このデータは、第３の時点でマス
タ一部９０に記憶されていたものであり、新しいデータ
ではないため出力信号ＶＯｕｔには変化がない。さらに
、マスタ一部９０ではスイッチ用ＭＯＳトランジスタＰ
９２、Ｎ９２が共にオンし、またフリップフロップ回路
９３のスイッチ用ＭＯ８ｔ−ランジスタＰ９４、Ｎ９４
が共にオフするため、新しい入力信号Ｖｉｎが取込まれ
る。
レベルから高レベルとなる時には、スレーブ部１００で
はスイッチ用ＭＯＳトランジスタＰ １０２ 、Ｎ １
０２が共にオフすると同時にフリップフロップ回路１０
３のスイッチ用ＭＯＳトランジスタＰ１０４ 、Ｎ１０
４が共にオンし、フリップフロップ回路１０３が働いて
データをラッチする。このデータは、第３の時点でマス
タ一部９０に記憶されていたものであり、新しいデータ
ではないため出力信号ＶＯｕｔには変化がない。さらに
、マスタ一部９０ではスイッチ用ＭＯＳトランジスタＰ
９２、Ｎ９２が共にオンし、またフリップフロップ回路
９３のスイッチ用ＭＯ８ｔ−ランジスタＰ９４、Ｎ９４
が共にオフするため、新しい入力信号Ｖｉｎが取込まれ
る。
すなわち、このシフトレジスタにあっては、出力信号Ｖ
Ｏｕｔは前記第２の過渡状態においてその時点における
入力信号ｖｉｎの値となり、そして次に再び第２の状態
が起きるまでその値を保持するようになっている。
Ｏｕｔは前記第２の過渡状態においてその時点における
入力信号ｖｉｎの値となり、そして次に再び第２の状態
が起きるまでその値を保持するようになっている。
このような動作が確実に行われるためには常に完全に逆
極性となる２つのクロックφ、アが必要であるが、この
ようなりロックを発生させることは難しく、また発生さ
せると回路構成が複雑化してチップ面積の増大を招くこ
とになる。また、外部信号で完全に逆極性のクロックを
入力したとしてもそれで直接内部回路を駆動することは
できず、チップ内部で外部信号と同期をとった信号を作
り、その信号をインバータを通し、それと逆相の信号を
作らなければならない。ざらに、実際のクロックは、駆
動する回路のゲート容量や配線容量、または配線抵抗の
ため立上がりおよび立下りに伝搬遅延が生じる。この伝
搬遅延時間は、前記容量や抵抗等の負荷の大きさや、電
源電圧Ｖｃｃによって大きく変動する。
極性となる２つのクロックφ、アが必要であるが、この
ようなりロックを発生させることは難しく、また発生さ
せると回路構成が複雑化してチップ面積の増大を招くこ
とになる。また、外部信号で完全に逆極性のクロックを
入力したとしてもそれで直接内部回路を駆動することは
できず、チップ内部で外部信号と同期をとった信号を作
り、その信号をインバータを通し、それと逆相の信号を
作らなければならない。ざらに、実際のクロックは、駆
動する回路のゲート容量や配線容量、または配線抵抗の
ため立上がりおよび立下りに伝搬遅延が生じる。この伝
搬遅延時間は、前記容量や抵抗等の負荷の大きさや、電
源電圧Ｖｃｃによって大きく変動する。
したがって、クロック波形の伝搬遅延時間が長くなった
り、２つのクロック間のタイミングがずれた場合、入力
データを出力している状態から出力データ保持状態への
過渡状態でクロックド・インバータ回路の動作特有の高
インピーダンス状態が発生し、場合によっては出力デー
タが反転して誤動作する危険がある。
り、２つのクロック間のタイミングがずれた場合、入力
データを出力している状態から出力データ保持状態への
過渡状態でクロックド・インバータ回路の動作特有の高
インピーダンス状態が発生し、場合によっては出力デー
タが反転して誤動作する危険がある。
この状態を以下に具体的に説明する。第９図のマスタ一
部９０でまず入力ＩＮに低レベルの入力信号Ｖ１ｎが入
力し、７が低レベル、φが高レベルであるとする。この
時、クロックド・インバータ回路９１のＭＯＳトランジ
スタＰ９１、Ｐ９２、Ｎ９２がオン、Ｎ９１がオフして
いるので、ノードａは高レベルとなる。また、フリップ
フロップ回路９３のクロックド・インバータ回路９４は
、Ｐ９４、Ｎ９４がオフしているため動かず、出力ノー
ドｆは低レベルとなり、入力ＩＮのデータが出力する。
部９０でまず入力ＩＮに低レベルの入力信号Ｖ１ｎが入
力し、７が低レベル、φが高レベルであるとする。この
時、クロックド・インバータ回路９１のＭＯＳトランジ
スタＰ９１、Ｐ９２、Ｎ９２がオン、Ｎ９１がオフして
いるので、ノードａは高レベルとなる。また、フリップ
フロップ回路９３のクロックド・インバータ回路９４は
、Ｐ９４、Ｎ９４がオフしているため動かず、出力ノー
ドｆは低レベルとなり、入力ＩＮのデータが出力する。
次に、入力ＩＮにはそのまま低レベルの入力信号ｖｉｎ
が入力し、ア、φが共に高レベルになったとする。この
時、クロックド・インバータ回路９１のＭＯＳトランジ
スタＰ９１、Ｎ９２がオン、Ｐ９２、Ｎ９１がオフし、
またフリップフロップ回路９３のクロックド・インバー
タ回路９４のＭＯＳトランジスタＰ９３、Ｎ９４がオン
、Ｐ９４、Ｎ９３がオフする。よって、クロックド・イ
ンバータ回路９１．９４は共にインバータ動作せず、そ
の出力ノードａは高インピーダンス状態となる。
が入力し、ア、φが共に高レベルになったとする。この
時、クロックド・インバータ回路９１のＭＯＳトランジ
スタＰ９１、Ｎ９２がオン、Ｐ９２、Ｎ９１がオフし、
またフリップフロップ回路９３のクロックド・インバー
タ回路９４のＭＯＳトランジスタＰ９３、Ｎ９４がオン
、Ｐ９４、Ｎ９３がオフする。よって、クロックド・イ
ンバータ回路９１．９４は共にインバータ動作せず、そ
の出力ノードａは高インピーダンス状態となる。
この時、ノードａの電位は最初は前の状態の高レベルと
なっているが、Ｍｏ３ トランジスタＮ９２、Ｎ９４、
Ｎ９５がオンしているため、ノードｃ、ｅ側へ電位が抜
け、ａの電位が低下する。この電位低下が大きいとＭＯ
ＳトランジスタＰ９５． Ｎ９３がオンし、Ｐ９３．
Ｎ９５がオフしてしまいノードｆのデータが反転してし
まう。
なっているが、Ｍｏ３ トランジスタＮ９２、Ｎ９４、
Ｎ９５がオンしているため、ノードｃ、ｅ側へ電位が抜
け、ａの電位が低下する。この電位低下が大きいとＭＯ
ＳトランジスタＰ９５． Ｎ９３がオンし、Ｐ９３．
Ｎ９５がオフしてしまいノードｆのデータが反転してし
まう。
他方、入力ＩＮに高レベルの入力信号Ｖｉｎが入力し、
アが低レベル、φが高レベルであるとする。
アが低レベル、φが高レベルであるとする。
この時、クロックド・インバータ回路９１のＭＯＳトラ
ンジスタＰ９２． Ｎ９２． Ｎ９１がオンし、Ｐ９１
はオフしているので、ノードａは低レベルとなる。
ンジスタＰ９２． Ｎ９２． Ｎ９１がオンし、Ｐ９１
はオフしているので、ノードａは低レベルとなる。
またフリップフロップ回路９３のクロックド・インバー
タ回路９４はＰ９３． Ｐ９４． Ｎ９４がオフ、Ｎ９
３がオンしているため働かず、出力ノードｆは高レベル
となり入力ＩＮのデータが出力される。
タ回路９４はＰ９３． Ｐ９４． Ｎ９４がオフ、Ｎ９
３がオンしているため働かず、出力ノードｆは高レベル
となり入力ＩＮのデータが出力される。
次に入力ＩＮにはそのまま高レベルの入力信号Ｖｉｎが
入力し、１．φが共に低レベルとなったとする。この時
、クロックド・インバータ回路９１のＭＯＳトランジス
タＰ９２． Ｎ９１がオン、Ｐ９１゜Ｎ９２がオフし、
またフリップフロップ回路９３のクロックド・インバー
タ回路９４のＭＯＳトランジスタＰ９４． Ｎ９３がオ
ンし、Ｐ９３．Ｎ９４がオフする。
入力し、１．φが共に低レベルとなったとする。この時
、クロックド・インバータ回路９１のＭＯＳトランジス
タＰ９２． Ｎ９１がオン、Ｐ９１゜Ｎ９２がオフし、
またフリップフロップ回路９３のクロックド・インバー
タ回路９４のＭＯＳトランジスタＰ９４． Ｎ９３がオ
ンし、Ｐ９３．Ｎ９４がオフする。
よって、クロックド・インバータ回路９１と９４は共に
インバータ動作せず、その出力ノードａは高インピーダ
ンス状態となる。
インバータ動作せず、その出力ノードａは高インピーダ
ンス状態となる。
この時、ノードａの電位は最初は前の状態の低レベルと
なっているが、ＭｏＳトランジスタＰ９２゜Ｐ９４がオ
ンしているため、ノードｂ、 ｄｉ電位が高いレベルに
あるとａの電位が上昇する。この電位上昇が大きいとＭ
ｏＳトランジスタＰ ９３． Ｎ ９５がオン、Ｎ９３
． Ｐ９５がオフしてしまい、ノードｆのデータが反転
してしまう。
なっているが、ＭｏＳトランジスタＰ９２゜Ｐ９４がオ
ンしているため、ノードｂ、 ｄｉ電位が高いレベルに
あるとａの電位が上昇する。この電位上昇が大きいとＭ
ｏＳトランジスタＰ ９３． Ｎ ９５がオン、Ｎ９３
． Ｐ９５がオフしてしまい、ノードｆのデータが反転
してしまう。
このように、従来の回路では互いに逆相のクロックφと
７間の位相のずれによりクロックド・インバータ回路の
出力ノードが高インピーダンス状態となり、これにより
誤動作が引起こされる。高速動作のために高いクロック
周波数が必要となる場合にはクロックφ、１間の位相の
ずれが発生し易くなるので、前述のような構成のシフト
レジスタを画像用メモリ等の出力段に設けるとその動作
の信頼性が問題となる。
７間の位相のずれによりクロックド・インバータ回路の
出力ノードが高インピーダンス状態となり、これにより
誤動作が引起こされる。高速動作のために高いクロック
周波数が必要となる場合にはクロックφ、１間の位相の
ずれが発生し易くなるので、前述のような構成のシフト
レジスタを画像用メモリ等の出力段に設けるとその動作
の信頼性が問題となる。
（発明が解決しようとする問題点）
この発明は前記ような点に鑑みなされたもので、従来で
はクロック信号間の位相のずれによりクロックド・イン
バータ回路の出力端が高インピーダンス状態に成り、こ
れによって特に高速動作時には回路の誤動作が引起こさ
れ易かった点を改善し、高速動作においても信頼性の高
い動作が（１られる半導体集積回路を提供することを目
的とする。
はクロック信号間の位相のずれによりクロックド・イン
バータ回路の出力端が高インピーダンス状態に成り、こ
れによって特に高速動作時には回路の誤動作が引起こさ
れ易かった点を改善し、高速動作においても信頼性の高
い動作が（１られる半導体集積回路を提供することを目
的とする。
［発明の構成］
〈問題点を解決するための手段）
この発明による半導体集積回路にあっては、一方の入力
に制器クロックが供給され、他方の入力に入力信号が供
給される論理回路と、第１の電源電位供給端子と第１の
ノードとの間に直列接続され、一方のゲートには前記論
理回路の出力が供給され、他方のゲートには前記制御り
Ｏツクが供給される第１導電型の第１及び第２のトラン
ジスタと、前記第１のノードと第２の電源電位供給端子
との間に接続され、ゲートに前記論理回路の出力が供給
される第２導電型の第３のトランジスタと、前記第１の
ノードに接続された第２のメートと前記第１の電源電位
供給端子との間に直列接続され、一方のゲートに前記論
理回路の出力が供給され、他方のゲートには第３のノー
ドが結合される第１導電型の第４および第５のトランジ
スタと、前記第２０ノードと前記第２の電源電位供給端
子との間に直列接続され、一方のゲートに前記制御クロ
ックが供給され、他方のゲートには前記第３のノードが
結合される第２８電型の第６および第７のトランジスタ
と、前記第１の電源電位供給端子と前記第３のノードと
の間に接続され、ゲートが前記第２のノードに結合され
る第１導電型の第８のトランジスタと、前記第３のノー
ドと前記第２の電源電位供給端子との間に接続され、ゲ
ートが前記第２のノードに結合された第２導電型の第９
のトランジスタとを具備し、前記第２のノードまたは第
３のノードから出力信号を取出す如く構成したものであ
る。
に制器クロックが供給され、他方の入力に入力信号が供
給される論理回路と、第１の電源電位供給端子と第１の
ノードとの間に直列接続され、一方のゲートには前記論
理回路の出力が供給され、他方のゲートには前記制御り
Ｏツクが供給される第１導電型の第１及び第２のトラン
ジスタと、前記第１のノードと第２の電源電位供給端子
との間に接続され、ゲートに前記論理回路の出力が供給
される第２導電型の第３のトランジスタと、前記第１の
ノードに接続された第２のメートと前記第１の電源電位
供給端子との間に直列接続され、一方のゲートに前記論
理回路の出力が供給され、他方のゲートには第３のノー
ドが結合される第１導電型の第４および第５のトランジ
スタと、前記第２０ノードと前記第２の電源電位供給端
子との間に直列接続され、一方のゲートに前記制御クロ
ックが供給され、他方のゲートには前記第３のノードが
結合される第２８電型の第６および第７のトランジスタ
と、前記第１の電源電位供給端子と前記第３のノードと
の間に接続され、ゲートが前記第２のノードに結合され
る第１導電型の第８のトランジスタと、前記第３のノー
ドと前記第２の電源電位供給端子との間に接続され、ゲ
ートが前記第２のノードに結合された第２導電型の第９
のトランジスタとを具備し、前記第２のノードまたは第
３のノードから出力信号を取出す如く構成したものであ
る。
（作用）
前記構成の半導体集積回路にあっては、前記第１および
第３のノードが常に高または低レベルとなり、高インピ
ーダンス状態にはならないので、出力信号の誤った電位
変化を抑えることができ安定した出力信号が得られる。
第３のノードが常に高または低レベルとなり、高インピ
ーダンス状態にはならないので、出力信号の誤った電位
変化を抑えることができ安定した出力信号が得られる。
また、１相の制御クロックで動作制御できるため、複雑
なりロック発生回路を設けることなく容易に信頼性の高
い回路動作が得られる。
なりロック発生回路を設けることなく容易に信頼性の高
い回路動作が得られる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明の一実施例に係る半導体集積回路であ
り、単一のクロックでラッチ動作をｉｌｌ ｍできるよ
うにすると共に、りＯラクト・インバータ回路の高イン
ピーダンス状態を防止できるようにしたラッチ回路の構
成例である。
り、単一のクロックでラッチ動作をｉｌｌ ｍできるよ
うにすると共に、りＯラクト・インバータ回路の高イン
ピーダンス状態を防止できるようにしたラッチ回路の構
成例である。
このラッチ回路は、従来逆相のクロックφ、１で制御さ
れていたフリップフロップ回路のりＯラクト・インバー
タ回路をいわゆる３値論理回路１１のゲート出力でυ１
即している。この回路１１は、一方の入力にクロックφ
６が供給され他方の入力に入力信号Ｖｊｎが供給される
ＮＯＲゲート１２と、電源ＶＣＣ端子と出力ノード間に
直列接続されたＰチャネル型ＭｏＳトランジスタＰ１１
． ＰＩ３と、その出力ノードと接地Ｖｓｓ端子間に接
続されたＮチャネル型ＭＯＳトランジスタＮ１１とによ
り構成されており、トランジスタｐＨ，Ｎｉｌの各ゲー
トにはＮＯＲゲート１２の出力が供給され、トランジス
タＰ１２のゲートにはクロックφＧが供給される。フリ
ップフロップ回路１４は第９図の従来の回路と同様の構
成であるが、そのクロックド・インバータ回路１５のス
イッチ用ＰチャネルＭＯＳトランジスタＰ＋４のゲート
にはＮＯＲゲート１２の出力が供給され、またスイッチ
用ＮチャネルＭＯ３ｌ−ランジスタＩ＼１４のゲートに
はタロツクφ。が供給される。
れていたフリップフロップ回路のりＯラクト・インバー
タ回路をいわゆる３値論理回路１１のゲート出力でυ１
即している。この回路１１は、一方の入力にクロックφ
６が供給され他方の入力に入力信号Ｖｊｎが供給される
ＮＯＲゲート１２と、電源ＶＣＣ端子と出力ノード間に
直列接続されたＰチャネル型ＭｏＳトランジスタＰ１１
． ＰＩ３と、その出力ノードと接地Ｖｓｓ端子間に接
続されたＮチャネル型ＭＯＳトランジスタＮ１１とによ
り構成されており、トランジスタｐＨ，Ｎｉｌの各ゲー
トにはＮＯＲゲート１２の出力が供給され、トランジス
タＰ１２のゲートにはクロックφＧが供給される。フリ
ップフロップ回路１４は第９図の従来の回路と同様の構
成であるが、そのクロックド・インバータ回路１５のス
イッチ用ＰチャネルＭＯＳトランジスタＰ＋４のゲート
にはＮＯＲゲート１２の出力が供給され、またスイッチ
用ＮチャネルＭＯ３ｌ−ランジスタＩ＼１４のゲートに
はタロツクφ。が供給される。
次にこのように構成されるラッチ回路の動作を説明する
。
。
第１にφ。が低レベル時に低レベルの入力信号Ｖｉｎが
ＮＯＲゲート１２に入力したとする。この時、ＮＯＲゲ
ート１２の出力ノードＡは高レベルとなり、トランジス
タＰ１２． Ｎ１１がオンし、Ｐｌｌがオフする。この
ため、ノードＢは低レベルとなる。よってインバータ１
６のＭＯＳトランジスタＰ１５がオン、Ｎ１５がオフし
、ノードＣが高レベルとなる。また、クロックド・イン
バータ回路１５はＭＯＳトランジスタＰ１３． ＰＩ３
． Ｎ１４がオフし、Ｎ１３がオンするので働いていな
い。
ＮＯＲゲート１２に入力したとする。この時、ＮＯＲゲ
ート１２の出力ノードＡは高レベルとなり、トランジス
タＰ１２． Ｎ１１がオンし、Ｐｌｌがオフする。この
ため、ノードＢは低レベルとなる。よってインバータ１
６のＭＯＳトランジスタＰ１５がオン、Ｎ１５がオフし
、ノードＣが高レベルとなる。また、クロックド・イン
バータ回路１５はＭＯＳトランジスタＰ１３． ＰＩ３
． Ｎ１４がオフし、Ｎ１３がオンするので働いていな
い。
第２に入力信号Ｖｉｎが低レベルのままで、クロックφ
Ｇが高レベル時には、ＮＯＲゲート１２の出力ノードＡ
は低レベルとなり、ＭＯＳトランジスタＰ１１がオン、
ＰＩ３． Ｎ１１がオフし、またクロックド・インバー
タ回路１５のスイッチ用ＭＯ３ｌ−ランジスタＰ１４．
Ｎ１．ｉがオンするため、このクロックド・インバー
タ回路が動作し、第１の時のデータをラッチする。これ
は、第１の詩にはノードＣが高レベルであるため、クロ
ックド・インバータ回路１５のＭＯＳトランジスタＰ１
３がオフ、Ｎ１３がオンしていて、スイッチ用ＭｏＳト
ランジスタＰ１４． Ｎ１４がオンするとノードＢは低
レベルとなるためである。
Ｇが高レベル時には、ＮＯＲゲート１２の出力ノードＡ
は低レベルとなり、ＭＯＳトランジスタＰ１１がオン、
ＰＩ３． Ｎ１１がオフし、またクロックド・インバー
タ回路１５のスイッチ用ＭＯ３ｌ−ランジスタＰ１４．
Ｎ１．ｉがオンするため、このクロックド・インバー
タ回路が動作し、第１の時のデータをラッチする。これ
は、第１の詩にはノードＣが高レベルであるため、クロ
ックド・インバータ回路１５のＭＯＳトランジスタＰ１
３がオフ、Ｎ１３がオンしていて、スイッチ用ＭｏＳト
ランジスタＰ１４． Ｎ１４がオンするとノードＢは低
レベルとなるためである。
第３にφＧが低レベルの時に高レベルの入力信号Ｖｉｎ
がＮＯＲゲート１２に入力したとする。この時、ＮＯＲ
ゲート１２の出力ノードＡは低レベルとなり、ＭＯＳト
ランジスタｐＨ，ＰＩ３がオン、Ｎｉ＋がオフし、ノー
ドＢは高レベルとなる。よってインバータ１６のＭＯＳ
トランジスタＰ１５がオフ、Ｎ１５がオンし、ノードＣ
が低レベルとなる。また、クロックド・インバータ回路
１５のＭＯＳトランジスタｐ１３． ＰＩ３がオンし、
Ｎ１３．Ｎ１４がオフするのでノードＢは高レベルのま
まである。
がＮＯＲゲート１２に入力したとする。この時、ＮＯＲ
ゲート１２の出力ノードＡは低レベルとなり、ＭＯＳト
ランジスタｐＨ，ＰＩ３がオン、Ｎｉ＋がオフし、ノー
ドＢは高レベルとなる。よってインバータ１６のＭＯＳ
トランジスタＰ１５がオフ、Ｎ１５がオンし、ノードＣ
が低レベルとなる。また、クロックド・インバータ回路
１５のＭＯＳトランジスタｐ１３． ＰＩ３がオンし、
Ｎ１３．Ｎ１４がオフするのでノードＢは高レベルのま
まである。
第４に入力信号Ｖｉｎが高レベルのままで、φ。
が高レベルの時、ＮＯＲゲート１２の出力ノードＡは低
レベルとなり、ＭＯＳトランジスタｐＨがオン、ＰＩ３
． Ｎ１１がオフし、またクロックド・インバータ回路
１５のスイッチ用ＭＯＩ−ランジスタＰ１４゜Ｎ１４が
オンするため、このクロックド・インバータが動作し、
第３の時のデータをラッチする。これは、第３の時ノー
ドＣが低レベルであるため、クロックド・インバータ回
路１５のＭＯＳトランジスタＰ１３がオン、Ｎ１３がオ
フしていて、スイッチ用ＭｏＳトランジスタＰ１４．
Ｎ１４がオンするとノードＢは高レベルとなるためであ
る。
レベルとなり、ＭＯＳトランジスタｐＨがオン、ＰＩ３
． Ｎ１１がオフし、またクロックド・インバータ回路
１５のスイッチ用ＭＯＩ−ランジスタＰ１４゜Ｎ１４が
オンするため、このクロックド・インバータが動作し、
第３の時のデータをラッチする。これは、第３の時ノー
ドＣが低レベルであるため、クロックド・インバータ回
路１５のＭＯＳトランジスタＰ１３がオン、Ｎ１３がオ
フしていて、スイッチ用ＭｏＳトランジスタＰ１４．
Ｎ１４がオンするとノードＢは高レベルとなるためであ
る。
第２図にクロックφＧのタイミングおよび各ノードの電
位レベルを示す。
位レベルを示す。
このようにこの発明の回路では、出力ノードＢは常に低
レベルあるいは高レベルに決定されており、従来回路の
ような高インピーダンス状態になることはない。従って
、出力の電位が安定して信頼性の高い回路が得られる。
レベルあるいは高レベルに決定されており、従来回路の
ような高インピーダンス状態になることはない。従って
、出力の電位が安定して信頼性の高い回路が得られる。
また、単一のクロックφ。のみで動作を制御できるため
、クロック発生のために複雑な回路を設けることなく高
速動作での高い信頼性を得ることができる。
、クロック発生のために複雑な回路を設けることなく高
速動作での高い信頼性を得ることができる。
第３図はラッチ回路の第２の実施例を示すもので、この
ラッチ回路は第１図の回路とほぼ同様の構成であるが、
この回路では第１図のＮＯＲゲートの代わりにＮＡＮＤ
ゲート４２を設けると共に、スイッチ用のＰチャネルＭ
ＯＳトランジスタＰ１２の代わりにＮチャネルＭＯＳト
ランジスタＮ４２を出力ノードと接地端子Ｖｓｓ間に挿
入している。そして、フリツプフロツプ回路４４のクロ
ックド・インバータ回路４５のスイッチ用ＰチャネルＭ
ＯＳトランジスタＰ４４のゲートにはＭＯＳトランジス
タＮ４２と同じくクロックφＧが供給され、またクロッ
クド・インバータ回路４５のスイッチ用ＮチャネルＭＯ
ＳトランジスタＮ４４のゲートにはＭＯＳトランジスタ
Ｐ４１．Ｎ４１と同じ＜ＮＡＮＤゲート４２の出力が供
給される。
ラッチ回路は第１図の回路とほぼ同様の構成であるが、
この回路では第１図のＮＯＲゲートの代わりにＮＡＮＤ
ゲート４２を設けると共に、スイッチ用のＰチャネルＭ
ＯＳトランジスタＰ１２の代わりにＮチャネルＭＯＳト
ランジスタＮ４２を出力ノードと接地端子Ｖｓｓ間に挿
入している。そして、フリツプフロツプ回路４４のクロ
ックド・インバータ回路４５のスイッチ用ＰチャネルＭ
ＯＳトランジスタＰ４４のゲートにはＭＯＳトランジス
タＮ４２と同じくクロックφＧが供給され、またクロッ
クド・インバータ回路４５のスイッチ用ＮチャネルＭＯ
ＳトランジスタＮ４４のゲートにはＭＯＳトランジスタ
Ｐ４１．Ｎ４１と同じ＜ＮＡＮＤゲート４２の出力が供
給される。
次に第３図のラッチ回路の動作を説明する。
第１にφＧが高レベルの時に低レベルの入力信号■１ｎ
が入力したとする。この時、ＮＡＮＤゲート４２の出力
ノードＧは高レベルとなり、ＭＯＳトランジスタＮ４１
．Ｎ４２がオン、Ｐｄ２がオフし、ノードＨは低レベル
となる。よってインバータ４６のＭＯＳトランジスタＰ
４５がオン、Ｎ４５がオフし、ノードＩが高レベルとな
る。また、クロックド・インバータ回路４５はＭＯＳト
ランジスタＰ４３゜Ｐ４４がオフ、Ｎ４３．Ｎ４４がオ
ンするので、ノードＨは低レベルとなる。
が入力したとする。この時、ＮＡＮＤゲート４２の出力
ノードＧは高レベルとなり、ＭＯＳトランジスタＮ４１
．Ｎ４２がオン、Ｐｄ２がオフし、ノードＨは低レベル
となる。よってインバータ４６のＭＯＳトランジスタＰ
４５がオン、Ｎ４５がオフし、ノードＩが高レベルとな
る。また、クロックド・インバータ回路４５はＭＯＳト
ランジスタＰ４３゜Ｐ４４がオフ、Ｎ４３．Ｎ４４がオ
ンするので、ノードＨは低レベルとなる。
第２に入力信号Ｖｉｎが低レベルのままで、φＧが低レ
ベルの時には、ＮＡＮＤゲート４２の出力ノードＧは高
レベルとなり、ＭｏＳトランジスタＮ４１がオン、Ｐｄ
２． Ｎ４２がオフし、またクロックド・インバータ回
路４５のスイッチ用ＭＯ８ｌ−ランジスタＰ４４． Ｎ
４４が共にオンするため、このクロックド・インバータ
回路が動作し、第１の時のデータをラッチする。これは
、第１の時にノードＩが高レベルであるため、クロック
ド・インバータ回路４５のＭＯＳトランジスタＰ４３が
オフ、Ｎ４３がオンしていて、スイッチ用ＭＯＳトラン
ジスタｐ４４． Ｎ４４がオンするとノードＨは低レベ
ルとなるためである。
ベルの時には、ＮＡＮＤゲート４２の出力ノードＧは高
レベルとなり、ＭｏＳトランジスタＮ４１がオン、Ｐｄ
２． Ｎ４２がオフし、またクロックド・インバータ回
路４５のスイッチ用ＭＯ８ｌ−ランジスタＰ４４． Ｎ
４４が共にオンするため、このクロックド・インバータ
回路が動作し、第１の時のデータをラッチする。これは
、第１の時にノードＩが高レベルであるため、クロック
ド・インバータ回路４５のＭＯＳトランジスタＰ４３が
オフ、Ｎ４３がオンしていて、スイッチ用ＭＯＳトラン
ジスタｐ４４． Ｎ４４がオンするとノードＨは低レベ
ルとなるためである。
第３にφ０が高レベルの時、高レベルの入力信号Ｖ１ｎ
が入力したとする。この時、ＮＡＮＤゲート４２の出力
ノードＧは低レベルとなり、ＭＯＳトランジスタＰ４１
． Ｎ４２がオン、Ｎ４１がオフし、ノ−ドＨは高レベ
ルとなる。よってインバータ４６のＭｏ８ Ｉ−ランジ
スタＰ４５オフ、Ｎ４５がオンし、ノードＩは低レベル
となる。またＭＯＳトランジスタＰ４３がオン、Ｐ ４
４． Ｎ ４３． Ｎ ４４がオフするので、クロック
ド・インバータ回路４５は働いていない。
が入力したとする。この時、ＮＡＮＤゲート４２の出力
ノードＧは低レベルとなり、ＭＯＳトランジスタＰ４１
． Ｎ４２がオン、Ｎ４１がオフし、ノ−ドＨは高レベ
ルとなる。よってインバータ４６のＭｏ８ Ｉ−ランジ
スタＰ４５オフ、Ｎ４５がオンし、ノードＩは低レベル
となる。またＭＯＳトランジスタＰ４３がオン、Ｐ ４
４． Ｎ ４３． Ｎ ４４がオフするので、クロック
ド・インバータ回路４５は働いていない。
第４に入力信号Ｖｉｎが高レベルのままで、φ０が低レ
ベルの時には、ＮＡＮＤ回路４２の出力ノードＧは高レ
ベルとなり、ＭＯＳトランジスタＮ４１がオン、Ｐ４１
． Ｎ４２がオフし、またクロックド・インバータ回路
４５のスイッチ用ＭｏＳトランジスタＰ４４． Ｎ４４
がオンするため、このクロックド・インバータ回路が動
作し、第３の時のデータをラッチする。これは、第３の
時にノード■が低レベルであるため、クロックド・イン
バータ回路４５のＭＯＳトランジスタＰ４３がオン、Ｎ
ｄ３がオフしていて、スイッチ用ＭＯＳトランジスタＰ
４４． Ｎ４４がオンするとノードＨは高レベルとなる
ためである。
ベルの時には、ＮＡＮＤ回路４２の出力ノードＧは高レ
ベルとなり、ＭＯＳトランジスタＮ４１がオン、Ｐ４１
． Ｎ４２がオフし、またクロックド・インバータ回路
４５のスイッチ用ＭｏＳトランジスタＰ４４． Ｎ４４
がオンするため、このクロックド・インバータ回路が動
作し、第３の時のデータをラッチする。これは、第３の
時にノード■が低レベルであるため、クロックド・イン
バータ回路４５のＭＯＳトランジスタＰ４３がオン、Ｎ
ｄ３がオフしていて、スイッチ用ＭＯＳトランジスタＰ
４４． Ｎ４４がオンするとノードＨは高レベルとなる
ためである。
したがって、第３図はクロックφ。の立下りで入力信号
Ｖｉｎをラッチするラッチ回路であり、クロックφＧの
タイミングと各ノード電位との関係は第４図のタイミン
グチャートのようになる。このラッチ回路においても、
ノードＨが高インピーダンス状態になることはないので
、第１図と同様に高い動作信頼性を得ることができる。
Ｖｉｎをラッチするラッチ回路であり、クロックφＧの
タイミングと各ノード電位との関係は第４図のタイミン
グチャートのようになる。このラッチ回路においても、
ノードＨが高インピーダンス状態になることはないので
、第１図と同様に高い動作信頼性を得ることができる。
第５図は第１図のラッチ回路と第３図のラッチ回路とを
直列接続して１ビットシフトレジスタを構成した例であ
り、第６図にはそのクロックドφＧと各出力ノード電位
と関係が示されている。
直列接続して１ビットシフトレジスタを構成した例であ
り、第６図にはそのクロックドφＧと各出力ノード電位
と関係が示されている。
すなわち、このシフトレジスタでは、クロックφＧの立
下りエツジで入力信号■ｉｎのデータを取込み、マスタ
一部となるラッチ回路７０のノードｂまでデータを転送
する。この時、スレーブ部となるラッチ回路８０では前
の状態のデータをラッチしている。次にクロックφ。が
立上がると、ラッチ回路７０のデータがラッチ回路８０
に取込まれ、その出力ノードｈに出力される。この時、
マスタ一部すなわちラッチ回路７０では前の状態のデー
タをラッチしている。以上のような動作が繰返し実行さ
れることによって入力データは順次遅延されて転送され
る。第５図のシフトレジスタにおいては、クロック１相
によりデータの転送を制御できるので、そのクロック発
生用の回路のパターン面積を大幅に削減することが可能
となる。
下りエツジで入力信号■ｉｎのデータを取込み、マスタ
一部となるラッチ回路７０のノードｂまでデータを転送
する。この時、スレーブ部となるラッチ回路８０では前
の状態のデータをラッチしている。次にクロックφ。が
立上がると、ラッチ回路７０のデータがラッチ回路８０
に取込まれ、その出力ノードｈに出力される。この時、
マスタ一部すなわちラッチ回路７０では前の状態のデー
タをラッチしている。以上のような動作が繰返し実行さ
れることによって入力データは順次遅延されて転送され
る。第５図のシフトレジスタにおいては、クロック１相
によりデータの転送を制御できるので、そのクロック発
生用の回路のパターン面積を大幅に削減することが可能
となる。
また、第７図および第８図にそれぞれ示すように、第１
図に示したラッチ回路だけでシフトレジスタを構成する
ことや、第２図に示したラッチ回路だけでシフトレジス
タを構成することも可能である。この場合には、マスタ
一部とスレーブ部に入力されるクロックには所定の位相
差を有するもの例えば互いに逆極性のものが必要となる
が、前述したように、ラッチ回路内の出力ノードが高イ
ンピーダンス状態になることはないので、従来に比し信
頼性の高い動作を得ることができる。
図に示したラッチ回路だけでシフトレジスタを構成する
ことや、第２図に示したラッチ回路だけでシフトレジス
タを構成することも可能である。この場合には、マスタ
一部とスレーブ部に入力されるクロックには所定の位相
差を有するもの例えば互いに逆極性のものが必要となる
が、前述したように、ラッチ回路内の出力ノードが高イ
ンピーダンス状態になることはないので、従来に比し信
頼性の高い動作を得ることができる。
尚、上記実施例ではスイッチ用ＭＯＳトランジスタは全
て出力ノード側に挿入したが、電源側に挿入することも
可能であることはもちろんである。
て出力ノード側に挿入したが、電源側に挿入することも
可能であることはもちろんである。
［発明の効果コ
以上のようにこの発明によれば、クロックドインバータ
回路の出力端が高インピーダンス状態になることを防ぐ
ことができると共に、１相クロツクで動作制御が可能と
なるので、簡単な構成で、しかも高速動作時でも誤動作
のない信頼性の高い半導体集積回路が得られるようにな
る。
回路の出力端が高インピーダンス状態になることを防ぐ
ことができると共に、１相クロツクで動作制御が可能と
なるので、簡単な構成で、しかも高速動作時でも誤動作
のない信頼性の高い半導体集積回路が得られるようにな
る。
第１図はこの発明の一実施例に係る半導体集積回路を説
明する回路図、第２図は第１図の半導体集積回路の動作
を説明するタイミングチャート、第３図はこの発明の第
２の実施例を説明する回路図、第４図は第３図の回路の
動作を説明するタイミングチャート、第５図は第１図の
回路と第３図の回路を組合わせて構成したシフトレジス
タを説明する回路図、第６図は第５図のシフトレジスタ
の動作を説明するタイミングチャート、第７図および第
８図はそれぞれシフトレジスタの他の構成例を説明する
回路図、第９図は従来の半導体集積回路を説明する回路
図、第１０図は第９図の回路の動作を説明するタイミン
グチャートである。 １２・・・ＮＯＲゲート、４２・・・ＮＡＮＤゲート、
ｐ１１〜ｐ１５． Ｐ４１〜Ｐ４５・−・ＰチャネルＭ
Ｏ８Ｉ−ランジスタ、Ｎ１１〜Ｎ１５． Ｎ４１〜Ｎ４
５・・・ＮチャネルＭＯＳトランジスタ。
明する回路図、第２図は第１図の半導体集積回路の動作
を説明するタイミングチャート、第３図はこの発明の第
２の実施例を説明する回路図、第４図は第３図の回路の
動作を説明するタイミングチャート、第５図は第１図の
回路と第３図の回路を組合わせて構成したシフトレジス
タを説明する回路図、第６図は第５図のシフトレジスタ
の動作を説明するタイミングチャート、第７図および第
８図はそれぞれシフトレジスタの他の構成例を説明する
回路図、第９図は従来の半導体集積回路を説明する回路
図、第１０図は第９図の回路の動作を説明するタイミン
グチャートである。 １２・・・ＮＯＲゲート、４２・・・ＮＡＮＤゲート、
ｐ１１〜ｐ１５． Ｐ４１〜Ｐ４５・−・ＰチャネルＭ
Ｏ８Ｉ−ランジスタ、Ｎ１１〜Ｎ１５． Ｎ４１〜Ｎ４
５・・・ＮチャネルＭＯＳトランジスタ。
Claims (7)
- （１）一方の入力に制御クロックが供給され、他方の入
力に入力信号が供給される論理回路と、第１の電源電位
供給端子と第１のノードとの間に直列接続され、一方の
ゲートには前記論理回路の出力が供給され、他方のゲー
トには前記制御クロックが供給される第１導電型の第１
及び第２のトランジスタと、 前記第１のノードと第２の電源電位供給端子との間に接
続され、ゲートに前記論理回路の出力が供給される第２
導電型の第３のトランジスタと、前記第１のノードに接
続された第２のノードと前記第１の電源電位供給端子と
の間に直列接線され、一方のゲートに前記論理回路の出
力が供給され、他方のゲートには第３のノードが結合さ
れる第１導電型の第４および第５のトランジスタと、前
記第２のノードと前記第２の電源電位供給端子との間に
直列接続され、一方のゲートに前記制御クロックが供給
され、他方のゲートには前記第３のノードが結合される
第２導電型の第６および第７のトランジスタと、 前記第１の電源電位供給端子と前記第３のノードとの間
に接続され、ゲートが前記第２のノードに結合される第
１導電型の第８のトランジスタと、 前記第３のノードと前記第２の電源電位供給端子との間
に接続され、ゲートが前記第２のノードに結合された第
２導電型の第９のトランジスタとを具備し、 前記第２のノードまたは第３のノードから出力信号を取
出す如く構成したことを特徴とする半導体集積回路。 - （２）前記論理回路はＮＯＲゲートであることを特徴と
する特許請求の範囲第１項記載の半導体集積回路。 - （３）前記論理回路はＮＡＮＤゲートであることを特徴
とする特許請求の範囲第１項記載の半導体集積回路。 - （４）第１および第２のラッチ回路を備え、この第１の
ラッチ回路は、 一方の入力に制御クロックが供給され、他方の入力に入
力信号が供給されるＮＯＲゲートと、第１の電源電位供
給端子と第１のノードとの間に直列接続され、一方のゲ
ートには前記ＮＯＲゲートの出力が供給され、他方のゲ
ートには前記制御クロックが供給される第１導電型の第
１及び第２のトランジスタと、 前記第１のノードと第２の電源電位供給端子との間に接
続され、ゲートに前記ＮＯＲゲートの出力が供給される
第２導電型の第３のトランジスタと、 前記第１のノードに接続された第２のノードと前記第１
の電源電位供給端子との間に直列接続され、一方のゲー
トに前記ＮＯＲゲートの出力が供給され、他方のゲート
には第３のノードが結合される第１導電型の第４および
第５のトランジスタと、 前記第２のノードと前記第２の電源電位供給端子との間
に直列接続され、一方のゲートに前記制御クロックが供
給され、他方のゲートには前記第３のノードが結合され
る第２導電型の第６および第７のトランジスタと、 前記第１の電源電位供給端子と前記第３のノードとの間
に接続され、ゲートが前記第２のノードに結合される第
１導電型の第８のトランジスタと、 前記第３のノードと前記第２の電源電位供給端子との間
に接続され、ゲートが前記第２のノードに結合された第
２導電型の第９のトランジスタとを具備し、前記第２の
ノードまたは第３のノードから出力信号を取出す如く構
成され、 第２のラッチ回路は、一方の入力に制御クロックが供給
され、他方の入力に入力信号が供給されるＮＡＮＤゲー
トと、 第２の電源電位供給端子と第１のノードとの間に直列接
続され、一方のゲートには前記 ＮＡＮＤゲートの出力が供給され、他方のゲートには前
記制御クロックが供給される第２導電型の第１及び第２
のトランジスタと、 前記第１のノードと第１の電源電位供給端子との間に接
続され、ゲートに前記ＮＡＮＤゲートの出力が供給され
る第１導電型の第３のトランジスタと、 前記第１のノードに接続された第２のノードと前記第２
の電源電位供給端子との間に直列接続され、一方のゲー
トに前記ＮＡＮＤゲートの出力が供給され、他方のゲー
トには第３のノードが結合される第２導電型の第４およ
び第５のトランジスタと、 前記第２のノードと前記第１の電源電位供給端子との間
に直列接続され、一方のゲートに前記制御クロックが供
給され、他方のゲートには前記第３のノードが結合され
る第１導電型の第６および第７のトランジスタと、 前記第１の電源電位供給端子と前記第３のノードとの間
に接続され、ゲートが前記第２のノードに結合される第
１導電型の第８のトランジスタと、 前記第３のノードと前記第２の電源電位供給端子との間
に接続され、ゲートが前記第２のノードに結合された第
２導電型の第９のトランジスタとを具備し、前記第２の
ノードまたは第３のノードから出力信号を取出す如く構
成され、 前記第１または第２のラッチ回路の一方の出力信号を他
方のラッチ回路の入力信号となるように第１のラッチ回
路と第２のラッチ回路とを接続して１ビットシフトレジ
スタを構成し、この１ビットシフトレジスタを所望する
ビット数だけ継続し、前記ＮＯＲゲートおよびＮＡＮＤ
ゲートに一定周期を有する同一の制御クロックを入力し
て入力信号をシフトすることを特徴とする半導体集積回
路。 - （５）一方の入力に制御クロックが供給され、他方の入
力に入力信号が供給される論理回路と、第１の電源電位
供給端子と第１のノードとの間に直列接続され、一方の
ゲートには前記論理回路の出力が供給され、他方のゲー
トには前記制御クロックが供給される第１導電型の第１
及び第２のトランジスタと、 前記第１のノードと第２の電源電位供給端子との間に接
続され、ゲートに前記論理回路の出力が供給される第２
導電型の第３のトランジスタと、前記第１のノードに接
続された第２のノードと前記第１の電源電位供給端子と
の間に直列接続され、一方のゲートに前記論理回路の出
力が供給され、他方のゲートには第３のノードが結合さ
れる第１導電型の第４および第５のトランジスタと、前
記第２のノードと前記第２の電源電位供給端子との間に
直列接続され、一方のゲートに前記制御クロックが供給
され、他方のゲートには前記第３のノードが結合される
第２導電型の第６および第７のトランジスタと、 前記第１の電源電位供給端子と前記第３のノードとの間
に接続され、ゲートが前記第２のノードに結合される第
１導電型の第８のトランジスタと、 前記第３のノードと前記第２の電源電位供給端子との間
に接続され、ゲートが前記第２のノードに結合された第
２導電型の第９のトランジスタとを具備し、前記第２の
ノードまたは第３のノードから出力信号を取出す如く構
成されたラッチ回路を偶数個接続してシフトレジスタを
構成し、偶数番目のラッチ回路の論理回路には一定周期
を有する第１の制御クロックを入力し、奇数番目のラッ
チ回路の論理回路には前記第１の制御クロックに対して
所定の位相差を有する第２の制御クロックを入力し、前
記第１および第２の制御クロックによつて入力信号をシ
フトすることを特徴とする半導体集積回路。 - （６）前記論理回路はＮＯＲゲートである特許請求の範
囲第５項記載の半導体集積回路。 - （７）前記論理回路はＮＡＮＤゲートである特許請求の
範囲第５項記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139405A JPS63304494A (ja) | 1987-06-03 | 1987-06-03 | 半導体集積回路 |
| US07/199,914 US4856034A (en) | 1987-06-03 | 1988-05-27 | Semiconductor integrated circuit |
| DE88108632T DE3884460T2 (de) | 1987-06-03 | 1988-05-30 | Intergrierte Halbleiterschaltung. |
| EP88108632A EP0293808B1 (en) | 1987-06-03 | 1988-05-30 | Semiconductor integrated circuit |
| KR1019880006679A KR910005975B1 (ko) | 1987-06-03 | 1988-06-03 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139405A JPS63304494A (ja) | 1987-06-03 | 1987-06-03 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63304494A true JPS63304494A (ja) | 1988-12-12 |
| JPH0580080B2 JPH0580080B2 (ja) | 1993-11-05 |
Family
ID=15244491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62139405A Granted JPS63304494A (ja) | 1987-06-03 | 1987-06-03 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4856034A (ja) |
| EP (1) | EP0293808B1 (ja) |
| JP (1) | JPS63304494A (ja) |
| KR (1) | KR910005975B1 (ja) |
| DE (1) | DE3884460T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0548401A (ja) * | 1991-08-21 | 1993-02-26 | Nec Ic Microcomput Syst Ltd | データラツチ回路 |
| JPH06204813A (ja) * | 1993-01-06 | 1994-07-22 | Nec Corp | 電界効果トランジスタ論理回路 |
| JP2012089223A (ja) * | 2010-09-23 | 2012-05-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198999A (en) * | 1988-09-12 | 1993-03-30 | Kabushiki Kaisha Toshiba | Serial input/output semiconductor memory including an output data latch circuit |
| US7342429B2 (en) * | 2003-09-11 | 2008-03-11 | International Business Machines Corporation | Programmable low-power high-frequency divider |
| KR100635500B1 (ko) * | 2005-05-24 | 2006-10-17 | 삼성에스디아이 주식회사 | 시프트 레지스터 및 이를 포함하는 유기 전계발광 표시장치 |
| CN104900210B (zh) * | 2015-06-30 | 2017-09-26 | 京东方科技集团股份有限公司 | 移位寄存器及其驱动方法、栅极驱动电路和显示装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5738996B2 (ja) * | 1973-03-20 | 1982-08-18 | ||
| SE383325B (sv) * | 1974-01-31 | 1976-03-08 | Stella Maskiners Forseljnings | Anordning vid ett hoj- och senkbart lyftorgan till lastfordon sasom truckar o.d. for fasthallning ovanifran av en av lyftorganet uppburen last |
| FR2272536B1 (ja) * | 1974-05-20 | 1978-02-03 | Tokyo Shibaura Electric Co | |
| JPS5158056A (en) * | 1974-11-18 | 1976-05-21 | Tokyo Shibaura Electric Co | N shinkauntakairo |
| US3979580A (en) * | 1975-04-15 | 1976-09-07 | The United States Of America As Represented By The Secretary Of The Navy | Function selector |
| JPS5673907A (en) * | 1979-11-21 | 1981-06-19 | Hitachi Ltd | Frequency divider |
-
1987
- 1987-06-03 JP JP62139405A patent/JPS63304494A/ja active Granted
-
1988
- 1988-05-27 US US07/199,914 patent/US4856034A/en not_active Expired - Lifetime
- 1988-05-30 EP EP88108632A patent/EP0293808B1/en not_active Expired - Lifetime
- 1988-05-30 DE DE88108632T patent/DE3884460T2/de not_active Expired - Fee Related
- 1988-06-03 KR KR1019880006679A patent/KR910005975B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH06204813A (ja) * | 1993-01-06 | 1994-07-22 | Nec Corp | 電界効果トランジスタ論理回路 |
| JP2012089223A (ja) * | 2010-09-23 | 2012-05-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0293808A2 (en) | 1988-12-07 |
| EP0293808A3 (en) | 1990-08-22 |
| DE3884460D1 (de) | 1993-11-04 |
| EP0293808B1 (en) | 1993-09-29 |
| KR910005975B1 (ko) | 1991-08-09 |
| JPH0580080B2 (ja) | 1993-11-05 |
| DE3884460T2 (de) | 1994-01-20 |
| US4856034A (en) | 1989-08-08 |
| KR890001104A (ko) | 1989-03-18 |
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