JPH0576120B2 - - Google Patents
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- JPH0576120B2 JPH0576120B2 JP62139406A JP13940687A JPH0576120B2 JP H0576120 B2 JPH0576120 B2 JP H0576120B2 JP 62139406 A JP62139406 A JP 62139406A JP 13940687 A JP13940687 A JP 13940687A JP H0576120 B2 JPH0576120 B2 JP H0576120B2
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- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 6
- 230000015654 memory Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体集積回路に関し、特に出力段
に設けられるラツチ回路やシフトレジスタとして
使用される半導体集積回路に関する。
に設けられるラツチ回路やシフトレジスタとして
使用される半導体集積回路に関する。
（従来の技術）
画像用メモリに要求される動作速度は、サイク
ル時間が数10ns程度と高速であり、データ出力用
のラツチ回路は高速動作が可能で信頼性の高いも
のが要求される。
ル時間が数10ns程度と高速であり、データ出力用
のラツチ回路は高速動作が可能で信頼性の高いも
のが要求される。
従来使用されているデータ出力用ラツチ回路を
第１１図に示す。このデータ出力用ラツチ回路に
は、クロツクド・インバータ回路１１に相補型イ
ンバータ１２とクロツクド・インバータ回路１３
より成るフリツプフロツプ回路１４を直列接続し
て成るラツチ回路部１０と、クロツクド・インバ
ータ回路２１に相補型インバータ２２とクロツク
ド・インバータ回路２３より成るフリツプフロツ
プ回路２４を直列接続して成るラツチ回路部２０
が設けられており、ラツチ回路部１０には入力信
号Vinが直接入力され、ラツチ回路部２０には反
転回路αを介して入力信号が入力される。ま
た、ラツチ回路部１０の出力端には、出力回路を
構成する負荷用ＮチヤネルMOSトランジスタの
ゲートが接続され、ラツチ回路部２０の出力端に
は駆動用ＮチヤネルMOSトランジスタのゲート
が接続される。
第１１図に示す。このデータ出力用ラツチ回路に
は、クロツクド・インバータ回路１１に相補型イ
ンバータ１２とクロツクド・インバータ回路１３
より成るフリツプフロツプ回路１４を直列接続し
て成るラツチ回路部１０と、クロツクド・インバ
ータ回路２１に相補型インバータ２２とクロツク
ド・インバータ回路２３より成るフリツプフロツ
プ回路２４を直列接続して成るラツチ回路部２０
が設けられており、ラツチ回路部１０には入力信
号Vinが直接入力され、ラツチ回路部２０には反
転回路αを介して入力信号が入力される。ま
た、ラツチ回路部１０の出力端には、出力回路を
構成する負荷用ＮチヤネルMOSトランジスタの
ゲートが接続され、ラツチ回路部２０の出力端に
は駆動用ＮチヤネルMOSトランジスタのゲート
が接続される。
ラツチ回路部１０または２０は具体的には第１
２図のように構成されるもので、クロツクド・イ
ンバータ回路１１のスイツチ用ＮチヤネルMOS
トランジスタTN２とクロツクド・インバータ回
路１３のスイツチ用ＰチヤネルMOSトランジス
タTP４のゲートにはクロツクφが供給され、ま
たクロツクド・インバータ回路１１のスイツチ用
ＰチヤネルMOSトランジスタTP２とクロツク
ド・インバータ回路１３のスイツチ用Ｎチヤネル
MOSトランジスタTN４のゲートにはクロツク
φが供給されている。
２図のように構成されるもので、クロツクド・イ
ンバータ回路１１のスイツチ用ＮチヤネルMOS
トランジスタTN２とクロツクド・インバータ回
路１３のスイツチ用ＰチヤネルMOSトランジス
タTP４のゲートにはクロツクφが供給され、ま
たクロツクド・インバータ回路１１のスイツチ用
ＰチヤネルMOSトランジスタTP２とクロツク
ド・インバータ回路１３のスイツチ用Ｎチヤネル
MOSトランジスタTN４のゲートにはクロツク
φが供給されている。
次に、このように構成される第１１図のデータ
出力用ラツチ回路の動作を説明する。
出力用ラツチ回路の動作を説明する。
第１に、クロツクφが“Ｈ”レベルでが
“Ｌ”レベルの時には、クロツクド・インバータ
回路１１，２１はインバータ動作し、入力信号
Vinは反転且つ遅延されて出力Ｑ，として出力
される。
“Ｌ”レベルの時には、クロツクド・インバータ
回路１１，２１はインバータ動作し、入力信号
Vinは反転且つ遅延されて出力Ｑ，として出力
される。
第２に、クロツクφが“Ｈ”から“Ｌ”レベル
へ、が“Ｌ”から“Ｈ”レベルになつた時に
は、クロツクド・インバータ回路１１，２１がオ
フし、１３，２３がインバータ動作し、今までの
記憶していたデータを保持する。
へ、が“Ｌ”から“Ｈ”レベルになつた時に
は、クロツクド・インバータ回路１１，２１がオ
フし、１３，２３がインバータ動作し、今までの
記憶していたデータを保持する。
第３に、クロツクφが“Ｌ”レベル、が
“Ｈ”レベルの時には、フリツプフロツプ回路１
４，２４が動作しているためデータを保持し続
け、クロツクド・インバータ回路１１，２１がオ
フしているため入力信号Vinが変化しても出力
Ｑ，は変化しない。
“Ｈ”レベルの時には、フリツプフロツプ回路１
４，２４が動作しているためデータを保持し続
け、クロツクド・インバータ回路１１，２１がオ
フしているため入力信号Vinが変化しても出力
Ｑ，は変化しない。
第４に、φが“Ｌ”から“Ｈ”レベルへ、が
“Ｈ”から“Ｌ”レベルとなつた時には、クロツ
クド・インバータ回路１３，２３がオフし、クロ
ツクド・インバータ回路１１，２１がインバータ
動作するので、新しい入力信号Vinが取込まれ、
その内容つまりデータがラツチ回路部１０，２０
の出力Ｑ，としてほぼ同時に出力される。第１
３図にそのタイミングチヤートを示す。
“Ｈ”から“Ｌ”レベルとなつた時には、クロツ
クド・インバータ回路１３，２３がオフし、クロ
ツクド・インバータ回路１１，２１がインバータ
動作するので、新しい入力信号Vinが取込まれ、
その内容つまりデータがラツチ回路部１０，２０
の出力Ｑ，としてほぼ同時に出力される。第１
３図にそのタイミングチヤートを示す。
このように、従来のラツチ回路はクロツクド・
インバータ回路を用いているため、これを制御す
るために互いに常に逆極性となるクロツクφ，
が必要となる。しかし、常に完全に逆極性となる
クロツクを発生することは難しく、信号をインバ
ータを通して逆相の信号を作らなければならな
い。したがつて、クロツク波形の伝搬遅延時間が
長くなつたり、クロツクのタイミングがずれた場
合に、入力信号を出力している状態から出力信号
の保持状態に移る過渡状態でクロツクド・インバ
ータ回路の動作特有の高インピーダンス状態が発
生し、場合によつては出力データが反転して誤動
作を招くことがある。
インバータ回路を用いているため、これを制御す
るために互いに常に逆極性となるクロツクφ，
が必要となる。しかし、常に完全に逆極性となる
クロツクを発生することは難しく、信号をインバ
ータを通して逆相の信号を作らなければならな
い。したがつて、クロツク波形の伝搬遅延時間が
長くなつたり、クロツクのタイミングがずれた場
合に、入力信号を出力している状態から出力信号
の保持状態に移る過渡状態でクロツクド・インバ
ータ回路の動作特有の高インピーダンス状態が発
生し、場合によつては出力データが反転して誤動
作を招くことがある。
この状態を以下に具体的に説明する。
第１２図において、入力信号Vinが“Ｈ”レベ
ル、クロツクφが“Ｈ”レベル、が“Ｌ”レベ
ルの時には、MOSトランジスタTN１，TN２，
TP２がオン、TP１，TP４，TN４がオフする
ので、ノードＡは“Ｌ”レベルとなり、TP５が
オンし、TN５がオフで出力Ｑには“Ｈ”レベル
が出力され、TP３がオフし、TN３がオンとな
る。
ル、クロツクφが“Ｈ”レベル、が“Ｌ”レベ
ルの時には、MOSトランジスタTN１，TN２，
TP２がオン、TP１，TP４，TN４がオフする
ので、ノードＡは“Ｌ”レベルとなり、TP５が
オンし、TN５がオフで出力Ｑには“Ｈ”レベル
が出力され、TP３がオフし、TN３がオンとな
る。
次に、入力信号Vinがそのまま“Ｈ”レベル
で、クロツクφ，が共に“Ｌ”レベルになつた
とすると、MOSトランジスタTP１，TP３，
TN２，TN４がオフ、TP２，TP４，TN１，
TN３がオン状態となるので、クロツクド・イン
バータ回路１１，１３は共に動作せず、ノードＡ
は高インピーダンス状態となる。この時、ノード
Ａの電位は最初は前の状態の“Ｌ”レベルとなつ
ているが、クロツクド・インバータ回路のTP２，
TP４がオンしているため、ノード１，ノード３
の電位が高いレベルにあるとその電位がノードＡ
に伝わり、ノードＡの電位が上昇する。この電位
上昇が大きいと、TP５がオフし、TN５がオン
してしまい出力Ｑの内容が反転してしまう。
で、クロツクφ，が共に“Ｌ”レベルになつた
とすると、MOSトランジスタTP１，TP３，
TN２，TN４がオフ、TP２，TP４，TN１，
TN３がオン状態となるので、クロツクド・イン
バータ回路１１，１３は共に動作せず、ノードＡ
は高インピーダンス状態となる。この時、ノード
Ａの電位は最初は前の状態の“Ｌ”レベルとなつ
ているが、クロツクド・インバータ回路のTP２，
TP４がオンしているため、ノード１，ノード３
の電位が高いレベルにあるとその電位がノードＡ
に伝わり、ノードＡの電位が上昇する。この電位
上昇が大きいと、TP５がオフし、TN５がオン
してしまい出力Ｑの内容が反転してしまう。
また、入力信号Vinが“Ｌ”レベル、クロツク
φが“Ｈ”レベル、が“Ｌ”レベルの時は、
MOSトランジスタTP１，TP２，TN２がオン
し、TN１，TN４，TP４がオフするので、ノー
ドＡは“Ｈ”レベルとなり、TP５がオフし、
TN５がオンとなり出力Ｑは“Ｌ”レベルが出力
され、TP３がオン、TN３がオフとなる。
φが“Ｈ”レベル、が“Ｌ”レベルの時は、
MOSトランジスタTP１，TP２，TN２がオン
し、TN１，TN４，TP４がオフするので、ノー
ドＡは“Ｈ”レベルとなり、TP５がオフし、
TN５がオンとなり出力Ｑは“Ｌ”レベルが出力
され、TP３がオン、TN３がオフとなる。
次に、入力信号Vinが“Ｌ”レベルのままで、
クロツクφ，が共に“Ｈ”レベルになつたとす
ると、MOSトランジスタTP１，TP３，TN２，
TN４がオンし、TP２，TP４，TN１，TN３
がオフ状態となるので、クロツクド・インバータ
回路１１，１３は共にインバータ動作せず、ノー
ドＡは高インピーダンス状態となる。この時、ノ
ードＡの電位は最初は前の状態の“Ｈ”レベルと
なつているが、TN２，TN４がオンしているた
め、ノード２、ノード４へ電位が抜け、ノードＡ
の電位が低下する。この電位低下が大きいと、
MOSトランジスタTP５がオン、TN５がオフし
てしまい、出力Ｑのデータが反転してしまう。
クロツクφ，が共に“Ｈ”レベルになつたとす
ると、MOSトランジスタTP１，TP３，TN２，
TN４がオンし、TP２，TP４，TN１，TN３
がオフ状態となるので、クロツクド・インバータ
回路１１，１３は共にインバータ動作せず、ノー
ドＡは高インピーダンス状態となる。この時、ノ
ードＡの電位は最初は前の状態の“Ｈ”レベルと
なつているが、TN２，TN４がオンしているた
め、ノード２、ノード４へ電位が抜け、ノードＡ
の電位が低下する。この電位低下が大きいと、
MOSトランジスタTP５がオン、TN５がオフし
てしまい、出力Ｑのデータが反転してしまう。
また、ラツチ回路部１０，２０の後段には第１
１図に示すように負荷用のＮチヤネルMOSトラ
ンジスタと駆動用のＮチヤネルMOSトランジス
タより成る出力回路が設けられ、それらのトラン
ジスタのゲートをラツチ回路部１０，２０の出力
でＱ，で制御しているので、前述のような出力
電位の変化があると負荷用トランジスタと駆動用
のトランジスタの双方がオンしている状態が起
り、電源端子間に貫通電流が流れてしまう。これ
により、高速動作時には特にその消費電力の増大
を招くと共に、電源電圧の変動を引起こす原因と
もなる。
１図に示すように負荷用のＮチヤネルMOSトラ
ンジスタと駆動用のＮチヤネルMOSトランジス
タより成る出力回路が設けられ、それらのトラン
ジスタのゲートをラツチ回路部１０，２０の出力
でＱ，で制御しているので、前述のような出力
電位の変化があると負荷用トランジスタと駆動用
のトランジスタの双方がオンしている状態が起
り、電源端子間に貫通電流が流れてしまう。これ
により、高速動作時には特にその消費電力の増大
を招くと共に、電源電圧の変動を引起こす原因と
もなる。
さらに、たとえφ，が完全に逆相であつたと
しても、Ｑ，のレベルの変化が同時に起こるた
め、この過渡期間での出力回路の貫通電流を防ぐ
ことはできない。特に、サイクルタイムの短いシ
リアルアクセスの必要な画像用メモリでは、これ
による消費電力の増大が無視できない。
しても、Ｑ，のレベルの変化が同時に起こるた
め、この過渡期間での出力回路の貫通電流を防ぐ
ことはできない。特に、サイクルタイムの短いシ
リアルアクセスの必要な画像用メモリでは、これ
による消費電力の増大が無視できない。
（発明が解決しようとする問題点）
この発明は前記のような点に鑑みなされたもの
で、従来のクロツクド・インバータ路の出力ノー
ドが高インピーダンス状態となる欠点を克服し、
且つ相補的出力の過渡変化を改善され、高速動作
時においても信頼性の高い動作が得られ、消費電
力の少ない半導体集積回路を提供することを目的
とする。
で、従来のクロツクド・インバータ路の出力ノー
ドが高インピーダンス状態となる欠点を克服し、
且つ相補的出力の過渡変化を改善され、高速動作
時においても信頼性の高い動作が得られ、消費電
力の少ない半導体集積回路を提供することを目的
とする。
［発明の構成］
（問題点を解決するための手段）
この発明による半導体集積回路にあつては、第
１の電源電位供給端子と第１のノードとの間に直
列接続され、一方のゲートに入力信号が供給さ
れ、他方のゲートが第１の信号出力端子に結合さ
れる第１導電型の第１および第２のトランジスタ
と、前記第１のノードと第２の電源電位供給端子
との間に直列接続され、一方のゲートに制御クロ
ツクが供給それ、他方のゲートに前記入力信号が
供給される第２導電型の第３および第４のトラン
ジスタと、前記第１のノードに接続された第２の
ノードと前記第１の電源電位供給端子との間に直
列接続され、一方のゲートが前記第１の信号出力
端子に結合され、他方のゲートに前記制御クロツ
クが供給される第１導電型の第５および第６のト
ランジスタと、前記第２のノードと前記第２の電
源電位供給端子との間に接続され、ゲートが前記
第１の信号出力端子に結合される第２導電型の第
７のトランジスタと、前記第１の信号出力端子に
接続された第３のノードと前記第１の電源電位供
給端子との間に直接接続され、前記第２のノード
に接続された第２の信号出力端子に一方のゲート
が結合され、他方のゲートに前記制御クロツクが
供給される第１導電型の第８および第９のトラン
ジスタと、前記第３のノードと前記第２の電源電
位供給端子との間に接続され、ゲートが前記第２
の信号出力端子に結合される第２導電型の第10の
トランジスタと、前記第３のノードに接続された
第４のノードと前記第１の電源電位供給端子との
間に直列接続され、一方のゲートに前記入力信号
の反転信号である第２の入力信号が供給され、他
方のゲートが前記第２の信号出力端子に結合され
る第１導電型の第11および第12のトランジスタ
と、前記第４のノードと前記第２の電源電位供給
端子と間に直列接続され、一方のゲートに前記制
御クロツクが供給され、他方のゲートに前記第２
の入力信号が供給される第２導電型の第13および
第14のトランジスタとを具備したものである。
１の電源電位供給端子と第１のノードとの間に直
列接続され、一方のゲートに入力信号が供給さ
れ、他方のゲートが第１の信号出力端子に結合さ
れる第１導電型の第１および第２のトランジスタ
と、前記第１のノードと第２の電源電位供給端子
との間に直列接続され、一方のゲートに制御クロ
ツクが供給それ、他方のゲートに前記入力信号が
供給される第２導電型の第３および第４のトラン
ジスタと、前記第１のノードに接続された第２の
ノードと前記第１の電源電位供給端子との間に直
列接続され、一方のゲートが前記第１の信号出力
端子に結合され、他方のゲートに前記制御クロツ
クが供給される第１導電型の第５および第６のト
ランジスタと、前記第２のノードと前記第２の電
源電位供給端子との間に接続され、ゲートが前記
第１の信号出力端子に結合される第２導電型の第
７のトランジスタと、前記第１の信号出力端子に
接続された第３のノードと前記第１の電源電位供
給端子との間に直接接続され、前記第２のノード
に接続された第２の信号出力端子に一方のゲート
が結合され、他方のゲートに前記制御クロツクが
供給される第１導電型の第８および第９のトラン
ジスタと、前記第３のノードと前記第２の電源電
位供給端子との間に接続され、ゲートが前記第２
の信号出力端子に結合される第２導電型の第10の
トランジスタと、前記第３のノードに接続された
第４のノードと前記第１の電源電位供給端子との
間に直列接続され、一方のゲートに前記入力信号
の反転信号である第２の入力信号が供給され、他
方のゲートが前記第２の信号出力端子に結合され
る第１導電型の第11および第12のトランジスタ
と、前記第４のノードと前記第２の電源電位供給
端子と間に直列接続され、一方のゲートに前記制
御クロツクが供給され、他方のゲートに前記第２
の入力信号が供給される第２導電型の第13および
第14のトランジスタとを具備したものである。
（作用）
前記構成の半導体集積回路にあつては、前記第
２および第３のノードが高インピーダンス状態に
なることがないので、出力信号の誤つた電位変化
を抑えることができ安定した出力信号が得られ、
且つ第１の信号出力端子と第２の信号出力端子と
の相補的出力が同時に第１の電源供給電位になる
ことがなく、これにより次段の電源端子間に流れ
る貫通電流を防止することが出来る。また、１相
の制御クロツクで動作制御できるため、複雑なク
ロツク発生回路を設けることなく容易に信頼性の
高い回路動作が得られる。
２および第３のノードが高インピーダンス状態に
なることがないので、出力信号の誤つた電位変化
を抑えることができ安定した出力信号が得られ、
且つ第１の信号出力端子と第２の信号出力端子と
の相補的出力が同時に第１の電源供給電位になる
ことがなく、これにより次段の電源端子間に流れ
る貫通電流を防止することが出来る。また、１相
の制御クロツクで動作制御できるため、複雑なク
ロツク発生回路を設けることなく容易に信頼性の
高い回路動作が得られる。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。
する。
第１図はこの発明の一実施例に係る半導体集積
回路であり、１相のクロツクでラツチ動作を制御
できるようにすると共に、クロツクド・インバー
タ回路の高インピーダンス状態を防止でき、且つ
相補的出力が同時に“Ｈ”レベルになることがな
いようにしたラツチ回路の構成例である。
回路であり、１相のクロツクでラツチ動作を制御
できるようにすると共に、クロツクド・インバー
タ回路の高インピーダンス状態を防止でき、且つ
相補的出力が同時に“Ｈ”レベルになることがな
いようにしたラツチ回路の構成例である。
このラツチ回路は第１の回路３０と第２の回路
４０とにより構成され、第１の回路３０は、電源
Vcc端子とノードＡとの間に直列接続されたＰチ
ヤネルMOSトランジスタTP１，TP２、および
ノードＡと接地Vss端子との間に直列接続された
ＮチヤネルMOSトランジスタTN２，TN１より
成るクロツクド・インバータ回路３１と、ノード
Ａに接続されたノードＢと電源Vcc端子との間に
直列接続されたＰチヤネルMOSトランジスタTP
３，TP４、およびノードＢと接地Vss端子との
間に接続されたＮチヤネルMOSトランジスタ
TN３より成る変形型のクロツクド・インバータ
回路３２とから構成されている。同様に、第２の
回路４０もクロツクド・インバータ回路４１と変
形型のクロツクド・インバータ回路４２とから構
成され、回路４２は電源Vcc端子とノードＣとの
間に直列接続されたＰチヤネルMOSトランジス
タTP５，TP６、およびノードＣと接地Vss端子
との間に接続されたＮチヤネルMOSトランジス
タTN４より構成され、また回路４１はノードＣ
に接続されたノードＤと電源Vcc端子との間に直
列接続されたＰチヤネルMOSトランジスタTP
７，TP８、およびノードＤと接地Vss端子との
間に接続されたＮチヤネルMOSトランジスタ
TN６，TN５より構成されている。
４０とにより構成され、第１の回路３０は、電源
Vcc端子とノードＡとの間に直列接続されたＰチ
ヤネルMOSトランジスタTP１，TP２、および
ノードＡと接地Vss端子との間に直列接続された
ＮチヤネルMOSトランジスタTN２，TN１より
成るクロツクド・インバータ回路３１と、ノード
Ａに接続されたノードＢと電源Vcc端子との間に
直列接続されたＰチヤネルMOSトランジスタTP
３，TP４、およびノードＢと接地Vss端子との
間に接続されたＮチヤネルMOSトランジスタ
TN３より成る変形型のクロツクド・インバータ
回路３２とから構成されている。同様に、第２の
回路４０もクロツクド・インバータ回路４１と変
形型のクロツクド・インバータ回路４２とから構
成され、回路４２は電源Vcc端子とノードＣとの
間に直列接続されたＰチヤネルMOSトランジス
タTP５，TP６、およびノードＣと接地Vss端子
との間に接続されたＮチヤネルMOSトランジス
タTN４より構成され、また回路４１はノードＣ
に接続されたノードＤと電源Vcc端子との間に直
列接続されたＰチヤネルMOSトランジスタTP
７，TP８、およびノードＤと接地Vss端子との
間に接続されたＮチヤネルMOSトランジスタ
TN６，TN５より構成されている。
第１の回路３０におけるクロツクド・インバー
タ回路３１のMOSトランジスタTP１およびTN
１のゲートには入力信号Vinが供給され、クロツ
クド・インバータ回路３１のもう１つのＮチヤネ
ルMOSトランジスタTN２、および回路３２の
ＰチヤネルMOSトランジスタTP４のゲートには
クロツクφが供給される。また、回路４０におけ
るクロツクド・インバータ回路４１のMOSトラ
ンジスタTP７，TN５のゲートには前記入力信
号Vinの反転信号が供給され、クロツクド・
インバータ回路４１のもう１つのＮチヤネル
MOSトランジスタTN６、および回路４２のＰ
チヤネルMOSトランジスタTP６のゲートにはク
ロツクφが供給される。そして、回路３２のノー
ドＢは回路４２のMOSトランジスタTP５、TN
４のゲート、および回路４１のMOSトランジス
タTP８のゲートに結合され、回路４２のノード
Ｃは、回路３２のMOSトランジスタTP３，TN
３のゲート、および回路３１のMOSトランジス
タTP２のゲートに結合される。ノードＣからは
第１の出力信号Ｑが取出され、ノードＢからはそ
の反転である第２の出力信号が取出される。
タ回路３１のMOSトランジスタTP１およびTN
１のゲートには入力信号Vinが供給され、クロツ
クド・インバータ回路３１のもう１つのＮチヤネ
ルMOSトランジスタTN２、および回路３２の
ＰチヤネルMOSトランジスタTP４のゲートには
クロツクφが供給される。また、回路４０におけ
るクロツクド・インバータ回路４１のMOSトラ
ンジスタTP７，TN５のゲートには前記入力信
号Vinの反転信号が供給され、クロツクド・
インバータ回路４１のもう１つのＮチヤネル
MOSトランジスタTN６、および回路４２のＰ
チヤネルMOSトランジスタTP６のゲートにはク
ロツクφが供給される。そして、回路３２のノー
ドＢは回路４２のMOSトランジスタTP５、TN
４のゲート、および回路４１のMOSトランジス
タTP８のゲートに結合され、回路４２のノード
Ｃは、回路３２のMOSトランジスタTP３，TN
３のゲート、および回路３１のMOSトランジス
タTP２のゲートに結合される。ノードＣからは
第１の出力信号Ｑが取出され、ノードＢからはそ
の反転である第２の出力信号が取出される。
次に、第２図のタイミングチヤートを参照して
第１図のラツチ回路の動作を説明する。
第１図のラツチ回路の動作を説明する。
第１に、クロツクφが“Ｈ”レベルで、入力信
号Vinを“Ｈ”レベルとした時には、MOSトラ
ンジスタTP１，TP２，TP３，TP４，TN５が
オフ、TP５，TP７，TP８，TN１，TN２，
TN３，TN６がオン状態であり、この時の出力
Ｑは“Ｈ”レベル、は“Ｌ”レベルである（第
２図におけるの状態）。
号Vinを“Ｈ”レベルとした時には、MOSトラ
ンジスタTP１，TP２，TP３，TP４，TN５が
オフ、TP５，TP７，TP８，TN１，TN２，
TN３，TN６がオン状態であり、この時の出力
Ｑは“Ｈ”レベル、は“Ｌ”レベルである（第
２図におけるの状態）。
第２に、クロツクφが“Ｈ”レベルから“Ｌ”
レベルに変わり、入力信号Vinはそのまま“Ｈ”
レベルの時には、MOSトランジスタTN２，TN
６がオフし、TP４，TP６がオンになり、クロツ
クド・インバータ回路３１がインバータ動作しな
くなり、変形型のクロツクド・インバータ回路３
２，４２がインバータ動作を始め、フリツプフロ
ツプを形成する（第２図におけるの状態）。
レベルに変わり、入力信号Vinはそのまま“Ｈ”
レベルの時には、MOSトランジスタTN２，TN
６がオフし、TP４，TP６がオンになり、クロツ
クド・インバータ回路３１がインバータ動作しな
くなり、変形型のクロツクド・インバータ回路３
２，４２がインバータ動作を始め、フリツプフロ
ツプを形成する（第２図におけるの状態）。
第３に、クロツクφが“Ｌ”レベルで、入力信
号Vinが“Ｈ”レベルから“Ｌ”レベルに変わつ
た時には、MOSトランジスタTP１，TN５がオ
ンし、TN１，TP７がオフとなるが、回路はラ
ツチ状態であるため、入力信号Vinは受入れられ
ず、出力Ｑ，はそのまま保持される（第２図に
おけるの状態）。
号Vinが“Ｈ”レベルから“Ｌ”レベルに変わつ
た時には、MOSトランジスタTP１，TN５がオ
ンし、TN１，TP７がオフとなるが、回路はラ
ツチ状態であるため、入力信号Vinは受入れられ
ず、出力Ｑ，はそのまま保持される（第２図に
おけるの状態）。
第４に、クロツクφが“Ｌ”レベルで、入力信
号Vinが“Ｌ”レベルの時には、回路はラツチ状
態で出力Ｑ，はそのままラツチし続けられる
（第２図におけるの状態）。
号Vinが“Ｌ”レベルの時には、回路はラツチ状
態で出力Ｑ，はそのままラツチし続けられる
（第２図におけるの状態）。
第５に、クロツクφが“Ｌ”レベルから“Ｈ”
レベルになり、入力信号Vinがそのまま“Ｌ”レ
ベルの時に、MOSトランジスタTN２，TN６が
オン、TP４，TP６がオフとなり、TN５，TN
６がオンするので、回路４０の出力電位が抜け始
める（第２図におけるの状態）。
レベルになり、入力信号Vinがそのまま“Ｌ”レ
ベルの時に、MOSトランジスタTN２，TN６が
オン、TP４，TP６がオフとなり、TN５，TN
６がオンするので、回路４０の出力電位が抜け始
める（第２図におけるの状態）。
第６に、クロツクφが“Ｈ”レべル、入力信号
Vinが“Ｌ”レベルの時には、出力Ｑが“Ｌ”レ
ベルとなつてMOSトランジスタTP２，TP３が
オン、TN３がオフとなり、TP１，TP２がオン
するので、回路３０の出力電位が上昇し始める
（第２図におけるの状態）。
Vinが“Ｌ”レベルの時には、出力Ｑが“Ｌ”レ
ベルとなつてMOSトランジスタTP２，TP３が
オン、TN３がオフとなり、TP１，TP２がオン
するので、回路３０の出力電位が上昇し始める
（第２図におけるの状態）。
第７に、クロツクφが“Ｈ”レベル、入力信号
Vinが“Ｌ”レベルの時には、出力が“Ｈ”レ
ベルとなつて、MOSトランジスタTP５，TP８
がオフ、TN４がオンし、回路出力Ｑ，の反転
が終了する（第２図におけるの状態）。そして、
このような第１から第７までの動作が繰返し実行
される。
Vinが“Ｌ”レベルの時には、出力が“Ｈ”レ
ベルとなつて、MOSトランジスタTP５，TP８
がオフ、TN４がオンし、回路出力Ｑ，の反転
が終了する（第２図におけるの状態）。そして、
このような第１から第７までの動作が繰返し実行
される。
第３図Ａはクロツクφが“Ｈ”レベルの時、す
なわち出力が反転される状態にある時の第１図の
等価回路であり、クロツクφが“Ｈ”の時に常に
オンのトランジスタは導通線、常にオフのトラン
ジスタは断線として示されている。この図から分
るように、MOSトランジスタTN１，TN５でゲ
ート電圧が“Ｈ”である方のトランジスタがオン
し、ドレイン電圧が降下して初めてフリツプフロ
ツプが動作し始め、もう一方の出力が反転するの
で出力は同時“Ｌ”レベル状態があつても、同時
“Ｈ”レベル状態になることはない。また、第３
図Ｂにはクロツクφが“Ｌ”レベルの時、すなわ
ちラツチ状態における第１図の等価回路が示され
ている。
なわち出力が反転される状態にある時の第１図の
等価回路であり、クロツクφが“Ｈ”の時に常に
オンのトランジスタは導通線、常にオフのトラン
ジスタは断線として示されている。この図から分
るように、MOSトランジスタTN１，TN５でゲ
ート電圧が“Ｈ”である方のトランジスタがオン
し、ドレイン電圧が降下して初めてフリツプフロ
ツプが動作し始め、もう一方の出力が反転するの
で出力は同時“Ｌ”レベル状態があつても、同時
“Ｈ”レベル状態になることはない。また、第３
図Ｂにはクロツクφが“Ｌ”レベルの時、すなわ
ちラツチ状態における第１図の等価回路が示され
ている。
このように第１図のラツチ回路においては出力
Ｑ，が同時に“Ｈ”レベルになることがないの
で、第１図の回路の後段に第４図に示されている
ような出力回路を接続してデータ出力用のラツチ
回路を構成した場合に、負荷用トランジスタと駆
動用トランジスタが同時にオンしている状態がな
いので、貫通電流を抑えることができ、低消費電
力化が可能となる。画像用メモリに多く用いられ
るDRAMでは、メモリセルから読み出されたデ
ータは通常一対のデータ線上を転送されて第４図
に示したような出力回路に送られるので、第１図
のラツチ回路はDRAMのデータ出力用ラツチ回
路として特に有効である。
Ｑ，が同時に“Ｈ”レベルになることがないの
で、第１図の回路の後段に第４図に示されている
ような出力回路を接続してデータ出力用のラツチ
回路を構成した場合に、負荷用トランジスタと駆
動用トランジスタが同時にオンしている状態がな
いので、貫通電流を抑えることができ、低消費電
力化が可能となる。画像用メモリに多く用いられ
るDRAMでは、メモリセルから読み出されたデ
ータは通常一対のデータ線上を転送されて第４図
に示したような出力回路に送られるので、第１図
のラツチ回路はDRAMのデータ出力用ラツチ回
路として特に有効である。
また、従来のラツチ回路では２相のクロツクで
ラツチ動作を制御していたが、第１図のラツチ回
路では１相のクロツクで容易にクロツク制御でき
ると共に、簡単な構成で２出力が得られるので、
パターン面積の大幅な削減が可能となる。
ラツチ動作を制御していたが、第１図のラツチ回
路では１相のクロツクで容易にクロツク制御でき
ると共に、簡単な構成で２出力が得られるので、
パターン面積の大幅な削減が可能となる。
従つて、従来よりも出力電圧レベルが安定し、
誤動作しにくく、高速動作時の低消費電力化が可
能なラツチ回路が得られる。
誤動作しにくく、高速動作時の低消費電力化が可
能なラツチ回路が得られる。
第５図はこの発明の第２の実施例を示すもの
で、クロツクφが“Ｌ”レベルの時に入力信号を
取込み、クロツクφが“Ｈ”レベルの時にラツチ
状態となるように構成されている。
で、クロツクφが“Ｌ”レベルの時に入力信号を
取込み、クロツクφが“Ｈ”レベルの時にラツチ
状態となるように構成されている。
すなわち、このラツチ回路の第１の回路５０
は、ＰチヤネルMOSトランジスタ１個とＮチヤ
ネルMOSトランジスタ２個よりなる変形型のク
ロツクド・インバータ回路５２と、クロツクド・
インバータ回路５１とにより構成されており、ク
ロツクφはクロツクド・インバータ回路５１のス
イツチ用ＰチヤネルMOSトランジスタTP２、お
よび回路５２のスイツチ用ＮチヤネルMOSトラ
ンジスタTN４のゲートに供給され、また回路５
２のＰチヤネルMOSトランジスタTP３、Ｎチヤ
ネルMOSトランジスタTN３のゲート、および
回路５１のスイツチ用ＮチヤネルMOSトランジ
スタTN２のゲートには第２の回路６０の出力ノ
ードが結合されている。
は、ＰチヤネルMOSトランジスタ１個とＮチヤ
ネルMOSトランジスタ２個よりなる変形型のク
ロツクド・インバータ回路５２と、クロツクド・
インバータ回路５１とにより構成されており、ク
ロツクφはクロツクド・インバータ回路５１のス
イツチ用ＰチヤネルMOSトランジスタTP２、お
よび回路５２のスイツチ用ＮチヤネルMOSトラ
ンジスタTN４のゲートに供給され、また回路５
２のＰチヤネルMOSトランジスタTP３、Ｎチヤ
ネルMOSトランジスタTN３のゲート、および
回路５１のスイツチ用ＮチヤネルMOSトランジ
スタTN２のゲートには第２の回路６０の出力ノ
ードが結合されている。
第２の回路６０の構成は第１の回路５０と同様
であり、クロツクド・インバータ回路６１のTP
５，TN７のゲートには、回路５０とTP１，TN
１のゲート入力の反転信号が与えられ、変決型の
クロツクド・インバータ回路６２のTP４，TN
５と、クロツクド・インバータ回路６１のスイツ
チ用MOSトランジスタTN８のゲートには第１
の回路５０の出力ノードが結合されている。
であり、クロツクド・インバータ回路６１のTP
５，TN７のゲートには、回路５０とTP１，TN
１のゲート入力の反転信号が与えられ、変決型の
クロツクド・インバータ回路６２のTP４，TN
５と、クロツクド・インバータ回路６１のスイツ
チ用MOSトランジスタTN８のゲートには第１
の回路５０の出力ノードが結合されている。
次に第６図のタイミングチヤートを参照してこ
のラツチ回路の動作を説明する。
のラツチ回路の動作を説明する。
第１に、クロツクφが“Ｌ”レベルで、入力信
号Vinが“Ｈ”レベルの時には、MOSトランジ
スタTP２，TP４，TP５，TP６，TN１，TN
２，TN３がオン、TP１，TP３，TN４，TN
５，TN６，TN７，TN８がオフ状態であり、
この時出力Ｑは“Ｈ”レベル、は“Ｌ”レベル
である（第６図のの状態）。
号Vinが“Ｈ”レベルの時には、MOSトランジ
スタTP２，TP４，TP５，TP６，TN１，TN
２，TN３がオン、TP１，TP３，TN４，TN
５，TN６，TN７，TN８がオフ状態であり、
この時出力Ｑは“Ｈ”レベル、は“Ｌ”レベル
である（第６図のの状態）。
第２に、クロツクφが“Ｌ”レベルから“Ｈ”
レベルになり、入力信号Vinがそのまま“Ｈ”レ
ベルの時には、MOSトランジスタTP２，TP６
がオフ、TN４，TN６がオンとなり、クロツク
ド・インバータ回路５１がインバータ動作しなく
なり、変形型のクロツクド・インバータ回路５
２，６２がインバータ動作を始めフリツプフロツ
プを形成する（第６図のの状態）。
レベルになり、入力信号Vinがそのまま“Ｈ”レ
ベルの時には、MOSトランジスタTP２，TP６
がオフ、TN４，TN６がオンとなり、クロツク
ド・インバータ回路５１がインバータ動作しなく
なり、変形型のクロツクド・インバータ回路５
２，６２がインバータ動作を始めフリツプフロツ
プを形成する（第６図のの状態）。
第３に、クロツクφが“Ｈ”レベルで入力信号
Vinが“Ｈ”レベルでから“Ｌ”レベルに変わつ
た時には、MOSトランジスタTP１，TN７がオ
ン、TN１，TP５がオフとなるが、回路がラツ
チ状態であるので、入力信号Vinは受け入れられ
ず、出力Ｑ，はそのまま保持される（第６図の
の状態）。
Vinが“Ｈ”レベルでから“Ｌ”レベルに変わつ
た時には、MOSトランジスタTP１，TN７がオ
ン、TN１，TP５がオフとなるが、回路がラツ
チ状態であるので、入力信号Vinは受け入れられ
ず、出力Ｑ，はそのまま保持される（第６図の
の状態）。
第４に、クロツクφが“Ｈ”レベルで、入力信
号Vinが“Ｌ”レベルの時には、回路はラツチ状
態で出力Ｑ，はそのままラツチし続けられる
（第６図のの状態）。
号Vinが“Ｌ”レベルの時には、回路はラツチ状
態で出力Ｑ，はそのままラツチし続けられる
（第６図のの状態）。
第５に、クロツクφが“Ｈ”レベルから“Ｌ”
レベルになり、入力信号Vinは“Ｌ”の時、
MOSトランジスタTP２，TP６がオンし、TN
４、TN６がオフとなり、TP１，TP２がオンと
なるので、回路５０の出力単位が上昇し始める
（第６図のの状態）。
レベルになり、入力信号Vinは“Ｌ”の時、
MOSトランジスタTP２，TP６がオンし、TN
４、TN６がオフとなり、TP１，TP２がオンと
なるので、回路５０の出力単位が上昇し始める
（第６図のの状態）。
第６に、クロツクφが“Ｌ”レベルで、入力信
号Vinが“Ｌ”レベルの時、出力が“Ｈ”レベ
ルとなり、MOSトランジスタTP４がオフ、TN
５，TN８がオンとなり、TN７，TN８がオン
となるので回路60の出力電位が抜け始める（第６
図のの状態）。
号Vinが“Ｌ”レベルの時、出力が“Ｈ”レベ
ルとなり、MOSトランジスタTP４がオフ、TN
５，TN８がオンとなり、TN７，TN８がオン
となるので回路60の出力電位が抜け始める（第６
図のの状態）。
第７に、クロツクφが“Ｌ”で入力信号Vinが
“Ｌ”の時には、出力Ｑが“Ｌ”レベルとなつて、
TN２，TN３がオフし、TP３がオフして回路出
力Ｑ，の反転が終了する（第６図のの状態）。
そして、このような第１から第７までの動作が繰
返し実行される。
“Ｌ”の時には、出力Ｑが“Ｌ”レベルとなつて、
TN２，TN３がオフし、TP３がオフして回路出
力Ｑ，の反転が終了する（第６図のの状態）。
そして、このような第１から第７までの動作が繰
返し実行される。
第７図Ｂは、クロツクφが“Ｌ”レベルの時、
すなわち出力が反転される状態にある時の第５図
の等価回路であり、クロツクφが“Ｌ”の時に常
にオンのトランジスタは導通線、常にオフのトラ
ンジスタは断線として示されている。この図から
分るように、MOSトランジスタTP１，TP５で
ゲート電圧が“Ｌ”である方のトランジスタがオ
ンし、ドレイン電圧が上昇して始めてフリツプフ
ロツプが動作し始め、もう一方の出力が反転する
ので出力は同時“Ｈ”レベルの状態があつても、
同時“Ｌ”レベル状態になることはない。また、
第７図Ａにはクロツクφが“Ｈ”レベルの時、す
なわちラツチ状態における第５図の等価回路が示
されている。
すなわち出力が反転される状態にある時の第５図
の等価回路であり、クロツクφが“Ｌ”の時に常
にオンのトランジスタは導通線、常にオフのトラ
ンジスタは断線として示されている。この図から
分るように、MOSトランジスタTP１，TP５で
ゲート電圧が“Ｌ”である方のトランジスタがオ
ンし、ドレイン電圧が上昇して始めてフリツプフ
ロツプが動作し始め、もう一方の出力が反転する
ので出力は同時“Ｈ”レベルの状態があつても、
同時“Ｌ”レベル状態になることはない。また、
第７図Ａにはクロツクφが“Ｈ”レベルの時、す
なわちラツチ状態における第５図の等価回路が示
されている。
このように第５図のラツチ回路にあつては出力
Ｑ，が同時に“Ｌ”レベルになることがないの
で、第５図の回路の後段に第８図に示されている
ようなNORゲートを用いた出力回路を接続して
データ出力用のラツチ回路を構成した場合に、負
荷用トランジスタと駆動用トランジスタが同時に
オンしている状態がないので、貫通電流を抑える
ことができ、低消費電力化が可能となる。メモリ
の出力回路としては、第８図のように“Ｌ”レベ
ルの出力イネーブル信号を受けて信号を出力する
構成が用いられるため、同時“Ｌ”レベルを出力
することのない第５図のラツチ回路はそのデータ
出力用ラツチ回路として非常に有効である。
Ｑ，が同時に“Ｌ”レベルになることがないの
で、第５図の回路の後段に第８図に示されている
ようなNORゲートを用いた出力回路を接続して
データ出力用のラツチ回路を構成した場合に、負
荷用トランジスタと駆動用トランジスタが同時に
オンしている状態がないので、貫通電流を抑える
ことができ、低消費電力化が可能となる。メモリ
の出力回路としては、第８図のように“Ｌ”レベ
ルの出力イネーブル信号を受けて信号を出力する
構成が用いられるため、同時“Ｌ”レベルを出力
することのない第５図のラツチ回路はそのデータ
出力用ラツチ回路として非常に有効である。
第９図は第１図のラツチ回路と第５図のラツチ
回路とを直列接続して１ビツトシフトレジスタを
構成した例であり、ここでは第１図のラツチ回路
が７０、第５図のラツチ回路が８０として示され
ている。第１０図にはこのシフトレジスタのタイ
ミングチヤートが示されている。
回路とを直列接続して１ビツトシフトレジスタを
構成した例であり、ここでは第１図のラツチ回路
が７０、第５図のラツチ回路が８０として示され
ている。第１０図にはこのシフトレジスタのタイ
ミングチヤートが示されている。
すなわち、クロツクφが“Ｌ”レベルから
“Ｈ”レベルになる時に、シフトレジスタのマス
ター部である回路７０は入力信号a0，0を取込
み、出力b1，1を出力する。この時、回路８０は
クロツクφが“Ｌ”レベルの時のb1，1のデータ
をラツチしている。
“Ｈ”レベルになる時に、シフトレジスタのマス
ター部である回路７０は入力信号a0，0を取込
み、出力b1，1を出力する。この時、回路８０は
クロツクφが“Ｌ”レベルの時のb1，1のデータ
をラツチしている。
クロツクφが“Ｈ”レベルから“Ｌ”レベルに
なると、回路７０の出力b1，1を回路８０が取込
み、出力a1，1を出力する。この時、回路７０は
クロツクφが“Ｈ”レベルの時のa0，0のデータ
をラツチする。
なると、回路７０の出力b1，1を回路８０が取込
み、出力a1，1を出力する。この時、回路７０は
クロツクφが“Ｈ”レベルの時のa0，0のデータ
をラツチする。
したがつて、第１０図に示されているように
の状態におけるデータ（a0が“Ｈ”レベル、0が
“Ｌ”レベル）は、クロツクφの半サイクルＳで
a0，0のデータをb1，1まで転送して、半サイク
ルＴでa1，1にのデータが転送される。よつ
て、クロツクφの１サイクルで１ビツトシフトレ
ジスタのデータ転送は終了する。
の状態におけるデータ（a0が“Ｈ”レベル、0が
“Ｌ”レベル）は、クロツクφの半サイクルＳで
a0，0のデータをb1，1まで転送して、半サイク
ルＴでa1，1にのデータが転送される。よつ
て、クロツクφの１サイクルで１ビツトシフトレ
ジスタのデータ転送は終了する。
このように第１０図にシフトレジスタにあつて
は１相クロツクでデータの転送が制御できるの
で、２相のクロツクが必要な従来のシフトレジス
タに比しそのクロツク発生用の回路のパターン面
積を大幅に削減することができる。
は１相クロツクでデータの転送が制御できるの
で、２相のクロツクが必要な従来のシフトレジス
タに比しそのクロツク発生用の回路のパターン面
積を大幅に削減することができる。
また、第１図示したラツチ回路だけでシフトレ
ジスタを構成することや、第５図に示したラツチ
回路だけでシフトレジスタを構成することも可能
である。この場合には、マスター部とスレーブ部
に入力されるクロツクには所定の位相差を有する
もの例えば互いに逆極性のものが必要となるが、
前述のようにラツチ回路の出力ノードの電位は高
インピーダンス状態にならずに安定しているた
め、従来に比し信頼性の高い動作を得ることがで
きる。
ジスタを構成することや、第５図に示したラツチ
回路だけでシフトレジスタを構成することも可能
である。この場合には、マスター部とスレーブ部
に入力されるクロツクには所定の位相差を有する
もの例えば互いに逆極性のものが必要となるが、
前述のようにラツチ回路の出力ノードの電位は高
インピーダンス状態にならずに安定しているた
め、従来に比し信頼性の高い動作を得ることがで
きる。
尚、上記実施例ではスイツチ用MOSトランジ
スタは全て各回路の出力ノード側に挿入したが、
電源側に挿入することも可能であることはもちろ
んである。
スタは全て各回路の出力ノード側に挿入したが、
電源側に挿入することも可能であることはもちろ
んである。
［発明の効果］
以上のようにこの発明によれば、クロツクド・
インバータ回路の出力端が高インピーダンス状態
になることを防ぐことができるとともに、１相の
クロツクで動作制御が可能となり、且つ相補的な
出力が同時に“Ｈ”レベル（または“Ｌ”レベ
ル）になることがないので、簡単な構成で高速動
作時にも信頼性が高く、消費電力の少ない半導体
集積回路が得られる。
インバータ回路の出力端が高インピーダンス状態
になることを防ぐことができるとともに、１相の
クロツクで動作制御が可能となり、且つ相補的な
出力が同時に“Ｈ”レベル（または“Ｌ”レベ
ル）になることがないので、簡単な構成で高速動
作時にも信頼性が高く、消費電力の少ない半導体
集積回路が得られる。
第１図はこの発明の一実施例に係る半導体集積
回路を説明する回路図、第２図は第１図の回路の
動作を説明するタイミングチヤート、第３図は制
御クロツクのタイミングに応じた第１図の回路の
等価回路図、第４図は第１図の回路の後段に出力
回路を設ける場合の構成を説明する図、第５図は
この発明の第２の実施例を説明する回路図、第６
図は第５図に示した回路の動作を説明するタイミ
ングチヤート、第７図は制御クロツクのタイミン
グに応じた第５図の回路の等価回路図、第８図は
第５図の回路の後段に出力回路を設ける場合の構
成を説明する図、第９図は第１図の回路と第５図
の回路を組合わせて構成したシフトレジスタを説
明する回路図、第１０図は第９図のシフトレジス
タの動作を説明するタイミングチヤート、第１１
図は従来の半導体集積回路を説明するブロツク
図、第１２図は第１１図の具体的な回路構成を示
す図、第１３図は第１１図の回路の動作を説明す
るタイミングチヤートである。 φ……制御クロツク、TP１〜TP８……Ｐチヤ
ネルMOSトランジスタ、TN１〜TN６……Ｎチ
ヤネルMOSトランジスタ。
回路を説明する回路図、第２図は第１図の回路の
動作を説明するタイミングチヤート、第３図は制
御クロツクのタイミングに応じた第１図の回路の
等価回路図、第４図は第１図の回路の後段に出力
回路を設ける場合の構成を説明する図、第５図は
この発明の第２の実施例を説明する回路図、第６
図は第５図に示した回路の動作を説明するタイミ
ングチヤート、第７図は制御クロツクのタイミン
グに応じた第５図の回路の等価回路図、第８図は
第５図の回路の後段に出力回路を設ける場合の構
成を説明する図、第９図は第１図の回路と第５図
の回路を組合わせて構成したシフトレジスタを説
明する回路図、第１０図は第９図のシフトレジス
タの動作を説明するタイミングチヤート、第１１
図は従来の半導体集積回路を説明するブロツク
図、第１２図は第１１図の具体的な回路構成を示
す図、第１３図は第１１図の回路の動作を説明す
るタイミングチヤートである。 φ……制御クロツク、TP１〜TP８……Ｐチヤ
ネルMOSトランジスタ、TN１〜TN６……Ｎチ
ヤネルMOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１の電源電位供給端子と第１のノードとの
間に直列接続され、一方のゲートに入力信号が供
給され、他方のゲートが第１の信号出力端子に結
合される第１導電型の第１および第２のトランジ
スタと、 前記第１のノードと第２の電源電位供給端子と
の間に直列接続され、一方のゲートに制御クロツ
クが供給され、他方のゲートに前記入力信号が供
給される第２導電型の第３および第４のトランジ
スタと、 前記第１のノードに接続された第２のノードと
前記第１の電源電位供給端子との間に直列接続さ
れ、一方のゲートが前記第１の信号出力端子に結
合され、他方のゲートに前記制御クロツクが供給
される第１導電型の第５および第６のトランジス
タと、 前記第２のノードと前記第２の電源電位供給端
子との間に接続され、ゲートが前記第１の信号出
力端子に結合される第２導電型の第７のトランジ
スタと、 前記第１の信号出力端子に接続された第３のノ
ードと前記第１の電源電位供給端子との間に直接
接続され、前記第２のノードに接続された第２の
信号出力端子に一方のゲートが結合され、他方の
ゲートに前記制御クロツクが供給される第１導電
型の第８および第９のトランジスタと、 前記第３のノードと前記第２の電源電位供給端
子との間に接続され、ゲートが前記第２の信号出
力端子に結合される第２導電型の第10のトランジ
スタと、 前記第３のノードに接続された第４のノードと
前記第１の電源電位供給端子との間に直列接続さ
れ、一方のゲートに前記入力信号の反転信号であ
る第２の入力信号が供給され、他方のゲートが前
記第２の信号出力端子に結合される第１導電型の
第11および第12のトランジスタと、 前記第４のノードと前記第２の電源電位供給端
子と間に直列接続され、一方のゲートに前記制御
クロツクが供給され、他方のゲートに前記第２の
入力信号が供給される第２導電型の第13および第
14のトランジスタとを具備することを特徴とする
半導体集積回路。 ２ 第１および第２のラツチ回路を備え、第１の
ラツチ回路は、 第１の電源電位供給端子と第１のノードとの間
に直列接続され、一方のゲートに入力信号が供給
され、他方のゲートが第１の信号出力端子に結合
される第１導電型の第１および第２のトランジス
タと、 前記第１のノードと第２の電源電位供給端子と
の間に直列接続され、一方のゲートに制御クロツ
クが供給され、他方のゲートに前記入力信号が供
給される第２導電型の第３および第４のトランジ
スタと、 前記第１のノードに接続された第２のノードと
前記第１の電源電位供給端子との間に直列接続さ
れ、一方のゲートが前記第１の信号出力端子に結
合され、他方のゲートに前記制御クロツクが供給
される第１導電型の第５および第６のトランジス
タと、 前記第２のノードと前記第２の電源電位供給端
子との間に接続され、ゲートが前記第１の信号出
力端子に結合される第２導電型の第７のトランジ
スタと、 前記第の信号出力端子に接続された第３のノー
ドと前記第１の電源電位供給端子との間に直列接
続され、前記第２のノードに接続された第２の信
号出力端子に一方のゲートが結合され、他方のゲ
ートに前記制御クロツクが供給される第１導電型
の第８および第９のトランジスタと、 前記第３のノードと前記第２の電源電位供給端
子との間に接続され、ゲートが前記第２の信号出
力端子に結合される第２導電型の第10のトランジ
スタと、 前記第３のノードに接続された第４のノードと
前記第１の電源電位供給端子との間に直列接続さ
れ、一方のゲートに前記入力信号の反転信号であ
る第２の入力信号が供給され、他方のゲートが前
記第２の信号出力端子に結合される第１導電型の
第11および第12のトランジスタと、 前記第４のノードと前記第２の電源電位供給端
子との間に直列接続され、一方のゲートに前記制
御クロツクが供給され、他方のゲートに前記第２
の入力信号が供給される第２導電型の第13および
第14のトランジスタとにより構成され、 前記第２のラツチ回路は、 第１の電源電位供給端子と第１のノードとの間
に直列接続され、一方のゲートに入力信号が供給
され、他方のゲートに制御クロツクが供給される
第１導電型の第１および第２のトランジスタと、 前記第１のノードと第２の電源電位供給端子と
の間に直列接続され、一方のゲートが第１の信号
出力端子に結合され、他方のゲートに前記入力信
号が供給される第２導電型の第３および第４のト
ランジスタと、 前記第１のノードに接続された第２のノードと
前記第１の電源電位供給端子との間に接続され、
ゲートが前記第１の信号出力端子に結合される第
１導電型の第５のトランジスタと、 前記第２のノードと前記第２の電源電位供給端
子との間に直列接続され、一方のゲートに前記制
御クロツクが供給され、他方のゲートが前記第１
の信号出力端子に結合される第２導電型の第６お
よび第７のトランジスタと、 前記第１の信号出力端子に接続された第３のノ
ードと前記第１の電源電位供給端子との間に接続
され、前記第２のノードに接続された第２の信号
出力端子にゲートが結合される第１導電型の第８
のトランジスタと、 前記第３のノードと前記第２の電源電位供給端
子との間に直列接続され、一方のゲートに前記制
御クロツクが供給され、他方のゲートが前記第２
の信号出力端子に結合される第２導電型の第９お
よび第10のトランジスタと、 前記第３のノードに接続された第４のノードと
前記第１の電源電位供給端子との間に直列接続さ
れ、一方のゲートに前記入力信号の反転信号であ
る第２の入力信号が供給され、他方のゲートに前
記制御クロツクが供給される第１導電型の第11お
よび第12のトランジスタと、 前記第４のノードと前記第２の電源電位供給端
子との間に直列接続され、一方のゲートが前記第
２の信号出力端子に結合され、他方のゲートに前
記第２の入力信号が供給される第２導電型の第13
および第14のトランジスタとにより構成され、 前記第１または第２のラツチ回路の一方の回路
の出力信号が他方の回路の入力信号となるように
第１のラツチ回路と第２のラツチ回路とを接続し
て１ビツトシフトレジスタを構成し、この１ビツ
トシフトレジスタを所望するビツト数だけ継続
し、前記第１および第２のラツチ回路に同一制御
クロツクを入力して入力信号をシフトすることを
特徴とする半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139406A JPS63304495A (ja) | 1987-06-03 | 1987-06-03 | 半導体集積回路 |
| US07/201,187 US4860327A (en) | 1987-06-03 | 1988-06-02 | Latch circuit constructed with MOS transistors and shift register using the latch circuits |
| EP88108929A EP0293923B1 (en) | 1987-06-03 | 1988-06-03 | Latch circuit constructed with mos transistors and shift register using the latch circuits |
| KR1019880006678A KR920001332B1 (ko) | 1987-06-03 | 1988-06-03 | 반도체집적회로 |
| DE88108929T DE3883291T2 (de) | 1987-06-03 | 1988-06-03 | Verriegelungsschaltung mit MOS-Transistoren und Schieberegister mit solchen Verriegelungsschaltungen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139406A JPS63304495A (ja) | 1987-06-03 | 1987-06-03 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63304495A JPS63304495A (ja) | 1988-12-12 |
| JPH0576120B2 true JPH0576120B2 (ja) | 1993-10-21 |
Family
ID=15244513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62139406A Granted JPS63304495A (ja) | 1987-06-03 | 1987-06-03 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4860327A (ja) |
| EP (1) | EP0293923B1 (ja) |
| JP (1) | JPS63304495A (ja) |
| KR (1) | KR920001332B1 (ja) |
| DE (1) | DE3883291T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4845675A (en) * | 1988-01-22 | 1989-07-04 | Texas Instruments Incorporated | High-speed data latch with zero data hold time |
| US5198999A (en) * | 1988-09-12 | 1993-03-30 | Kabushiki Kaisha Toshiba | Serial input/output semiconductor memory including an output data latch circuit |
| JP2540934B2 (ja) * | 1989-03-09 | 1996-10-09 | 三菱電機株式会社 | 論理回路装置 |
| JP3625851B2 (ja) * | 1993-12-28 | 2005-03-02 | 沖電気工業株式会社 | レベルシフタ回路 |
| TW468269B (en) | 1999-01-28 | 2001-12-11 | Semiconductor Energy Lab | Serial-to-parallel conversion circuit, and semiconductor display device employing the same |
| TW550794B (en) * | 2002-07-26 | 2003-09-01 | Au Optronics Corp | Shift register |
| CN100334806C (zh) * | 2004-06-30 | 2007-08-29 | 统宝光电股份有限公司 | 移位暂存器与使用其的移位暂存器组 |
| CN104900210B (zh) * | 2015-06-30 | 2017-09-26 | 京东方科技集团股份有限公司 | 移位寄存器及其驱动方法、栅极驱动电路和显示装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1350090A (en) * | 1970-12-30 | 1974-04-18 | Suwa Seikosha Kk | Electronic time-pieces |
| SE383325B (sv) * | 1974-01-31 | 1976-03-08 | Stella Maskiners Forseljnings | Anordning vid ett hoj- och senkbart lyftorgan till lastfordon sasom truckar o.d. for fasthallning ovanifran av en av lyftorganet uppburen last |
| JPS5637890A (en) * | 1979-08-31 | 1981-04-11 | Toshiba Corp | Static sequence circuit |
| JPS59134918A (ja) * | 1983-01-24 | 1984-08-02 | Toshiba Corp | ラツチ回路 |
| US4558237A (en) * | 1984-03-30 | 1985-12-10 | Honeywell Inc. | Logic families interface circuit and having a CMOS latch for controlling hysteresis |
| JPS61107594A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | センス増幅回路 |
| US4638187A (en) * | 1985-10-01 | 1987-01-20 | Vtc Incorporated | CMOS output buffer providing high drive current with minimum output signal distortion |
-
1987
- 1987-06-03 JP JP62139406A patent/JPS63304495A/ja active Granted
-
1988
- 1988-06-02 US US07/201,187 patent/US4860327A/en not_active Expired - Lifetime
- 1988-06-03 EP EP88108929A patent/EP0293923B1/en not_active Expired - Lifetime
- 1988-06-03 KR KR1019880006678A patent/KR920001332B1/ko not_active IP Right Cessation
- 1988-06-03 DE DE88108929T patent/DE3883291T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3883291T2 (de) | 1993-12-09 |
| KR890001103A (ko) | 1989-03-18 |
| JPS63304495A (ja) | 1988-12-12 |
| EP0293923B1 (en) | 1993-08-18 |
| EP0293923A3 (en) | 1990-08-22 |
| US4860327A (en) | 1989-08-22 |
| DE3883291D1 (de) | 1993-09-23 |
| KR920001332B1 (ko) | 1992-02-10 |
| EP0293923A2 (en) | 1988-12-07 |
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|---|---|---|---|
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