KR890001103A - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

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KR890001103A
KR890001103A KR1019880006678A KR880006678A KR890001103A KR 890001103 A KR890001103 A KR 890001103A KR 1019880006678 A KR1019880006678 A KR 1019880006678A KR 880006678 A KR880006678 A KR 880006678A KR 890001103 A KR890001103 A KR 890001103A
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가츠시 나가바
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아오이 죠이치
가부시키가이샤 도시바
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Abstract

내용 없음

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명이 제1실시형태에 따른 랫치회로를 설명하기 위한 회로도.
제5도는 제4도에 도시된 랫치회로의 동작을 설명하기 위한 타이ALD챠트.
제6A도 내지 제6B도는 클록신호의 타이밍에 따른 제4도에 도시된 랫치회로의 등가회로도.

Claims (16)

  1. 제1전원(VCC 또는 VSS)과, 제1접속점(XA 또는 XE), 제1출력신호(Q)를 출력하기 위한 제1신호 출력단자 및, 상기 제1전원(VCC 또는 VSS)과 상기 제1접속점(XA 또는 XE)사이에 전류통로가 직렬로 접속되는 제1도전형 제1 및 제2트랜지스터(TP1 또는 TN11,TP2 또는 TN12)로 갖추어서 상기 제1트랜지스터(TP1 또는 TN11)의 게이트에 제1입력신호(Vin)가 공급되면서 상기 제2트랜지스터(TP2 또는 TN12)의 게이트가 상기 제1신호 출력단자에 결합되고, 제2전원(VSS 또는 VCC) 및, 상기 제1접속점(XA 또는 XE)와 상기 제2전원(VSS 또는 VCC)사이에 전류통로가 직렬로 접속되는 제2도전형 제3 및 제4트랜지스터(TN2 또는 TP12,TN1 또는 TP11)로 갖추어서 상기 제3트랜지스터(TN2 또는 TP12)의 게이트에 클록신호(0)가 공급되면서 상기 제4트랜지스터(TN1 또는 TP11)의 게이트에 제1입력신호(Vin)가 공급되며, 상기 제1접속점(XA 또는 XE)에 접속되는 제2접속점(XB 또는 XF) 및, 상기 제1전원(VCC 또는 VSS)과 상기 제2접속점(XB 또는 XF)사이에 전류통로가 직렬로 접속되는 제1전도형 제5 및 제6트랜지스터(TP3 또는 TN13,TP4 또는 TN14)로 갖추어서 상기 제5트랜지스터(TP3 또는 TN13)의 게이트가 상기 제1신호 출력단자에 결합되면서 상기 제6트랜지스터(TP4 또는 TN14)의 게이트에 상기 클록신호(0)가 공급되고, 상기 제2접속점(XB 또는 XF)과 상기 제2전원(VSS 또는 (VCC)사이에 접속되는 제2도전형 제7트랜지스터(TN 3 또는 TP13)로 갖추어서 상기 제1신호출력단자에 결합되며, 상기 제1신호 출력단자에 접속되는 제3접속점(XC 또는 XG)과, 상기 제2접속점(XB 또는 XF)에 접속되어 제2출력단자( )를 출력하기 위한 제2신호 출력단자 및, 상기 제1전원(VCC 또는 VSS)과 상기 제3접속점(XC 또는 XG)사이에 전류통로가 직렬로 접속되는 제1도전형 제8 및 제9트랜지스터(TP5 또는 TN15,TP6 또는 TN16)로 갖추어서 상기 제8트랜지스터(TP5 또는 TN15)의 게이트가 상기 제2출력단자에 결합되면서 상기 제9트랜지스터(TP6 또는 TN16)의 게이트에 상기 클록신호(0)가 공급되고, 상기 제3접속점(XC 또는 XG)과 상기 제2전원(VSS 또는 VCC) 사이에 접속되는 제2도전형 제10트랜지스터(TN4 또는 TP14)로 갖추어서 상기 제2신호 출력단자에 결합되며, 상기 제3접속점(XC 또는 XG)에 접속되는 제4접속점(XD 또는 XH) 및, 상기 제1전원(VCC 또는 VSS)과 상기 제4접속점(XD 또는 XH)사이에 전류통로가 직렬로 접속되는 제1도전형 제11 및 제12트랜지스터(TP7 또는 TN17,TP8 또는 TN18)로 갖추어서 상기 제11트랜지스터(TP7 또는 TN17)의 게이트에 상기 제1입력신호(Vin)의 반전신호인 제2입력신호( Vin)가 공급되면서 상기 제12트랜지스터(TP8 또는 TN18)의 게이트가 상기 제2신호 출력단자에 결합되고, 상기 제4접속점(XD 또는 XH)과 상기 제2전원(VSS 또는 VCC)사이에 전류통로가 직렬로 접속되는 제2도전형 제13 및 제14트랜지스터(TN6 또는 TP16,TN5 또는 TP15)로 갖추어서 상기 제13트랜지스터(TN6 또는 TP16)의 게이트에 상기클록신호(0)가 공급되면서 상기 제14트랜지스터(TN5 또는 TP15)의 게이트에 상기제2입력신호( Vin )가 공급되는 것으로 이루어진 랫치회로로 이루어진 것을 특징으로하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 제1전원이 고전위이면서 상기 제2전원이 접지전위이고, 상기 제1도전형 트랜지스터(TP1~TP8)가 P 챈널 MOS트랜지스터이면서 상기 제2도전형 트랜지스터(TN1~TN6)가 N 챈널 MOS 트랜지스터로서 랫치회로로 이루어진 것을 특징으로하는 반도체 집적회로.
  3. 제2항에 있어서, 상기 랫치회로에다 실질적으로 동등한 구성의 제2랫치회로(70-2)를 추가로 구비해서, 상기 랫치회로의 제1 및 제2출력신호(Q,Q )를 상기 제2랫치회로(70-2)의 입력신호로서 공급해줌에 따라 상기 클록신호(0)와, 이 클록신호( 0)와 소정의 위상차를 갖춘 클록신호(0)로 상기 제1 및 제2입력신호(Vin,Vin )를 쉬프트해주는 쉬프트레지스터를 구성시킨 것을 특징으로하는 반도체 집적회로.
  4. 제2항에 있어서, 상기 제1 및 제2신호 출력단자에 접속되는 출력신호(26)를 추가로 구비해서 이루어진 것을 특징으로하는 반도체 집적회로.
  5. 제4항에 있어서, 상기 출력회로(26)는 일단이 상기 제1전원(VCC)에 접속되면서 게이트가 상기 제1신호 출력단자에 접속되는 제1MOS 트랜지스터(27)와, 일단이 제1MOS 트랜지스터(27)의 타단에 접속되면서 타단이 상기 제2전원(VSS)에 접속되고 게이트가 상기 제2신호 출력단자에 접속되는 제2MOS 트랜지스터(28)로 이루어진 것을 특징으로하는 반도체 집적회로.
  6. 제1항에 있어서, 상기 제1전원이 고전위이면서 상기 제2전원이 접지전위이고, 상기 제1도전형 트랜지스터(TP1~TP8)가 P 챈널 MOS트랜지스터이면서 상기 제2도전형 트랜지스터(TN1~TN6)가 N 챈널 MOS 트랜지스터이고, 상기 제2트랜지스터(TP2)와 상기 제5트랜지스터(TP3)가 제15MOS 트랜지스터(TP9)로 치환되면서 상기 제8트랜지스터(PT5)와 상기 제12트랜지스터(TP8)가 제16MOS 트랜지스터(TP10)로 치환되는 랫치회로로 이루어진 것을 특징으로하는 반도체 집적회로.
  7. 제1항에 있어서, 상기 제1전원이 접지전위이면서 상기 제2전원이 고전위이고, 상기 제1도전형 트랜지스터(TN11~TN18)가 N 챈널 MOS 트랜지스터이면서 상기 제2도전형 트랜지스터(TP11~TP16)가 P 챈널 MOS 트랜지스터로서 랫치회로로 이루어진 것을 특징으로하는 반도체 집적회로.
  8. 제7항에 있어서, 상기 랫치회로에다 실질적으로 동등한 구성의 제2랫치회로로(80-2)를 추가로 구비해서, 상기 랫치회로의 제1 및 제2출력신호(Q,Q )를 상기 제2랫치회로(80-2)의 입력신호로서 공급해줌에 따라 상기 클록신호(0)와, 이 클록신호(0)와 소정의 위상차를 갖춘 클록신호( 0)로 상기 제1 및 제2입력신호(Vin,Vin )를 쉬프트해주는 쉬프트레지스터를 구성시킨 것을 특징으로하는 반도체 집적회로.
  9. 제7항에 있어서, 상기 제1 및 제2신호 출력단자에 접속되는 출력신호(26)를 추가로 구비해서 이루어진 것을 특징으로하는 반도체 집적회로.
  10. 제9항에 있어서, 상기 출력회로(26)는 한쪽 입력단에 상기 제1시호 출력단자가 접속되면서 다른쪽 입력단에 출력이네이블신호(OE )가 공급되는 제1노아게이트(29-1)와, 일단이 상기 제1전원(VCC)에 접속되면서 게이트가 상기 제1노아게이트(29-1)의 출력단에 접속되는 제1MOS 트랜지스터(27), 한쪽 입력단에 상기 제2신호 출력단자가 접속되면서 다른쪽 입력단에 상기 출력이네이블신호(OE )가 공급되는 제2노아게이트(29-2) 및, 일단이 상기 제1MOS 트랜지스터(27)의 타단에 접속되면서 타단이 상기 제2전원(VSS)에 접속되고 게이트가 상기 제2노아게이트(29-2)의 출력단에 접속되는 제2MOS 트랜지스터(28)로 이루어진 것을 특징으로하는 반도체 집적회로.
  11. 제1항에 있어서, 상기 제1전원이 접지전위이면서 상기 제2전원이 고전위이고, 상기 제1도전형 트랜지스터(TN11~TN18)가 N 챈널 MOS 트랜지스터이면서 상기 제2도전형 트랜지스터(TN11~TN16)가 P 챈널 MOS 트랜지스터이고, 상기 제2트랜지스터(TN12)와 상기 제5트랜지스터(TN13)가 제15MOS 트랜지스터(TN19)로 치환되면서 상기 제8트랜지스터(TN15)와 상기 제12트랜지스터(TN18)가 제16MOS 트랜지스터(TN20)로 치환되는 랫치회로로 이루어진 것을 특징으로하는 반도체 집적회로.
  12. 제1전원(VCC)과, 제1접속점(XA), 제1출력신호(Q1)를 출력하기 위한 제1신호 출력단자 및, 상기 제1전원(VCC)과 상기 제1접속점(XA) 사이에 전류통로가 직렬로 접속되는 제1도전형 제1 및 제2트랜지스터(TP1,TP2)로 갖추어서 상기 제1트랜지스터(TP1)의 게이트에 제1입력신호(Vin)가 공급되면서 상기 제2트랜지스터(TP2)의 게이트가 상기 제1신호 출력단자에 결합되고, 제2전원(VSS) 및, 상기 제1접속점(XA)와 상기 제2전원(VSS)사이에 전류통로가 직렬로 접속되고 제2도전형 제3 및 제4트랜지스터(TN2,TN1)로 갖추어서 상기 제3트랜지스터(TN2)의 게이트에 클록신호(0)가 공급되면서, 상기 제4트랜지스터(TN1)의 게이트에 제1입력신호(Vin)가 공급되며, 상기 제1접속점(XA)에 접속되는 제2접속점(XB) 및, 상기 제1전원(VCC)과 상기 제2접속점(XB)사이에 전류통로가 직렬로 접속되는 제1도전형 제5 및 제6트랜지스터(TP3,TP4)로 갖추어서 상기 제5트랜지스터(TP3)의 게이트가 상기 제1신호 출력단자에 결하되면서 상기 제6트랜지스터(TP4)의 게이트에 상기 클록신호(0)가 공급되고, 상기 제2접속점(XB)과 제2전원(VSS)사이에 접속되는 제2도전형 제7트랜지스터(TN3)로 갖추어서 상기 제7트랜지스터(TN3)의 게이트가 상기 제1신호 출력단자에 결합되며, 상기 제1신호 출력단자에 접속되는 제3접속점(XC)과, 상기 제2접속점(XB)에 접속되어 제2출력단자( Q1)를 출력하기 위한 제2신호 출력단자 및, 상기 제1전원(VCC)과 상기 제3접속점(XC)사이에 전류통로가 직렬로 접속되는 제1도전형 제8 및 제9트랜지스터(TP5,TP6)로 갖추어서 상기 제8트랜지스터(TP5)의 게이트가 상기 제2신호출력단자에 결하되면서 상기 제9트랜지스터(TP6)의 게이트에 상기 클록신호(0)가 공급되고, 상기 제3접속점(XC)과 상기 제2전원(VSS) 사이에 접속되는 제2도전형 제10트랜지스터(TN4)로 갖추어서 상기 제10트랜지스터(TN4)의 게이트가 상기 제2신호 출력단자에 결합되며, 상기 제3접속점(XC)에 접속되는 제4접속점(XD) 및, 상기 제1전원(VCC)과 상기 제4접속점(XD) 사이에 전류통로가 직렬로 접속되는 제1도전형 제11 및 제12트랜지스터(TP7,TP8)로 갖추어서 상기 제11트랜지스터(TP7)의 게이트에 상기 제1입력신호(Vin)의 반전신호인 제2입력신호( Vin )가 공급되면서 상기 제12트랜지스터(TP8)의 게이트가 상기 제2신호 출력단자에 결합되고, 상기 제4접속점(XD)과 상기 제2전원(VSS)사이에 전류통로가 직렬로 접속되는 제2도전형 제13 및 제14트랜지스터(TN16,TN5)로 갖추어서 상기 제13트랜지스터(TN6)의 게이트에 상기 클록신호(0)가 공급되면서 상기 제14트랜지스터(TN5)의 게이트에 상기 제2입력신호( Vin )가 공급되는 것으로 이루어지는 제1랫치회로(70)와 제1전원(VCC)과, 제1접속점(XE), 제1출력신호(Q2)를 출력하기 위한 제1신호 출력단자 및, 상기 제1전원(VCC)과 상기 제1접속점(XE)사이에 전류통로가 직렬로 접속되는 제1도전형 제1 및 제2트랜지스터(TP11,TP12)로 갖추어서 상기 제1트랜지스터(TP11)의 게이트에 제1입력신호(Q1)가 공급되면서 상기 제2트랜지스터(TP12)의 게이트에 클록신호가 공급되고, 제2전원(VSS) 및, 상기 제1접속점(XE)와 상기 제2전원(VSS) 사이에 전류통로가 직렬로 접속되는 제2도전형 제3 및 제4트랜지스터(TN12,TN11)로 갖추어서 상기 제3트랜지스터(TN12)의 게이트가 제1신호 출력단자에 접속되면서 상기 제4트랜지스터(TN11)의 게이트에 제1입력신호(Q1)가 공급되며, 상기 제1접속점(XE)에 접속되는 제2접속점(XF) 및, 상기 제1전원(VCC)과 상기 제2접속점(XF) 사이에 접속되는 제1도전형 제5트랜지스터(TP13)로 갖추어서 상기 제5트랜지스터(TP13)의 게이트가 상기 제1신호 출력단자에 결합되고, 상기 제2접속점(XB)과 상기 제2전원(VSS)사이에 전류통로가 직렬로 접속되는 제2도전형 제6 및 제7트랜지스터(TN14,TN13)로 갖추어서 상기 제6트랜지스터(TN14)의 게이트에 상기 클록신호(0)가 공급되면서 상기 제7트랜지스터(TN13)의 게이트가 상기 제1신호 출력단자에 결합되며, 상기 제1신호 출력단자에 접속되는 제3접속점(XG)과, 상기 제2접속점(XF)에 접속되어 제2출력단자(Q2 )를 출력하기 위한 제2신호출력단자 및, 상기 제1전원(VCC)과 상기 제3접속점(XG)사이에 접속되는 제1도전형 제8트랜지스터(TP14)로 갖추어서 상기 제8트랜지스터(TP14)의 게이트가 상기 제2신호 출력단자에 결합되고, 상기 제3접속점(XG)과 상기 제2전원(VSS) 사이에 전류통로가 직렬로 접속되는 제2도전형 제9 및 제10트랜지스터(TN16,TN15)로 갖추어서 상기 제9트랜지스터(TN16)의 게이트에 상기 클록신호(0)가 공급되면서 상기 제10트랜지스터(TN15)의 게이트가 상기 제2신호 출력단자에 결합되며, 상기 제3접속점(XG)에 접속되는 제4접속점(XH) 및, 상기 제1전원(VCC)과 상기 제4접속점(XH) 사이에 전류통로가 직렬로 접속되는 제1도전형 제11 및 제12트랜지스터(TP15,TP16)로 갖추어서 상기 제11트랜지스터(TP15)의 게이트에 상기 제1입력신호(Q1)의 반전신호인 제2입력신호(Q1)가 공급되면서 상기 제12트랜지스터(TP16)의 게이트에 상기 클록신호(0)가 공급되고, 상기 제4접속점(XH)과 상기 제2전원(VSS)사이에 전류통로가 직렬로 접속되는 제2도전형 제13 및 제14트랜지스터(TN18,TN17)로 갖추어서 상기 제13트랜지스터(TN18)의 게이트가 상기 제2신호 출력단자에 결합되면서 상기 제14트랜지스터(TN17)의 게이트에 상기 제2입력신호( )가 공급되는 것으로 이루어진 제2랫치회로(80)로 이루어져서, 상지 제1 및 제2랫치회로(70)(80)중 한쪽 랫치회로의 출력신호가 다른쪽 랫치회로의 입력신호로 되도록 상기 제1랫치회로(70)와 상기 제2랫치회로(80)가 접속되어 1비트의 쉬프트레지스터가 구성된 것을 특징으로하는 반도체 집적회로.
  13. 제12항에 있어서, 상기 제1전원이 고전위이면서 상기 제2전원이 접지전위이고, 상기 제1도전형 트랜지스터(TP1~TP8,TP11~TP16)가 P챈널 MOS 트랜지스터이면서 상기 제2도전형 트랜지스터(TN1~TN6,TN11~TN18)가 N챈널 MOS 트랜지스터로서 쉬프트레지스터로 이루어진 것을 특징으로하는 반도체 집적회로.
  14. 제12항에 있어서, 상기 제1전원이 고전위이면서 상기 제2전원이 접지전위이고, 상기 제1도전형 트랜지스터(TP1~TP8,TP11~TP16)가 P챈널 MOS 트랜지스터이면서 상기 제2도전형 트랜지스터(TN1~TN6,TN11~TN18)가 N챈널 MOS 트랜지스터이고, 상기 제1랫치회로(70)의 상기 제2트랜지스터(TP2)와 상기 제5트랜지스터(TP3)가 제15MOS 트랜지스터(TP9)로 치환되면서 상기 제8트랜지스터(TP5)와 상기 제12트랜지스터(TP98)가 제16MOS 트랜지스터(TP10)로 치환되는 쉬프트레지스터로 이루어진 것을 특징으로하는 반도체 집적회로.
  15. 제12항에 있어서, 상기 제1전원이 고전위이면서 상기 제2전원이 접지전위이고, 상기 제1도전형 트랜지스터(TP1~TP8,TP11~TP16)가 P챈널 MOS 트랜지스터이면서 상기 제2도전형 트랜지스터(TN1~TN6,TN11~TN18)가 N챈널 MOS 트랜지스터이고, 상기 제2랫치회로(80)의 상기 제2랫치회로(80)의 상기 제3트랜지스터(TN12)와 상기 제7트랜지스터(TN13)가 제15MOS 트랜지스터(TN19)로 치환되면서 상기 제10트랜지스터(TN15)와 상기 제13트랜지스터(TN18)가 제16MOS 트랜지스터(TN20)로 치환되는 쉬프트레지스터로 이루어진 것을 특징으로하는 반도체 집적회로.
  16. 제12항에 있어서, 상기 제1전원이 고전위이면서 상기 제2전원이 접지전위이고, 상기 제1도전형 트랜지스터(TP1~TP8,TP11~TP16)가 P챈널 MOS 트랜지스터이면서 상기 제2도전형 트랜지스터(TN1~TN6,TN11~TN18)가 N챈널 MOS 트랜지스터이고, 상기 제1랫치회로(70)의 상기 제2트랜지스터(TP2)와 상기 제5트랜지스터(TP3)가 제15MOS 트랜지스터(TP9)로 치환되면서 상기 제8트랜지스터(TP5)와 상기 제12트랜지스터(TP8)가 제16MOS 트랜지스터(TP10)로 치환되고, 제2랫치회로(80)의 상기 제3트랜지스터(TN12)와 상기 제7트랜지스터(TN13)가 제15MOS 트랜지스터(TN19)로 치환되면서 상기 제10트랜지스터(TN15)와 상기 제13트랜지스터(TN18)가 제16MOS 트랜지스터(TN20)로 치환되는 쉬프트레지스터로 이루어진 것을 특징으로하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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