JPH0348520A - アナログスイッチ回路 - Google Patents
アナログスイッチ回路Info
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- JPH0348520A JPH0348520A JP18414389A JP18414389A JPH0348520A JP H0348520 A JPH0348520 A JP H0348520A JP 18414389 A JP18414389 A JP 18414389A JP 18414389 A JP18414389 A JP 18414389A JP H0348520 A JPH0348520 A JP H0348520A
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- 230000005540 biological transmission Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 208000003251 Pruritus Diseases 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
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- 230000000630 rising effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アナログスイッチ回路に関し、
リーク電流を防止して性能向上を図ることのできるアナ
ログスイッチ回路を提供することを目的とし、 ＰチャネルおよびＮチャネルの各ＭＩＳトランジスタか
らなるメインスイッチにより伝送信号のスイッチングを
行うとともに、伝送信号の入出力ラインの少なくとも一
方とメインスイッチを構成するＮチャネルＭＩＳトラン
ジスタのバックゲートとの間にＰチャネルおよびＮチャ
ネルの各ＭＩＳトランジスタからなるバックゲート制御
用スイッチを介挿し、さらに、メインスイッチを構或す
るＮチャネルＭＯＳトランジスタのバックゲートと低電
位電源との間にプルダウン用のＭＩＳトランジスタを介
挿し、インバータを含むコントロール回路によりコント
ロール信号の非反転および反転信号を生或して前記各Ｍ
ＩＳトランジスタのゲートに供給し、各ＭＩＳトランジ
スタのオン・オフを行うアナログスイッチ回路において
、前記コントロール回路に、しきい値の異なる複数のイ
ンバータを設け、少なくとも一方のインバータを介して
バックゲート制１Ｂ用スイッチのＭＩＳトランジスタの
ゲートにコントロール信号を供給し、他方のインバータ
を介してプルダウン用のＭＩＳトランジスタのゲートに
コントロール信号を供給するように構成する。
ログスイッチ回路を提供することを目的とし、 ＰチャネルおよびＮチャネルの各ＭＩＳトランジスタか
らなるメインスイッチにより伝送信号のスイッチングを
行うとともに、伝送信号の入出力ラインの少なくとも一
方とメインスイッチを構成するＮチャネルＭＩＳトラン
ジスタのバックゲートとの間にＰチャネルおよびＮチャ
ネルの各ＭＩＳトランジスタからなるバックゲート制御
用スイッチを介挿し、さらに、メインスイッチを構或す
るＮチャネルＭＯＳトランジスタのバックゲートと低電
位電源との間にプルダウン用のＭＩＳトランジスタを介
挿し、インバータを含むコントロール回路によりコント
ロール信号の非反転および反転信号を生或して前記各Ｍ
ＩＳトランジスタのゲートに供給し、各ＭＩＳトランジ
スタのオン・オフを行うアナログスイッチ回路において
、前記コントロール回路に、しきい値の異なる複数のイ
ンバータを設け、少なくとも一方のインバータを介して
バックゲート制１Ｂ用スイッチのＭＩＳトランジスタの
ゲートにコントロール信号を供給し、他方のインバータ
を介してプルダウン用のＭＩＳトランジスタのゲートに
コントロール信号を供給するように構成する。
本発明は、アナログスイッチ回路に係り、詳しくは、Ｍ
ＩＳトランジスタを用いたアナログスイッチ回路に関す
る。
ＩＳトランジスタを用いたアナログスイッチ回路に関す
る。
Ｍｒ．トランジスタ、例えばＭＯＳトランジスタは、ゲ
ート電流が流れない、直流的なオフセット電圧をもたな
いという点で、アナログスイッチ（ａｎａｌｏｇ ｓｗ
ｉｔｃｈ ）に適している。ＮＭＯＳｔ−ランジスタの
場合は、ゲート電圧よりトランジスタのしきい値電圧Ｖ
ＴＩＩだけ低い信号までしかスイッチできないが、ＣＭ
ＯＳスイッチの場合は、ほぼゲート電圧までの信号をス
イッチできる。オン抵抗とオフ抵抗の比は３Ｘ１０’以
上とれるが、オン抵抗（ｏｎ ｒｅｓｉｓｔａｎｃｅ
）そのものが大きいので電流を流すスイッチには適さな
い。
ート電流が流れない、直流的なオフセット電圧をもたな
いという点で、アナログスイッチ（ａｎａｌｏｇ ｓｗ
ｉｔｃｈ ）に適している。ＮＭＯＳｔ−ランジスタの
場合は、ゲート電圧よりトランジスタのしきい値電圧Ｖ
ＴＩＩだけ低い信号までしかスイッチできないが、ＣＭ
ＯＳスイッチの場合は、ほぼゲート電圧までの信号をス
イッチできる。オン抵抗とオフ抵抗の比は３Ｘ１０’以
上とれるが、オン抵抗（ｏｎ ｒｅｓｉｓｔａｎｃｅ
）そのものが大きいので電流を流すスイッチには適さな
い。
近年、Ｂｉ−ＣＭＯＳプロセス等を用いたＩＣも増え、
アナログスイッチもスピードや耐圧等が要求されるよう
になってきた。特に、スイッチング周波数が高く双方向
に流れ出るリーク電流の少ないスイッチが要求されてい
る。このためスイッチング時の同時オンによる貫通電流
を少しでも小さく抑える必要がでてきている。
アナログスイッチもスピードや耐圧等が要求されるよう
になってきた。特に、スイッチング周波数が高く双方向
に流れ出るリーク電流の少ないスイッチが要求されてい
る。このためスイッチング時の同時オンによる貫通電流
を少しでも小さく抑える必要がでてきている。
従来のアナログスイッチ回路としては、例えば、第３図
に示すようなものがある。同図において、Ｑｌ 、Ｑｚ
はＰチャネルおよびＮチャネルからなりメインスイッチ
のバックゲートをコントロールする一方のＭＯＳトラン
ジスタ、Ｑ３ 、Ｑ４はメインスイッチを構成するＭＯ
Ｓトランジスタ、Ｑ，、Ｑ６はメインスイッチのバック
ゲートをコントロールする他方のＭＯＳトランジスタ、
Ｑ，はＭＯＳトランジスタＱｒ ，Ｑｚ 、Ｑｓ 、Ｑ
ａを介してＭＯＳトランジスタＱ４のバソクゲート電位
を制御するプルダウン用のＭＯＳトランジスタ、１、２
はコントロール信号ＣＯＮＴを反転等するインバータで
ある。また、ＶＤＤは高電位電源、ＶＳＳは低電位電源
、Ｉ／Ｏは入出力ラインである。
に示すようなものがある。同図において、Ｑｌ 、Ｑｚ
はＰチャネルおよびＮチャネルからなりメインスイッチ
のバックゲートをコントロールする一方のＭＯＳトラン
ジスタ、Ｑ３ 、Ｑ４はメインスイッチを構成するＭＯ
Ｓトランジスタ、Ｑ，、Ｑ６はメインスイッチのバック
ゲートをコントロールする他方のＭＯＳトランジスタ、
Ｑ，はＭＯＳトランジスタＱｒ ，Ｑｚ 、Ｑｓ 、Ｑ
ａを介してＭＯＳトランジスタＱ４のバソクゲート電位
を制御するプルダウン用のＭＯＳトランジスタ、１、２
はコントロール信号ＣＯＮＴを反転等するインバータで
ある。また、ＶＤＤは高電位電源、ＶＳＳは低電位電源
、Ｉ／Ｏは入出力ラインである。
このようなアナログスイッチ回路では、コントロール信
号ＣＯＮＴのレベルＣ，が第４図に示すように“Ｈ″レ
ベルに立上るとメインスイッチを構或するＭＯＳトラン
ジスタＱ． 、Ｑ４の各ゲートへ互いに逆相の電位が印
加されて共にオンし、スイッチング動作をする。このと
き、バックゲートコントロール用のＭＯＳトランジスタ
Ｑ， 、Ｑ．およびＭＯＳトランジスタＱｓ 、Ｑ．は
同時にオンし、ＮチャネルであるＭＯＳトランジスタＱ
４のバックゲート電位が低電位ＶＳＳから入出力ライン
Ｉ／Ｏの電位へと変化していき最終的に入出力ラインＩ
／Ｏの電位と同じになる。これは、ＭＯＳトランジスタ
Ｑ４がオンする過程でそのバックゲート電位が深く維持
されたまま（■３，のまま）であると、スイッチングの
動作スピードが遅くなるのを防ぐためであり、またいわ
ゆるオン抵抗を小さくするためである。なお、ＭＯＳト
ランジスタＱＩ１Ｑ２とＭｏＳトランジスタＱ５、Ｑ６
の２組を設けているのは、何れの入出力ラインＩ／Ｏか
ら信号が入力しても対処できるようにするためである。
号ＣＯＮＴのレベルＣ，が第４図に示すように“Ｈ″レ
ベルに立上るとメインスイッチを構或するＭＯＳトラン
ジスタＱ． 、Ｑ４の各ゲートへ互いに逆相の電位が印
加されて共にオンし、スイッチング動作をする。このと
き、バックゲートコントロール用のＭＯＳトランジスタ
Ｑ， 、Ｑ．およびＭＯＳトランジスタＱｓ 、Ｑ．は
同時にオンし、ＮチャネルであるＭＯＳトランジスタＱ
４のバックゲート電位が低電位ＶＳＳから入出力ライン
Ｉ／Ｏの電位へと変化していき最終的に入出力ラインＩ
／Ｏの電位と同じになる。これは、ＭＯＳトランジスタ
Ｑ４がオンする過程でそのバックゲート電位が深く維持
されたまま（■３，のまま）であると、スイッチングの
動作スピードが遅くなるのを防ぐためであり、またいわ
ゆるオン抵抗を小さくするためである。なお、ＭＯＳト
ランジスタＱＩ１Ｑ２とＭｏＳトランジスタＱ５、Ｑ６
の２組を設けているのは、何れの入出力ラインＩ／Ｏか
ら信号が入力しても対処できるようにするためである。
〔発明が解決しようとする課Ｂ］
しかしながら、このような従来のアナログスイッチ回路
にあっては、バックゲートコントロール用のＭＯＳトラ
ンジスタＱ， 、Ｑ．およびＭＯＳトランジスタＱ．
、Ｑ．とプルダウン用のＭＯＳトランジスタＱ，に対し
てＰチャネル形とＮチャネル形で互いに逆位相の電位を
ゲートに加えてスイッチングさせる構或であるが、特に
ＭＯＳトランジスタＱ，、ＭＯＳトランジスタＱ，が共
にオンする期間が存在し、これがリーク電流となり性能
低下を招くという問題点があった。
にあっては、バックゲートコントロール用のＭＯＳトラ
ンジスタＱ， 、Ｑ．およびＭＯＳトランジスタＱ．
、Ｑ．とプルダウン用のＭＯＳトランジスタＱ，に対し
てＰチャネル形とＮチャネル形で互いに逆位相の電位を
ゲートに加えてスイッチングさせる構或であるが、特に
ＭＯＳトランジスタＱ，、ＭＯＳトランジスタＱ，が共
にオンする期間が存在し、これがリーク電流となり性能
低下を招くという問題点があった。
すなわち、第４図に問題点に関連する部分のタイミング
チャートを示すように、■区間ではＭ○Ｓトランジスタ
Ｑ５がオフのためリークしないが、■区間に移るとコン
トロール信号ＣＯＮＴをインバータ１を介して反転させ
た信号Ｃ！ｌがＭＯＳトランジスタＱ７およびＭＯＳト
ランジスタＱ，の各ゲートに加わるため、ＭＯＳトラン
ジスタＱ７がオフする前にＭＯＳトランジスタＱ，がオ
ンするので、入出力ラインＩ／Ｏから低電位ＶｔＸ側に
矢印で示すようにリーク電流が流れる。区間■ではＭＯ
ＳトランジスタＱ７がオフしてリークせず、コントロー
ル｛Ｋ号ＣＯＮＴのレベルＣＡが再び“Ｌ゛′に下がる
区間■に至るＭＯＳトランジスタＱ，がオフする前にＭ
ＯＳトランジスタＱ，がオンし、同様にリーク電流が流
れる。そして、区間■ではＭＯＳトランジスタＱ，がオ
フするためリークしない。
チャートを示すように、■区間ではＭ○Ｓトランジスタ
Ｑ５がオフのためリークしないが、■区間に移るとコン
トロール信号ＣＯＮＴをインバータ１を介して反転させ
た信号Ｃ！ｌがＭＯＳトランジスタＱ７およびＭＯＳト
ランジスタＱ，の各ゲートに加わるため、ＭＯＳトラン
ジスタＱ７がオフする前にＭＯＳトランジスタＱ，がオ
ンするので、入出力ラインＩ／Ｏから低電位ＶｔＸ側に
矢印で示すようにリーク電流が流れる。区間■ではＭＯ
ＳトランジスタＱ７がオフしてリークせず、コントロー
ル｛Ｋ号ＣＯＮＴのレベルＣＡが再び“Ｌ゛′に下がる
区間■に至るＭＯＳトランジスタＱ，がオフする前にＭ
ＯＳトランジスタＱ，がオンし、同様にリーク電流が流
れる。そして、区間■ではＭＯＳトランジスタＱ，がオ
フするためリークしない。
このように、少なくても区間■■においてＭＯＳトラン
ジスタＱ５、Ｑ，が共にオンするので、リーク電流が存
在し、これはＭＯＳトランジスタＱ． 、Ｑ．のスイッ
チング周波数が高くなると人出力ラインＩ／Ｏの信号に
大きな影響を与え、例えばホールドアンプや積分器（特
に容量の小さいもの）にアナログスイッチを用いた場合
、信号処理に誤差を生じ性能が低下するという問題点が
発生する。
ジスタＱ５、Ｑ，が共にオンするので、リーク電流が存
在し、これはＭＯＳトランジスタＱ． 、Ｑ．のスイッ
チング周波数が高くなると人出力ラインＩ／Ｏの信号に
大きな影響を与え、例えばホールドアンプや積分器（特
に容量の小さいもの）にアナログスイッチを用いた場合
、信号処理に誤差を生じ性能が低下するという問題点が
発生する。
マタ、コントロール信号ＣＯＮＴのレベル変化が遅い場
合もＭＯＳトランジスタＱ，、Ｑ，のオン時間が長くな
り、上記同様の不具合がある。
合もＭＯＳトランジスタＱ，、Ｑ，のオン時間が長くな
り、上記同様の不具合がある。
なお、上記の例は、第３図中右側の入出力ラインＩ／Ｏ
からリーク電流が低電位ＶＳＳ側に流れる例であるが、
これに限らず、例えば図中左側の入出力ラインＩ／Ｏか
らＭＯＳトランジスタＱ１、Ｑ２を介して電流が流れる
場合も同様の問題点がある。
からリーク電流が低電位ＶＳＳ側に流れる例であるが、
これに限らず、例えば図中左側の入出力ラインＩ／Ｏか
らＭＯＳトランジスタＱ１、Ｑ２を介して電流が流れる
場合も同様の問題点がある。
そこで本発明は、リーク電流を防止して性能向上を図る
ことのできるアナログスイッチ回路を提供することを目
的としている． 〔課題を解決するための手段〕 本発明によるアナログスイッチ回路は上記目的のため、
ＰチャネルおよびＮチャネルの各ＭＩＳトランジスタか
らなるメインスイッチにより伝送信号のスイッチングを
行うとともに、伝送信号の入出力ラインの少なくとも一
方とメインスイッチを構或するＮチャネルＭＩＳトラン
ジスタのバックゲートとの間にＰチャネルおよびＮチャ
ネルの各ＭＩＳＩ−ランジスタからなるバックゲート制
御用スイッチを介挿し、さらに、メインスイソチを構或
するＮチャネルＭＯＳトランジスタのバックゲートと低
電位電源との間にプルダウン用のＭＩＳトランジスタを
介挿し、インバータを含むコントロール回路によりコン
トロール信号の非反転および反転信号を生或して前記各
ＭＩＳトランジスタのゲートに供給し、各ＭＩＳトラン
ジスタのオン・オフを行うアナログスイッチ回路におい
て、前記コントロール回路に、しきい値の異なる複数の
インバータを設け、少なくとも一方のインバータを介し
てバックゲート制御用スイッチのＭＩＳトランジスタの
ゲートにコントロール信号を供給し、他方のインバータ
を介してプルダウン用のＭＩＳトランジスタのゲートに
コントロール信号を供給するようにしている。
ことのできるアナログスイッチ回路を提供することを目
的としている． 〔課題を解決するための手段〕 本発明によるアナログスイッチ回路は上記目的のため、
ＰチャネルおよびＮチャネルの各ＭＩＳトランジスタか
らなるメインスイッチにより伝送信号のスイッチングを
行うとともに、伝送信号の入出力ラインの少なくとも一
方とメインスイッチを構或するＮチャネルＭＩＳトラン
ジスタのバックゲートとの間にＰチャネルおよびＮチャ
ネルの各ＭＩＳＩ−ランジスタからなるバックゲート制
御用スイッチを介挿し、さらに、メインスイソチを構或
するＮチャネルＭＯＳトランジスタのバックゲートと低
電位電源との間にプルダウン用のＭＩＳトランジスタを
介挿し、インバータを含むコントロール回路によりコン
トロール信号の非反転および反転信号を生或して前記各
ＭＩＳトランジスタのゲートに供給し、各ＭＩＳトラン
ジスタのオン・オフを行うアナログスイッチ回路におい
て、前記コントロール回路に、しきい値の異なる複数の
インバータを設け、少なくとも一方のインバータを介し
てバックゲート制御用スイッチのＭＩＳトランジスタの
ゲートにコントロール信号を供給し、他方のインバータ
を介してプルダウン用のＭＩＳトランジスタのゲートに
コントロール信号を供給するようにしている。
本発明では、コントロール回路にしきい値の異なる複数
のインバータが設けられ、各インバータを別々に介して
バックゲート制御用スイッチのＭＩｓトランジスタのゲ
ートおよび低電位電源までプルダウンするＭＩＳトラン
ジスタのゲートにコントロール信号が供給される。
のインバータが設けられ、各インバータを別々に介して
バックゲート制御用スイッチのＭＩｓトランジスタのゲ
ートおよび低電位電源までプルダウンするＭＩＳトラン
ジスタのゲートにコントロール信号が供給される。
したがって、上記各ＭＩＳトランジスタのゲートに加わ
る電位に時間差が生じて同時オンの瞬間がなくなり、リ
ーク電源の発生が抑えられる。
る電位に時間差が生じて同時オンの瞬間がなくなり、リ
ーク電源の発生が抑えられる。
以下、本発明を図面に基づいて説明する。
第１、２図は本発明に係るアナログスイッチ回路の一実
施例を示す図である。第ｌ図はアナログスイッチ回路の
回路図であり、この図において、Ｑ． 、Ｑ．はＰチャ
ネルおよびＮチャネルからなりメインスイッチを構成し
て伝送信号のスイッチングを行うＭＯＳトランジスタ、
Ｑ， 、Ｑ．は入出力ラインＩ／Ｏの一方とメインスイ
ッチを構成するＮチャネルＭＯＳトランジスタＱ４のバ
ックゲートとの間に介挿され、バックゲート制御用スイ
ッチを構或するＰチャネルおよびＮチャネルのＭＯＳト
ランジスタ、Ｑｓ ，Ｑ．も同じくバックゲート制御用
スイッチを構或するＰチャネルおよびＮチャネルのＭＯ
Ｓトランジスタで、他方の人出力ラインＩ／ＯとＭＯＳ
トランジスタＱ４のバックゲートとの間に介挿されるも
の、Ｑ，はＭＯＳトランジスタＱ４のバックゲートと低
電位電源ＶＳＳとの間に介挿されたプルダウン用のＭＯ
Ｓトランジスタである。
施例を示す図である。第ｌ図はアナログスイッチ回路の
回路図であり、この図において、Ｑ． 、Ｑ．はＰチャ
ネルおよびＮチャネルからなりメインスイッチを構成し
て伝送信号のスイッチングを行うＭＯＳトランジスタ、
Ｑ， 、Ｑ．は入出力ラインＩ／Ｏの一方とメインスイ
ッチを構成するＮチャネルＭＯＳトランジスタＱ４のバ
ックゲートとの間に介挿され、バックゲート制御用スイ
ッチを構或するＰチャネルおよびＮチャネルのＭＯＳト
ランジスタ、Ｑｓ ，Ｑ．も同じくバックゲート制御用
スイッチを構或するＰチャネルおよびＮチャネルのＭＯ
Ｓトランジスタで、他方の人出力ラインＩ／ＯとＭＯＳ
トランジスタＱ４のバックゲートとの間に介挿されるも
の、Ｑ，はＭＯＳトランジスタＱ４のバックゲートと低
電位電源ＶＳＳとの間に介挿されたプルダウン用のＭＯ
Ｓトランジスタである。
また、１０はコントロール回路であり、コントロール回
路ＩＯはインバータ１１〜１３により構威される。
路ＩＯはインバータ１１〜１３により構威される。
インバータ１１およびインバータ１２にはコントロール
信号ＣＯＮＴが入力されており、インバータ１ｌは高い
スレショルドレベルＶＴＲ（Ｌきい値）ヲ有し、インバ
ータ１２は低いスレショルドレベルＶＴＨを有している
。コントロール信号ＣＯＮＴはインバータ１１およびイ
ンバータｌ３を介して非反転のままで（遅延はあるが）
ＭＯＳ トランジスタＱ２、Ｑ． 、Ｑ．の各ゲートに
供給されるとともに、インバータ１ｌを介してＱ，，Ｑ
． 、Ｑｓの各ゲートに供給され、さらにインバータ１
２を介してＭＯＳトランジスタＱ７のゲートに供給され
る。
信号ＣＯＮＴが入力されており、インバータ１ｌは高い
スレショルドレベルＶＴＲ（Ｌきい値）ヲ有し、インバ
ータ１２は低いスレショルドレベルＶＴＨを有している
。コントロール信号ＣＯＮＴはインバータ１１およびイ
ンバータｌ３を介して非反転のままで（遅延はあるが）
ＭＯＳ トランジスタＱ２、Ｑ． 、Ｑ．の各ゲートに
供給されるとともに、インバータ１ｌを介してＱ，，Ｑ
． 、Ｑｓの各ゲートに供給され、さらにインバータ１
２を介してＭＯＳトランジスタＱ７のゲートに供給され
る。
以上の構成において、第２図にタイミングチャートを示
すよう、にコントロール信号ＣＯＮＴのレベルＣＡが“
Ｈ′レベルに立上るとメインスイッチを構成するＭＯＳ
トランジスタＱ． 、Ｑ４が共にオンしてスイッチング
により人出力ラインを通して信号の伝送が行われる。こ
のとき、リーク電流に関連する部分に着目すると、次の
ようになる。
すよう、にコントロール信号ＣＯＮＴのレベルＣＡが“
Ｈ′レベルに立上るとメインスイッチを構成するＭＯＳ
トランジスタＱ． 、Ｑ４が共にオンしてスイッチング
により人出力ラインを通して信号の伝送が行われる。こ
のとき、リーク電流に関連する部分に着目すると、次の
ようになる。
すなわち、コントロール信号ＣＯＮＴが入ると、まず先
にスレショルドレベルＶｉＨの低いインバータ１２が動
作してその出力電位Ｃｃが反転し、その後スレショルド
レベルＶＴＨの高いインバータ１１が動作してその出力
電位Ｃ．が反転する。したがって、ＭＯＳＩ−ランジス
タＱ，が先にオフし、それからＭＯＳトランジスタＱ，
がオンするため、第２図に斜線で示すようにＭＯＳトラ
ンジスタＱ，、Ｑ７が共にオフする区間が存在し、入力
出ラインＩ／ＯよりＭＯＳトランジスタＱ，を介して低
電位電源ＶＳＳ側へ電流が流れるパス（第１図中の矢印
のバス）がなくなり、リーク電流を防止することができ
る。したがって、コントロール信号のレベル変化が遅い
場合やＭＯＳトランジスタＱ，、Ｑ４のスイッチング周
波数が高くなってもリーク電流が防止されることから、
入出力ラインＩ／Ｏの信号に影響を与えることがなく、
アナログスイッチ回路としての性能向上を図ることがで
きる。
にスレショルドレベルＶｉＨの低いインバータ１２が動
作してその出力電位Ｃｃが反転し、その後スレショルド
レベルＶＴＨの高いインバータ１１が動作してその出力
電位Ｃ．が反転する。したがって、ＭＯＳＩ−ランジス
タＱ，が先にオフし、それからＭＯＳトランジスタＱ，
がオンするため、第２図に斜線で示すようにＭＯＳトラ
ンジスタＱ，、Ｑ７が共にオフする区間が存在し、入力
出ラインＩ／ＯよりＭＯＳトランジスタＱ，を介して低
電位電源ＶＳＳ側へ電流が流れるパス（第１図中の矢印
のバス）がなくなり、リーク電流を防止することができ
る。したがって、コントロール信号のレベル変化が遅い
場合やＭＯＳトランジスタＱ，、Ｑ４のスイッチング周
波数が高くなってもリーク電流が防止されることから、
入出力ラインＩ／Ｏの信号に影響を与えることがなく、
アナログスイッチ回路としての性能向上を図ることがで
きる。
その結果、例えば本実施例のアナログスイッチ回路をホ
ールドアンプや積分器に用いた場合でも信号処理に誤差
が発生せず、処理性能が向上する。
ールドアンプや積分器に用いた場合でも信号処理に誤差
が発生せず、処理性能が向上する。
また、本実施例では上記結果を得るための構或が簡単で
あるという利点がある。
あるという利点がある。
なお、上記実施例は第１図右側の入出力ラインＩ／Ｏか
らのリーク電流を防止する例として説明しているが、左
側の入出力ラインＩ／ＯからＭＯＳトランジスタＱ．，
Ｑ．を介して流れるリーク電流の発生も防止することが
できるのは勿論である。
らのリーク電流を防止する例として説明しているが、左
側の入出力ラインＩ／ＯからＭＯＳトランジスタＱ．，
Ｑ．を介して流れるリーク電流の発生も防止することが
できるのは勿論である。
また、上記実施例ではコントロール回路にインバータを
使用しているが、このインバータの機能は、例えば二人
カ〜三入力のナンドゲートの入力端子ヲシコートシてス
レシゴルドレベルの違いを作り出すような回路を用いて
もよい。また、同様の考え方でＭＯＳトランジスタＱ，
、Ｑ．のスレショルドレベルを変えても動作としては同
じである。
使用しているが、このインバータの機能は、例えば二人
カ〜三入力のナンドゲートの入力端子ヲシコートシてス
レシゴルドレベルの違いを作り出すような回路を用いて
もよい。また、同様の考え方でＭＯＳトランジスタＱ，
、Ｑ．のスレショルドレベルを変えても動作としては同
じである。
本発明によれば、信号伝送のスイッチング時にリーク電
流の発生を防止することができ、スイッチング性能を向
上させることができる。
流の発生を防止することができ、スイッチング性能を向
上させることができる。
第１、２図は本発明に係るアナログスイッチ回路の一実
施例を示す図であり、 第１図はその回路図、 第２図はそのタイξングチャート、 第３、４図は従来のアナログスイッチ回路を示す図であ
り、 第３図はその回路図、 第４図はそのタイ ミングチャートである。 Ｑ． 、Ｑ． 、Ｑ，、Ｑ． ・・・・・・ＭＯＳトランジスタ（バックゲート制御用
スイッチ）、 Ｑ．、Ｑ．・・・・・・ＭＯＳトランジスタ（メインス
イッチ）、 Ｑ，・・・・・・プルダウン用のＭＯＳトランジスタ、
１０・・・・・・コントロール回路、 １１〜１３・・・・・・インバータ。 Ｇ（ｉ５
施例を示す図であり、 第１図はその回路図、 第２図はそのタイξングチャート、 第３、４図は従来のアナログスイッチ回路を示す図であ
り、 第３図はその回路図、 第４図はそのタイ ミングチャートである。 Ｑ． 、Ｑ． 、Ｑ，、Ｑ． ・・・・・・ＭＯＳトランジスタ（バックゲート制御用
スイッチ）、 Ｑ．、Ｑ．・・・・・・ＭＯＳトランジスタ（メインス
イッチ）、 Ｑ，・・・・・・プルダウン用のＭＯＳトランジスタ、
１０・・・・・・コントロール回路、 １１〜１３・・・・・・インバータ。 Ｇ（ｉ５
Claims (1)
- 【特許請求の範囲】 ＰチャネルおよびＮチャネルの各ＭＩＳトランジスタ
からなるメインスイッチにより伝送信号のスイッチング
を行うとともに、 伝送信号の入出力ラインの少なくとも一方とメインスイ
ッチを構成するＮチャネルＭＩＳトランジスタのバック
ゲートとの間にＰチャネルおよびＮチャネルの各ＭＩＳ
トランジスタからなるバックゲート制御用スイッチを介
挿し、 さらに、メインスイッチを構成するＮチャネルＭＯＳト
ランジスタのバックゲートと低電位電源との間にプルダ
ウン用のＭＩＳトランジスタを介挿し、 インバータを含むコントロール回路によりコントロール
信号の非反転および反転信号を生成して前記各ＭＩＳト
ランジスタのゲートに供給し、各ＭＩＳトランジスタの
オン・オフを行うアナログスイッチ回路において、 前記コントロール回路に、しきい値の異なる複数のイン
バータを設け、 少なくとも一方のインバータを介してバックゲート制御
用スイッチのＭＩＳトランジスタのゲートにコントロー
ル信号を供給し、他方のインバータを介してプルダウン
用のＭＩＳトランジスタのゲートにコントロール信号を
供給するようにしたことを特徴とするアナログスイッチ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18414389A JPH0348520A (ja) | 1989-07-15 | 1989-07-15 | アナログスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18414389A JPH0348520A (ja) | 1989-07-15 | 1989-07-15 | アナログスイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348520A true JPH0348520A (ja) | 1991-03-01 |
Family
ID=16148123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18414389A Pending JPH0348520A (ja) | 1989-07-15 | 1989-07-15 | アナログスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348520A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05327436A (ja) * | 1992-05-25 | 1993-12-10 | Toshiba Corp | アナログスイッチ |
| JPH06169247A (ja) * | 1992-11-30 | 1994-06-14 | New Japan Radio Co Ltd | アナログスイッチ |
| US6348831B1 (en) | 1998-12-17 | 2002-02-19 | Nec Corporation | Semiconductor device with back gate voltage controllers for analog switches |
| DE102008023959A1 (de) * | 2008-05-16 | 2009-12-10 | Austriamicrosystems Ag | Schalteranordnung und Verfahren zum schaltbaren Verbinden zweier Anschlüsse |
| JP2009296516A (ja) * | 2008-06-09 | 2009-12-17 | Denso Corp | アナログスイッチおよびスイッチトキャパシタフィルタ |
| JP2014093637A (ja) * | 2012-11-02 | 2014-05-19 | Hioki Ee Corp | スイッチ装置 |
-
1989
- 1989-07-15 JP JP18414389A patent/JPH0348520A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05327436A (ja) * | 1992-05-25 | 1993-12-10 | Toshiba Corp | アナログスイッチ |
| JPH06169247A (ja) * | 1992-11-30 | 1994-06-14 | New Japan Radio Co Ltd | アナログスイッチ |
| US6348831B1 (en) | 1998-12-17 | 2002-02-19 | Nec Corporation | Semiconductor device with back gate voltage controllers for analog switches |
| DE102008023959A1 (de) * | 2008-05-16 | 2009-12-10 | Austriamicrosystems Ag | Schalteranordnung und Verfahren zum schaltbaren Verbinden zweier Anschlüsse |
| JP2009296516A (ja) * | 2008-06-09 | 2009-12-17 | Denso Corp | アナログスイッチおよびスイッチトキャパシタフィルタ |
| JP2014093637A (ja) * | 2012-11-02 | 2014-05-19 | Hioki Ee Corp | スイッチ装置 |
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