JPH01309414A - バッファ回路 - Google Patents
バッファ回路Info
- Publication number
- JPH01309414A JPH01309414A JP63140886A JP14088688A JPH01309414A JP H01309414 A JPH01309414 A JP H01309414A JP 63140886 A JP63140886 A JP 63140886A JP 14088688 A JP14088688 A JP 14088688A JP H01309414 A JPH01309414 A JP H01309414A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- terminal
- mos transistor
- turned
- whose
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バッファ回路特に駆動能力の大きいバッファ
回路に関する。
回路に関する。
一般にバッファ回路は負荷が大きい箇所、あるいはスピ
ードが要求される箇所に使用されている。
ードが要求される箇所に使用されている。
従来のバッファ回路の一例を第３図に示す。図において
ゲートを入力端子１に接続したインバータ１７の出力は
端子１８に接続される。ＰチャネルＭＯＳトランジスタ
１０のソース電源ＶＤＤゲートを端子１８、ドレインを
出力端子１に接続しＮチャネルＭＯ３トランジスタ１１
のソースをグランドＧＮＤ、ゲートとドレインを前記Ｐ
チャネルＭＯＳトランジスタ１０のゲートとドレインに
それぞれ接続している。
ゲートを入力端子１に接続したインバータ１７の出力は
端子１８に接続される。ＰチャネルＭＯＳトランジスタ
１０のソース電源ＶＤＤゲートを端子１８、ドレインを
出力端子１に接続しＮチャネルＭＯ３トランジスタ１１
のソースをグランドＧＮＤ、ゲートとドレインを前記Ｐ
チャネルＭＯＳトランジスタ１０のゲートとドレインに
それぞれ接続している。
従来のバッファ回路において、図３の入力端子１の電圧
が変化する期間については、ＰチャネルＭＯＳトランジ
スタ１０とＮチャネルＭＯＳトランジスタ１１が共にオ
ンし、貫通電流が流れる。この貫通電流は無駄な消費電
力となり、またノイズを発生させる。このノイズはバッ
ファ回路の駆動能力や動作スピードによるが数十ｍＶか
ら数百ｍＶに達し、誤動作の原因となる。
が変化する期間については、ＰチャネルＭＯＳトランジ
スタ１０とＮチャネルＭＯＳトランジスタ１１が共にオ
ンし、貫通電流が流れる。この貫通電流は無駄な消費電
力となり、またノイズを発生させる。このノイズはバッ
ファ回路の駆動能力や動作スピードによるが数十ｍＶか
ら数百ｍＶに達し、誤動作の原因となる。
本発明の目的は、貫通電流を流さないバッファ回路を提
供することにある。
供することにある。
本発明のバッファ回路は、複数のＭＯＳトランジスタか
らなる群を２個有し、第１群の第１入力信号を第２群の
出力信号とし、第２群の第１入力信号を第１群の出力信
号とし、第１群の第２入力信号と第２群の第２入力信号
は共通の入力端子からの入力信号とし、第１群の出力と
第２群の出力とをそれぞれ出力共通でソース独立の各々
ＰチャネルＭＯ８）う、ンジスタとＮチャネルＭＯＳト
ランジスタのゲートに入力することにより構成される。
らなる群を２個有し、第１群の第１入力信号を第２群の
出力信号とし、第２群の第１入力信号を第１群の出力信
号とし、第１群の第２入力信号と第２群の第２入力信号
は共通の入力端子からの入力信号とし、第１群の出力と
第２群の出力とをそれぞれ出力共通でソース独立の各々
ＰチャネルＭＯ８）う、ンジスタとＮチャネルＭＯＳト
ランジスタのゲートに入力することにより構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
ソースを電源ＶＤＤに、ゲートを入力端子１に、ドレイ
ンを端子１３に接続するＰチャネルＭＯＳトランジスタ
２と、ソースを端子１５に、ゲートをインバータ５にの
出力に、ドレインを端子１３に接続するＮチャネルＭＯ
Ｓトランジスタ３と、ドレインを端子１５に、ゲートを
入力端子１に、ソースをグランドＧＮＤに接続するＮチ
ャネルＭＯＳトランジスタ４と、ソースを電源ＶＤＤに
、ゲートを入力端子１に、ドレインを端子１６に接続す
るＰチャネルＭＯＳトランジスタロと、ソースを端子１
６に、ゲートをインバータ９の出力に、ドレインを端子
１４に接続するＰチャネルＭＯＳトランジスタ７と、ソ
ースをグランドＧＮＤ。
ンを端子１３に接続するＰチャネルＭＯＳトランジスタ
２と、ソースを端子１５に、ゲートをインバータ５にの
出力に、ドレインを端子１３に接続するＮチャネルＭＯ
Ｓトランジスタ３と、ドレインを端子１５に、ゲートを
入力端子１に、ソースをグランドＧＮＤに接続するＮチ
ャネルＭＯＳトランジスタ４と、ソースを電源ＶＤＤに
、ゲートを入力端子１に、ドレインを端子１６に接続す
るＰチャネルＭＯＳトランジスタロと、ソースを端子１
６に、ゲートをインバータ９の出力に、ドレインを端子
１４に接続するＰチャネルＭＯＳトランジスタ７と、ソ
ースをグランドＧＮＤ。
ゲートを入力端子１に、ドレインを端子１４に接続する
ＮチャネルＭＯＳトランジスタ８と、ソースを電源ＶＤ
Ｄに、ゲートを端子１３にドレインを出力端子１２に接
続するＰチャネルＭＯＳトランジスタ１０と、ソースを
グランドＧＮＤ、ゲートを端子１４に、ドレインを出力
端子１２に接続するＮチャネルＭＯＳトランジスタ１１
と、端子１３をゲートとする前記インバータ９と、端子
１４をゲートとする前記インバータ５を有している。
ＮチャネルＭＯＳトランジスタ８と、ソースを電源ＶＤ
Ｄに、ゲートを端子１３にドレインを出力端子１２に接
続するＰチャネルＭＯＳトランジスタ１０と、ソースを
グランドＧＮＤ、ゲートを端子１４に、ドレインを出力
端子１２に接続するＮチャネルＭＯＳトランジスタ１１
と、端子１３をゲートとする前記インバータ９と、端子
１４をゲートとする前記インバータ５を有している。
次にこの実施例につき動作を説明すると、入力端子１の
電圧レベルがＶＴＮよりも低いとき、ＰチャネルＭＯ３
トランジスタ２，６はオンし、ＮチャネルＭＯＳトラン
ジスタ４，８はオフし端子３はハイレベルで、Ｐチャネ
ルＭＯＳトランジスタ１０はオフし、インバータ９の出
力はロウレベルでＰチャネルＭＯＳトランジスタフはオ
ンし、端子１４はハイレベルでＮチャネルＭＯＳトラン
ジスタ１１はオンする。逆に入力端子１の電圧レベルが
ＶＴＰよりも高いとき、ＰチャネルＭＯＳトランジスタ
２，６はオフし、ＮチャネルＭＯＳトランジスタ４，８
はオンし、端子４はロウレ−＜ ルでＮチャネルＭＯＳ
トランジスタ１１はオフし、インバータ５の出力はハイ
レベルでＮチャネルＭＯＳトランジスタ３はオンし、端
子１４はロウレベルでＰチャネルＭＯＳトランジスタ１
０はオンする。次に入力端子１がロウレベルからハイレ
ベルに変化する過程において、ＶＴＮと同レベルになっ
た時に、ＮチャネルＭＯＳトランジスタ４゜８がオンし
、端子１４がハイレベルからロウレベルに変化する過程
においてＶＴＮよりも低くなったときにＮチャネルＭＯ
Ｓトランジスタ１１がオフし、インバータ５の出力はロ
ウレベルからハイレベルに変化し、ＶＴＮよりも高くな
ったときにＮチャネルＭＯＳトランジスタ３がオンし、
端子１３がハイレベルからローレベルに変化する過程に
おいてｖＴＰよりも低くなったときにＰチャネルＭＯＳ
トランジスタ１０がオンする。逆に、入力端子１がハイ
レベルからロウレベルに変化する過程において、ＶＴＰ
と同レベルになった時に、ＰチャネルＭＯＳトランジス
タ２，６がオンし、端子１３がロウレベルからハイレベ
ルに変化する過程においてＶＴＰよりも高くなったとき
に、ＰチャネルＭＯＳトランジスタ１０がオフし、イン
バータ９の出力はハイレベルからロウレベルに変化し、
ＶＴＰよりも低くなったときにＰチャネルＭＯＳトラン
ジスタがオンし、端子１４がロウレベルからハイレベル
に変化する過程においてＶＴＮよりも高くなったときに
ＮチャネルＭＯＳトランジスタ１１がオンする。ここに
Ｖ ＴＮ ＋ Ｖ ＴＰは各々ＮチャネルＭＯＳトラン
ジスタ３，４，８，１１、ＰチャネルＭＯＳトランジス
タ２，６，７．１０のスレッショルド電圧である。以上
の説明のように、入力端子１の電圧レベルが変化する期
間において、ＰチャネルＭＯＳトランジスタ１０とＮチ
ャネルＭＯＳトランジスタ１１のどちらか片方がオフし
、共にオフの状態になった後もう片方がオンするため共
にオンする状態がない。なおインバータ５゜９、Ｎチャ
ネルＭＯＳトランジスタ３，４，８、ＰチャネルＭＯＳ
トランジスタ２，６．７は駆動能力が小さいため貫通電
流は問題とならない。
電圧レベルがＶＴＮよりも低いとき、ＰチャネルＭＯ３
トランジスタ２，６はオンし、ＮチャネルＭＯＳトラン
ジスタ４，８はオフし端子３はハイレベルで、Ｐチャネ
ルＭＯＳトランジスタ１０はオフし、インバータ９の出
力はロウレベルでＰチャネルＭＯＳトランジスタフはオ
ンし、端子１４はハイレベルでＮチャネルＭＯＳトラン
ジスタ１１はオンする。逆に入力端子１の電圧レベルが
ＶＴＰよりも高いとき、ＰチャネルＭＯＳトランジスタ
２，６はオフし、ＮチャネルＭＯＳトランジスタ４，８
はオンし、端子４はロウレ−＜ ルでＮチャネルＭＯＳ
トランジスタ１１はオフし、インバータ５の出力はハイ
レベルでＮチャネルＭＯＳトランジスタ３はオンし、端
子１４はロウレベルでＰチャネルＭＯＳトランジスタ１
０はオンする。次に入力端子１がロウレベルからハイレ
ベルに変化する過程において、ＶＴＮと同レベルになっ
た時に、ＮチャネルＭＯＳトランジスタ４゜８がオンし
、端子１４がハイレベルからロウレベルに変化する過程
においてＶＴＮよりも低くなったときにＮチャネルＭＯ
Ｓトランジスタ１１がオフし、インバータ５の出力はロ
ウレベルからハイレベルに変化し、ＶＴＮよりも高くな
ったときにＮチャネルＭＯＳトランジスタ３がオンし、
端子１３がハイレベルからローレベルに変化する過程に
おいてｖＴＰよりも低くなったときにＰチャネルＭＯＳ
トランジスタ１０がオンする。逆に、入力端子１がハイ
レベルからロウレベルに変化する過程において、ＶＴＰ
と同レベルになった時に、ＰチャネルＭＯＳトランジス
タ２，６がオンし、端子１３がロウレベルからハイレベ
ルに変化する過程においてＶＴＰよりも高くなったとき
に、ＰチャネルＭＯＳトランジスタ１０がオフし、イン
バータ９の出力はハイレベルからロウレベルに変化し、
ＶＴＰよりも低くなったときにＰチャネルＭＯＳトラン
ジスタがオンし、端子１４がロウレベルからハイレベル
に変化する過程においてＶＴＮよりも高くなったときに
ＮチャネルＭＯＳトランジスタ１１がオンする。ここに
Ｖ ＴＮ ＋ Ｖ ＴＰは各々ＮチャネルＭＯＳトラン
ジスタ３，４，８，１１、ＰチャネルＭＯＳトランジス
タ２，６，７．１０のスレッショルド電圧である。以上
の説明のように、入力端子１の電圧レベルが変化する期
間において、ＰチャネルＭＯＳトランジスタ１０とＮチ
ャネルＭＯＳトランジスタ１１のどちらか片方がオフし
、共にオフの状態になった後もう片方がオンするため共
にオンする状態がない。なおインバータ５゜９、Ｎチャ
ネルＭＯＳトランジスタ３，４，８、ＰチャネルＭＯＳ
トランジスタ２，６．７は駆動能力が小さいため貫通電
流は問題とならない。
以上説明したように本発明は、ＰチャネルＭＯＳトラン
ジスタ１０とＮチャネルＭＯＳトランジスタ１１より構
成される相補型ＭＯＳトランジスタの共にオンする期間
をなくすことで貫通電流を取り除き、無駄な消費電力を
無くし、ノイズを数ｍＶにすることができる効果がある
。
ジスタ１０とＮチャネルＭＯＳトランジスタ１１より構
成される相補型ＭＯＳトランジスタの共にオンする期間
をなくすことで貫通電流を取り除き、無駄な消費電力を
無くし、ノイズを数ｍＶにすることができる効果がある
。
第１図は本発明の一実施例のバッファ回路の回路図、第
２図は第１図の各部の波形図、第３図は従来のバッファ
回路の回路図、第４図は第３図の各部の波形図である。 １・・・・・・入力端子、２・・・・・・ＰチャネルＭ
ＯＳトランジスタ、３・・・・・・ＮチャネルＭＯＳト
ランジスタ、４・・・・・・ＮチャネルＭＯＳトランジ
スタ、５・・・・・・インバータ、６・・・・・・Ｐチ
ャネルＭＯＳトランジスタ、７・・・・・・Ｐチャネル
ＭＯＳトランジスタ、８・・・・・・ＮチャネルＭＯＳ
トランジスタ、９・・・・・・インバータ、１０・・・
・・・ＰチャネルＭＯＳトランジスタ、１１・・・・・
・ＮチャネルＭＯ８＋−ランジスタ、１２・・・・・・
出力端子、１７・・・・・・インバータ。 代理人 弁理士 内 原 音
２図は第１図の各部の波形図、第３図は従来のバッファ
回路の回路図、第４図は第３図の各部の波形図である。 １・・・・・・入力端子、２・・・・・・ＰチャネルＭ
ＯＳトランジスタ、３・・・・・・ＮチャネルＭＯＳト
ランジスタ、４・・・・・・ＮチャネルＭＯＳトランジ
スタ、５・・・・・・インバータ、６・・・・・・Ｐチ
ャネルＭＯＳトランジスタ、７・・・・・・Ｐチャネル
ＭＯＳトランジスタ、８・・・・・・ＮチャネルＭＯＳ
トランジスタ、９・・・・・・インバータ、１０・・・
・・・ＰチャネルＭＯＳトランジスタ、１１・・・・・
・ＮチャネルＭＯ８＋−ランジスタ、１２・・・・・・
出力端子、１７・・・・・・インバータ。 代理人 弁理士 内 原 音
Claims (1)
- 複数のＭＯＳトランジスタからなる群を２個有し、第１
群の第１入力信号を第２群の出力信号とし、第２群の第
１入力信号を第１群の出力信号とし、第１群の第２入力
信号と第２群の第２入力信号は共通の入力端子からの入
力信号とし、第１群の出力と第２群の出力とをそれぞれ
出力共通でソース独立の各々ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタのゲートに入力す
ることを特徴とするバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140886A JPH01309414A (ja) | 1988-06-07 | 1988-06-07 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140886A JPH01309414A (ja) | 1988-06-07 | 1988-06-07 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01309414A true JPH01309414A (ja) | 1989-12-13 |
Family
ID=15279066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140886A Pending JPH01309414A (ja) | 1988-06-07 | 1988-06-07 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01309414A (ja) |
-
1988
- 1988-06-07 JP JP63140886A patent/JPH01309414A/ja active Pending
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