JPS58215827A - 論理回路 - Google Patents
論理回路Info
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- JPS58215827A JPS58215827A JP9876482A JP9876482A JPS58215827A JP S58215827 A JPS58215827 A JP S58215827A JP 9876482 A JP9876482 A JP 9876482A JP 9876482 A JP9876482 A JP 9876482A JP S58215827 A JPS58215827 A JP S58215827A
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- signal
- circuit
- mos
- trs
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、排他論理和および排他否定論理和回路に係
り、特に相補型ＭＯ８（以下ＣＭＯ８と略称する）ＩＮ
成に最適な論理回路に関する。
り、特に相補型ＭＯ８（以下ＣＭＯ８と略称する）ＩＮ
成に最適な論理回路に関する。
従来、排他論理和および排他否定論理和回路は、第１図
および第２図に示すように構成されている。第１図は排
他論理和回路を示すもので、第１．第２の入力信号Ｄ’
ｌｖ ＤＺ２をアンド回路ＡＮＤおよび第１のノア回路
ＮＯＲ，に供給し、このアンド回路ＡＮＤおよびノア回
路Ｎ０ＲＩの出力を第２のノア回路ＮＯＲ、に供給して
、入力信号ＤＩ ｌ ｒ ＩＸ ２の排他論理和を出力
信号Ｅ。ｌとして得る。
および第２図に示すように構成されている。第１図は排
他論理和回路を示すもので、第１．第２の入力信号Ｄ’
ｌｖ ＤＺ２をアンド回路ＡＮＤおよび第１のノア回路
ＮＯＲ，に供給し、このアンド回路ＡＮＤおよびノア回
路Ｎ０ＲＩの出力を第２のノア回路ＮＯＲ、に供給して
、入力信号ＤＩ ｌ ｒ ＩＸ ２の排他論理和を出力
信号Ｅ。ｌとして得る。
第２図は、排他否定論理和回路を示すもので、第１．第
２の入力信号１）ｚｌ ＋Ｄ７２をアンド回路ＡＮＤお
よびノア回路Ｎ０ＲＩに供給し、このアンド回路ＡＮＤ
およびノア回路ＮＯＲ，の出力をオア回路ＯＲに供給し
て入力信号Ｄ＄１ ＋ Ｉ）ｚｔの排他否定論理和を出
力信号Ｅ。２として得る。
２の入力信号１）ｚｌ ＋Ｄ７２をアンド回路ＡＮＤお
よびノア回路Ｎ０ＲＩに供給し、このアンド回路ＡＮＤ
およびノア回路ＮＯＲ，の出力をオア回路ＯＲに供給し
て入力信号Ｄ＄１ ＋ Ｉ）ｚｔの排他否定論理和を出
力信号Ｅ。２として得る。
上記第１図および第２図の論理回路をＣＭＯ８回路で構
成すると、排他論理和回路は１０個のトランジスタ、排
他否定論理和回路は１２個のトランジスタを必要とする
。
成すると、排他論理和回路は１０個のトランジスタ、排
他否定論理和回路は１２個のトランジスタを必要とする
。
ところで、近年、半導体集積回路の高集積化に伴なって
素子数の削減による・母ターン面積の縮小化が強く重重
れており、上述した回路のパターン面積を小さくするた
めに、第３図および第４図に示すような回路が提案され
ている。第３図は素子数を削減した排他論理和回路で、
第１、第２の信号入力端子５ｎｌｒＳｎ１間に第１導電
型（Ｎチャネル型）の第１．第２のＭＯＳ ）ランＪ、
ｘ、夕Ｑｘ 、Ｑａを直列接続し、トランジスタＱ＋
・Ｑｔの接続点と電源ｖＤＤとの間に抵抗Ｒを接続
する。そして、トランジスタＱ１を入力信号Ｄｉ２で導
通制御するとともに、トランジスタＱ、を入力信号Ｄｉ
！で導通制御し、上記トランジスタＱｌ 、Ｑｔの接続
点の電位をトランジスタＱｓ＋Ｑ４から成るＣＭＯＳイ
ンバータ回路によって反転し、出力信号Ｅ。１を得る。
素子数の削減による・母ターン面積の縮小化が強く重重
れており、上述した回路のパターン面積を小さくするた
めに、第３図および第４図に示すような回路が提案され
ている。第３図は素子数を削減した排他論理和回路で、
第１、第２の信号入力端子５ｎｌｒＳｎ１間に第１導電
型（Ｎチャネル型）の第１．第２のＭＯＳ ）ランＪ、
ｘ、夕Ｑｘ 、Ｑａを直列接続し、トランジスタＱ＋
・Ｑｔの接続点と電源ｖＤＤとの間に抵抗Ｒを接続
する。そして、トランジスタＱ１を入力信号Ｄｉ２で導
通制御するとともに、トランジスタＱ、を入力信号Ｄｉ
！で導通制御し、上記トランジスタＱｌ 、Ｑｔの接続
点の電位をトランジスタＱｓ＋Ｑ４から成るＣＭＯＳイ
ンバータ回路によって反転し、出力信号Ｅ。１を得る。
第４図は、素子数を削減した排他否定論理和回路を示す
もので、上記第３図の回路におけるトランジスタＱｓ
、Ｑａから成るＣ ＭＯＳインバータ回路を取シ除い
たものである。
もので、上記第３図の回路におけるトランジスタＱｓ
、Ｑａから成るＣ ＭＯＳインバータ回路を取シ除い
たものである。
上記のような構成において、第４図の回路を例に取り動
作を説明する。信号入力端子ｉｎｌ ・ｉｎ！に供給さ
れる入力信号”ｌ ｖ Ｄｉ２がともに低レベルの時、
トランジスタＱｌ 、Ｑｔはオフ状態となるので、出力
端子ｏｕｔには電源ＶＤＤから抵抗Ｒ４介して電位が供
給され、出力信号Ｅ。ｌｌは高レベルとなる。入力信号
Ｄ７１ ＋Ｄ１１ Ｏいずれか一方が高レベル、他方が
低レベルのときは、高レベルの信号が供給されたトラン
ジスタがオン状態、低レベルの信号が供給されたトラン
ジスタはオフ状態となる。この場合、電源ｖＤＤから抵
抗Ｒを介して供給された電流は、オン状態のトランジス
タを介して入力端子側に流れるため出力信号Ｅ。鵞は低
レベルとなる。また、入力信号ＤｉｉｔＤｉ唾がともに
高レベルのときは、トランジスタ。１ 、Ｑ、がオン状
態と、なり・入力信号Ｄ’ｌ ｗＤｉ２の高レベル電位
がトランジスタＱ＊ ３Ｑｔ ｔ−介して出力端子ｏ
ｕｔに供給されるとともに、電源ＶＤＤから抵抗Ｒを介
して電位が供給されるため出力信号Ｅ。２は冒レベルと
なる。
作を説明する。信号入力端子ｉｎｌ ・ｉｎ！に供給さ
れる入力信号”ｌ ｖ Ｄｉ２がともに低レベルの時、
トランジスタＱｌ 、Ｑｔはオフ状態となるので、出力
端子ｏｕｔには電源ＶＤＤから抵抗Ｒ４介して電位が供
給され、出力信号Ｅ。ｌｌは高レベルとなる。入力信号
Ｄ７１ ＋Ｄ１１ Ｏいずれか一方が高レベル、他方が
低レベルのときは、高レベルの信号が供給されたトラン
ジスタがオン状態、低レベルの信号が供給されたトラン
ジスタはオフ状態となる。この場合、電源ｖＤＤから抵
抗Ｒを介して供給された電流は、オン状態のトランジス
タを介して入力端子側に流れるため出力信号Ｅ。鵞は低
レベルとなる。また、入力信号ＤｉｉｔＤｉ唾がともに
高レベルのときは、トランジスタ。１ 、Ｑ、がオン状
態と、なり・入力信号Ｄ’ｌ ｗＤｉ２の高レベル電位
がトランジスタＱ＊ ３Ｑｔ ｔ−介して出力端子ｏ
ｕｔに供給されるとともに、電源ＶＤＤから抵抗Ｒを介
して電位が供給されるため出力信号Ｅ。２は冒レベルと
なる。
上述したように少ない素子数で排他否定論理和か得られ
る。しかし、上記のような構成では、入力信号ＩＸｔ
＋Ｄｊｌの一方が高レベル、他方が低レベルの時、電源
ｖＤＤから抵抗Ｒおよびオン状態のトランジスタを介し
て入力端子側に直流貫通電流が流れるため、消費電力が
増加する欠点がある。
る。しかし、上記のような構成では、入力信号ＩＸｔ
＋Ｄｊｌの一方が高レベル、他方が低レベルの時、電源
ｖＤＤから抵抗Ｒおよびオン状態のトランジスタを介し
て入力端子側に直流貫通電流が流れるため、消費電力が
増加する欠点がある。
以下、上記直流貫通電流について第５図を参照して説明
する。図において、１ノは排他否定論理和回路の前段の
回路で、トランジスタＱｓ ｒＱ６から成るＣＭＯＳ
インバータ回路とする。今、ＣＭＯＳインバータ回路の
入力端子ｓｎｓおよび入力端子ｊｎｔに、ともに高レベ
ルの信号ＤｉｓｐＤｉｔを与えた場合、トランジスタＱ
ｓがオン状態、Ｑｓがオフ状態となり、トランジスタＱ
１（ＤＡ力信号Ｄｉ、は低レベルとなる。従って、ト
ランジスタＱｓはオフ状態、Ｑ宜はオン状態となる。こ
の時、電源ＶＤＤから抵抗Ｒ，トランジスタＱｘｔ入力
端子ｉｎｚおよびトランジスタＱ５を介して接地点にｐ
流電流が流れる。また、入力信号Ｄｉｘｔ低レベル、Ｄ
ｓｓｋ高レベルにした場合も同様に、上記直流電流は、
電源ＶＤＤから抵抗Ｒ。
する。図において、１ノは排他否定論理和回路の前段の
回路で、トランジスタＱｓ ｒＱ６から成るＣＭＯＳ
インバータ回路とする。今、ＣＭＯＳインバータ回路の
入力端子ｓｎｓおよび入力端子ｊｎｔに、ともに高レベ
ルの信号ＤｉｓｐＤｉｔを与えた場合、トランジスタＱ
ｓがオン状態、Ｑｓがオフ状態となり、トランジスタＱ
１（ＤＡ力信号Ｄｉ、は低レベルとなる。従って、ト
ランジスタＱｓはオフ状態、Ｑ宜はオン状態となる。こ
の時、電源ＶＤＤから抵抗Ｒ，トランジスタＱｘｔ入力
端子ｉｎｚおよびトランジスタＱ５を介して接地点にｐ
流電流が流れる。また、入力信号Ｄｉｘｔ低レベル、Ｄ
ｓｓｋ高レベルにした場合も同様に、上記直流電流は、
電源ＶＤＤから抵抗Ｒ。
トランジスタＱ！および入力端子ｉｎｔを介して前段の
回路の接地点に流れる。
回路の接地点に流れる。
上述した直流貫通電流は、消費電力の少ないＣＭＯ８構
成の回路においては大きな欠点となる。
成の回路においては大きな欠点となる。
なお、排他否定論理和回路について説明したが、第３図
に示した排他論理和回路の場合も同様である。
に示した排他論理和回路の場合も同様である。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、比較的小さなパターン面積で
且つ低消費電力な論理回路を提供することである。
その目的とするところは、比較的小さなパターン面積で
且つ低消費電力な論理回路を提供することである。
すなわち、この発明においては、上記第３図および第４
図の回路における抵抗Ｒに換えて、ＭＯＳトランジスタ
を直列接続して設け、それぞれ入力信号ＤｉＩｒＤｉｘ
により導通制御するようにしたものである。
図の回路における抵抗Ｒに換えて、ＭＯＳトランジスタ
を直列接続して設け、それぞれ入力信号ＤｉＩｒＤｉｘ
により導通制御するようにしたものである。
以下、この発明の一実施例について図面を参照して説明
する。第６図および第７図はその構成を示すもので第６
図は排他否定論理和回路、第７図は排他論理和回路を示
す。第７図の排他論理和回路は、第６図の排他否定論理
和回路の出力側にインバータ回路を設けて出力を反転す
るだけであるのでその具体的な説明は省略し、第６図の
回路について詳しく説明する。すなわち、この回路は、
上記第４図の回路における抵抗Ｒに換えて第２導電型（
Ｐチャネル型）の第３、第４のトランジスタＱ７１Ｑ１
１を直列接続して設け、それぞれ入力信号Ｄｔｉ ＋Ｄ
ｉｌで導通制御するように構成したものである６図にお
いて、１１は前段の回路（インバータ回路）を示す。
する。第６図および第７図はその構成を示すもので第６
図は排他否定論理和回路、第７図は排他論理和回路を示
す。第７図の排他論理和回路は、第６図の排他否定論理
和回路の出力側にインバータ回路を設けて出力を反転す
るだけであるのでその具体的な説明は省略し、第６図の
回路について詳しく説明する。すなわち、この回路は、
上記第４図の回路における抵抗Ｒに換えて第２導電型（
Ｐチャネル型）の第３、第４のトランジスタＱ７１Ｑ１
１を直列接続して設け、それぞれ入力信号Ｄｔｉ ＋Ｄ
ｉｌで導通制御するように構成したものである６図にお
いて、１１は前段の回路（インバータ回路）を示す。
上記のような構成において動作を説明する。
入力信号Ｄｉ１ ＋Ｄ１１がともに低レベルの時、トラ
ンジスタＱＩＩＱ２はオフ状態、ＱｙｙＱｓはオン状態
となる。従って、出力端子ｏｕｔには電源ＶＤＤからト
ランジスタＱｌｌ 、Ｑ７を介して電圧が供給される
ため出力信号Ｅ。２は高レベルとなる０次に、入力信号
Ｄｉ！＋ＩＸｔの一方が高レベル、他方が低レベルの時
は、高レベルの信号が供給されたトランジスタＱｌある
いはＱ鵞のいずれか一方がオン状態、他方がオフ状態と
なる。また、トランジスタＱ７あるいはＱｓの一方がオ
ン状態、他方がオフ状態となるので電源電圧ＶＤＤは供
給されず、出力端子ｏｕｔは、オン状態側のトランジス
タを介して接地されるので、出力信号Ｅ。！は低レベル
となる。従って、直流貫通電流は流れない。さらに、入
力信号Ｄ７１ ＊ Ｄｉｓがともに高レベルの時、ト
ランジスタＱＩＩＱ！はオン状態、Ｑ？ ｒ Ｑｓは
オフ状態となり、出力端子ｏｕｔには入力信号Ｄ＄１＋
Ｄ０の高レベル信号がそれぞれトランジスタＱ２１Ｑ１
を介して供給されるので出力信号Ｅｏ！は＾レベルと
なる。
ンジスタＱＩＩＱ２はオフ状態、ＱｙｙＱｓはオン状態
となる。従って、出力端子ｏｕｔには電源ＶＤＤからト
ランジスタＱｌｌ 、Ｑ７を介して電圧が供給される
ため出力信号Ｅ。２は高レベルとなる０次に、入力信号
Ｄｉ！＋ＩＸｔの一方が高レベル、他方が低レベルの時
は、高レベルの信号が供給されたトランジスタＱｌある
いはＱ鵞のいずれか一方がオン状態、他方がオフ状態と
なる。また、トランジスタＱ７あるいはＱｓの一方がオ
ン状態、他方がオフ状態となるので電源電圧ＶＤＤは供
給されず、出力端子ｏｕｔは、オン状態側のトランジス
タを介して接地されるので、出力信号Ｅ。！は低レベル
となる。従って、直流貫通電流は流れない。さらに、入
力信号Ｄ７１ ＊ Ｄｉｓがともに高レベルの時、ト
ランジスタＱＩＩＱ！はオン状態、Ｑ？ ｒ Ｑｓは
オフ状態となり、出力端子ｏｕｔには入力信号Ｄ＄１＋
Ｄ０の高レベル信号がそれぞれトランジスタＱ２１Ｑ１
を介して供給されるので出力信号Ｅｏ！は＾レベルと
なる。
上述したように直流貫通電流は流れないので低消費電力
化できる。また、素子数も比較的少ないのでパターン面
積も増大することはない。
化できる。また、素子数も比較的少ないのでパターン面
積も増大することはない。
第８図は、この発明の他の実施例を示すもので、排他否
定論理和回路の信号レベルを補償するためのものである
。つまり、第７図の排他否定論理和回路に高レベルの信
号Ｄｉ１．Ｄｉ２が供給された場合、入力信号がトラン
ジスタＱ＋ ｒＱｚ ｋ介して出力側に供給され、出
力信号として得られるが、この場合の高レベルは、電源
電圧ＶＤＤよ＃）Ｎチャネル型のトランジスタのしきい
値電圧Ｖｔｈ分だけ低下した値となる。このしきい値電
圧Ｖｔｈによる出力レベルの低下を防止するために電源
■ＤＤと出力端子ｏｕｔ間に第５のトランジスタＱ９を
設は出力信号Ｅ。２で導通制御するように構成したもの
である。このような構成によれば、入力信号Ｄｊｌ ｔ
Ｄｉ２がともに昂レベルの時の出力信号Ｅ。Ｘのレベル
低下を防止できる。
定論理和回路の信号レベルを補償するためのものである
。つまり、第７図の排他否定論理和回路に高レベルの信
号Ｄｉ１．Ｄｉ２が供給された場合、入力信号がトラン
ジスタＱ＋ ｒＱｚ ｋ介して出力側に供給され、出
力信号として得られるが、この場合の高レベルは、電源
電圧ＶＤＤよ＃）Ｎチャネル型のトランジスタのしきい
値電圧Ｖｔｈ分だけ低下した値となる。このしきい値電
圧Ｖｔｈによる出力レベルの低下を防止するために電源
■ＤＤと出力端子ｏｕｔ間に第５のトランジスタＱ９を
設は出力信号Ｅ。２で導通制御するように構成したもの
である。このような構成によれば、入力信号Ｄｊｌ ｔ
Ｄｉ２がともに昂レベルの時の出力信号Ｅ。Ｘのレベル
低下を防止できる。
なお上記実施例では、トランジスタＱｌ−Ｑ２をＮチャ
ネル型、Ｑ！１ＱｌｌをＰチャネル型としたが極性を逆
にするとともに、電源ｖＤＤに換えて電源ｖｓＢを接続
しても良い。
ネル型、Ｑ！１ＱｌｌをＰチャネル型としたが極性を逆
にするとともに、電源ｖＤＤに換えて電源ｖｓＢを接続
しても良い。
以上説明したようにこの発明によれば、比較的小さなパ
ターン面積で且つ低消費電力な論理回路が得られる。
ターン面積で且つ低消費電力な論理回路が得られる。
第１図は従来の排他論理和回路を示す図、第２図は従来
の排他否定論理和回路を示す図、第３図および第４図は
、それぞれ上記第１図および第２図の回路の素子数を削
減した回路を示すの発明の他の実施例を示す回路図であ
る。 Ｑ１〜Ｑ、・・・トランジスタ、ｊｎｌ ＋ｊｎ！・・
・信号入力端子、Ｉ）ｚｔ ＋Ｄ＄１・・・入力信号、
ｏｕｔ・・・出力端子、Ｅｏｌ ＋ Ｅｏ、・・・出力
信号。 第５図 １． υｎ。
の排他否定論理和回路を示す図、第３図および第４図は
、それぞれ上記第１図および第２図の回路の素子数を削
減した回路を示すの発明の他の実施例を示す回路図であ
る。 Ｑ１〜Ｑ、・・・トランジスタ、ｊｎｌ ＋ｊｎ！・・
・信号入力端子、Ｉ）ｚｔ ＋Ｄ＄１・・・入力信号、
ｏｕｔ・・・出力端子、Ｅｏｌ ＋ Ｅｏ、・・・出力
信号。 第５図 １． υｎ。
Claims (2)
- （１）第１．第２の信号入力端子間に直列接続された第
１導電型の第１．第２のＭＯＳ ）ランジスタと、上記
第１．第２のＭＯＳトランジスタの接続点と電源との間
に直列接続された第２導電型の第３．第４のＭＯＳ ）
ランジスタとを具備し、上記第１の信号入力端子から供
給された第１の入力信号により上記第２．第３のＭＯＳ
トランジスタを導通制御すると共に、上記第２の信号入
力端子から供給された第２の入力信号によシ上記第１．
第４のＭＯＳ トランジスタを導通制御することによっ
て、上記第１．第２のＭＯＳ ）ランジスタの接続点か
ら上記第１．第２の入力信号の排他否定論理和信号を得
るように構成したことを特徴とする論理回路。 - （２）第１．第２の信号入力端子間に直列接続された第
１導電型の第１．第２のＭＯＳトランジスタと、上記第
１．第２のＭＯＳ ）ランジスタの接続点と電源との間
に直列接続された第２導電型の第３．第４のＭＯＳ ？
ランジスタと、上記第３、第４のＭＯＳ ）ランジスタ
と並列接続された第２導電型の第５のＭＯＳトランジス
タと、上記第１．第２のＭＯＳ トランジスタの接続点
を入力端とする否定回路とを具備し、上記第１の信号入
力端子から供給された第１の入力信号により上記第２．
第３のＭＯＳ ）ランジスタを導通制御すると共に、上
記第２の信号入力端子から供給された第２の入力信号に
より上記第１．第４のＭＯＳトランジスタを導通制御し
、更に上記否定回路の出力信号によシ上記第５のＭＯＳ
？ランジスタを導通制御することにより、上記否定回
路の出力端において上記第１．第２の入力信号の排他論
理和信号を得るように構成したことを特徴とする論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9876482A JPS58215827A (ja) | 1982-06-09 | 1982-06-09 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9876482A JPS58215827A (ja) | 1982-06-09 | 1982-06-09 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58215827A true JPS58215827A (ja) | 1983-12-15 |
Family
ID=14228463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9876482A Pending JPS58215827A (ja) | 1982-06-09 | 1982-06-09 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215827A (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6259422A (ja) * | 1985-09-09 | 1987-03-16 | Nec Corp | Ｃｍｏｓパリテイチエツク回路 |
| JPH01503832A (ja) * | 1987-06-22 | 1989-12-21 | エヌシーアール インターナショナル インコーポレイテッド | 排他的オア・ゲート回路 |
| JP2006148805A (ja) * | 2004-11-24 | 2006-06-08 | Nec Electronics Corp | 論理回路 |
| JP2010259121A (ja) * | 2010-08-19 | 2010-11-11 | Renesas Electronics Corp | 論理回路 |
| US9390215B2 (en) | 2008-03-27 | 2016-07-12 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US9425272B2 (en) | 2006-03-09 | 2016-08-23 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit including four transistors of first transistor type and four transistors of second transistor type with electrical connections between various transistors and methods for manufacturing the same |
| US9424387B2 (en) | 2007-03-07 | 2016-08-23 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US9425145B2 (en) | 2006-03-09 | 2016-08-23 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US9530795B2 (en) | 2009-10-13 | 2016-12-27 | Tela Innovations, Inc. | Methods for cell boundary encroachment and semiconductor devices implementing the same |
| US9530734B2 (en) | 2008-01-31 | 2016-12-27 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US9536899B2 (en) | 2008-03-13 | 2017-01-03 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US9589091B2 (en) | 2006-03-09 | 2017-03-07 | Tela Innovations, Inc. | Scalable meta-data objects |
| US9595515B2 (en) | 2007-03-07 | 2017-03-14 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit defined within dynamic array section |
| JP2017069981A (ja) * | 2009-04-30 | 2017-04-06 | テラ イノヴェイションズ インコーポレイテッド | Ｘｏｒ及びｘｎｏｒロジックの回路及びレイアウト |
| US9633987B2 (en) | 2007-03-05 | 2017-04-25 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US9704845B2 (en) | 2010-11-12 | 2017-07-11 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| US9741719B2 (en) | 2006-03-09 | 2017-08-22 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9754878B2 (en) | 2006-03-09 | 2017-09-05 | Tela Innovations, Inc. | Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires |
| US9818747B2 (en) | 2007-12-13 | 2017-11-14 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9917056B2 (en) | 2006-03-09 | 2018-03-13 | Tela Innovations, Inc. | Coarse grid design methods and structures |
-
1982
- 1982-06-09 JP JP9876482A patent/JPS58215827A/ja active Pending
Cited By (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6259422A (ja) * | 1985-09-09 | 1987-03-16 | Nec Corp | Ｃｍｏｓパリテイチエツク回路 |
| JPH01503832A (ja) * | 1987-06-22 | 1989-12-21 | エヌシーアール インターナショナル インコーポレイテッド | 排他的オア・ゲート回路 |
| JP4587788B2 (ja) * | 2004-11-24 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 論理回路 |
| JP2006148805A (ja) * | 2004-11-24 | 2006-06-08 | Nec Electronics Corp | 論理回路 |
| US10141334B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures |
| US10141335B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures |
| US9425272B2 (en) | 2006-03-09 | 2016-08-23 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit including four transistors of first transistor type and four transistors of second transistor type with electrical connections between various transistors and methods for manufacturing the same |
| US9425273B2 (en) | 2006-03-09 | 2016-08-23 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit including at least five gate level conductive structures having particular spatial and electrical relationship and method for manufacturing the same |
| US9905576B2 (en) | 2006-03-09 | 2018-02-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first metal structures |
| US9425145B2 (en) | 2006-03-09 | 2016-08-23 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US9741719B2 (en) | 2006-03-09 | 2017-08-22 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9859277B2 (en) | 2006-03-09 | 2018-01-02 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9711495B2 (en) | 2006-03-09 | 2017-07-18 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US9917056B2 (en) | 2006-03-09 | 2018-03-13 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US9754878B2 (en) | 2006-03-09 | 2017-09-05 | Tela Innovations, Inc. | Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires |
| US9589091B2 (en) | 2006-03-09 | 2017-03-07 | Tela Innovations, Inc. | Scalable meta-data objects |
| US9443947B2 (en) | 2006-03-09 | 2016-09-13 | Tela Innovations, Inc. | Semiconductor chip including region having integrated circuit transistor gate electrodes formed by various conductive structures of specified shape and position and method for manufacturing the same |
| US10230377B2 (en) | 2006-03-09 | 2019-03-12 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US10186523B2 (en) | 2006-03-09 | 2019-01-22 | Tela Innovations, Inc. | Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid |
| US9673825B2 (en) | 2006-03-09 | 2017-06-06 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US10217763B2 (en) | 2006-03-09 | 2019-02-26 | Tela Innovations, Inc. | Semiconductor chip having region including gate electrode features of rectangular shape on gate horizontal grid and first-metal structures of rectangular shape on at least eight first-metal gridlines of first-metal vertical grid |
| US9633987B2 (en) | 2007-03-05 | 2017-04-25 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US10074640B2 (en) | 2007-03-05 | 2018-09-11 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US9595515B2 (en) | 2007-03-07 | 2017-03-14 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit defined within dynamic array section |
| US9424387B2 (en) | 2007-03-07 | 2016-08-23 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US9910950B2 (en) | 2007-03-07 | 2018-03-06 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US10734383B2 (en) | 2007-10-26 | 2020-08-04 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US10461081B2 (en) | 2007-12-13 | 2019-10-29 | Tel Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9818747B2 (en) | 2007-12-13 | 2017-11-14 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9530734B2 (en) | 2008-01-31 | 2016-12-27 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US9536899B2 (en) | 2008-03-13 | 2017-01-03 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US10020321B2 (en) | 2008-03-13 | 2018-07-10 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on two gate electrode tracks |
| US9871056B2 (en) | 2008-03-13 | 2018-01-16 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US10651200B2 (en) | 2008-03-13 | 2020-05-12 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on three gate electrode tracks |
| US10658385B2 (en) | 2008-03-13 | 2020-05-19 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on four gate electrode tracks |
| US10727252B2 (en) | 2008-03-13 | 2020-07-28 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US9779200B2 (en) | 2008-03-27 | 2017-10-03 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US9390215B2 (en) | 2008-03-27 | 2016-07-12 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| JP2017069981A (ja) * | 2009-04-30 | 2017-04-06 | テラ イノヴェイションズ インコーポレイテッド | Ｘｏｒ及びｘｎｏｒロジックの回路及びレイアウト |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US10446536B2 (en) | 2009-05-06 | 2019-10-15 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US9530795B2 (en) | 2009-10-13 | 2016-12-27 | Tela Innovations, Inc. | Methods for cell boundary encroachment and semiconductor devices implementing the same |
| JP2010259121A (ja) * | 2010-08-19 | 2010-11-11 | Renesas Electronics Corp | 論理回路 |
| US9704845B2 (en) | 2010-11-12 | 2017-07-11 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
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