JP2010259121A - 論理回路 - Google Patents
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Abstract
【課題】伝播遅延時間の短縮を図り高速化に対応可能とした論理回路の提供。
【解決手段】論理信号をそれぞれ入力とする第1及び第2の入力端子A、Bを有し、ソースがそれぞれに対応する第1及び第2の入力端子A、Bに接続され、ゲートが、第2及び第1の入力端子B、Aに交差接続された第1及び第2のMOSトランジスタNM1、NM2を備え、第1及び第2のMOSトランジスタNM1、NM2のドレインが共通接続され、第1の電源VDDと、第1及び第2のMOSトランジスタNM1、NM2のドレインの共通ノードN1との間に接続され、リセット信号/RESETをゲートに受けリセット時に導通するMOSトランジスタPM1を備え、さらに共通ノードN1を入力端に接続してなるインバータINVを備えている。
【選択図】図2
【解決手段】論理信号をそれぞれ入力とする第1及び第2の入力端子A、Bを有し、ソースがそれぞれに対応する第1及び第2の入力端子A、Bに接続され、ゲートが、第2及び第1の入力端子B、Aに交差接続された第1及び第2のMOSトランジスタNM1、NM2を備え、第1及び第2のMOSトランジスタNM1、NM2のドレインが共通接続され、第1の電源VDDと、第1及び第2のMOSトランジスタNM1、NM2のドレインの共通ノードN1との間に接続され、リセット信号/RESETをゲートに受けリセット時に導通するMOSトランジスタPM1を備え、さらに共通ノードN1を入力端に接続してなるインバータINVを備えている。
【選択図】図2
Description
本発明は、論理回路に関し、特に、データ比較回路、一致検出回路に適用して好適な論理回路に関する。
図6は、従来のコンペア判定回路(排他的論理和回路)の構成の一例を示す図である(後記特許文献1参照)。この回路は、排他的論理和回路が、NORゲート、ANDゲート等の複数段のゲート回路で構成されており、伝播遅延時間が長くなり高速化に対応できないという問題の解消を図るものであり、入力端子RDと出力端子CD間に接続され、コンペアデータ信号φ1と、インバータINVによるコンペアデータ信号φ1の反転信号とをゲートにそれぞれ入力し、オン・オフ制御されるnMOSトランジスタNM11と、pMOSトランジスタPM11からなるトランスファゲートを備え、さらに、電源VDDにソースが接続され、ゲートが入力端子RDに接続されたpMOSトランジスタPM12と、ソースがpMOSトランジスタPM12のドレインと接続され、ゲートがインバータINVの出力に接続され、ドレインが出力端子CDに接続されたpMOSトランジスタPM13と、ドレインが出力端子CDに接続され、ゲートがコンペアデータ信号φ1の入力端子に接続されたnMOSトランジスタNM12と、ソースがグランドに接続され、ドレインがnMOSトランジスタNM12のソースに接続され、ゲートが入力端子RDに接続されたnMOSトランジスタNM13を備えている。図6に示した回路は、排他的論理和の演算機能CD=XOR(φ1、RD)を実現している。
すなわち、コンペアデータ信号φ1がLOWレベル、入力端子RDがLOWレベルのとき、トランスファゲートをなすトランジスタPM11、NM11がオンし、出力端子CDはLOWレベルとされる。なお、このとき、トランジスタPM13、NM12、NM13はオフ状態とされる。
コンペアデータ信号φ1がLOWレベル、入力端子RDがHIGHレベルのとき、トランスファゲートをなすトランジスタPM11、NM11がオンし、出力端子CDはHIGHレベルとされる。このとき、トランジスタPM12、PM13、NM12はオフ状態とされる。
コンペアデータ信号φ1がHIGHレベル、入力端子RDがLOWレベルのとき、トランスファゲートをなすトランジスタPM11、NM11はオフ状態とされ、出力端子CDと電源VDD間のトランジスタPM12、PM13がオンし、出力端子CDとグランドGND間のトランジスタNM13はオフ状態とされ、出力端子CDはHIGHレベルとされる。
コンペアデータ信号φ1がHIGHレベル、入力端子RDがHIGHレベルのとき、トランスファゲートをなすトランジスタPM11、NM11がオフし、出力端子CDと電源VDD間のトランジスタPM12、PM13がオフし、出力端子CDとグランドGND間のトランジスタNM12、NM13はオン状態とされ、出力端子CDはLOWレベルとされる。
映像情報メディア学会編、江藤良純、金子敏信監修、「誤り訂正符号とその応用」、第26頁、第34頁、オーム社、平成13年7月20日刊
ところで、図6に示した排他的論理和回路において、コンペアデータ信号φ1がLOWレベルのとき、相補のトランジスタPM11、NM11よりなるトランスファゲートがオンし、入力端子RDと出力端子CDが電気的に導通状態とされる。このため、例えば図7(A)に示すように、図6に示した排他的論理和回路を複数段接続してなる回路構成において、コンペアデータ信号φ1がLOWレベルのときには、図7(B)に示すように、初段の排他的論理和回路XOR1の入力端子RDからは、トランスファゲートTG1、TG2、TG3、…がオン状態のXOR1、XOR2、XOR3、…の信号経路が、長い負荷としてみえることになり(負荷が大となる)、信号の伝播遅延時間が増大する。そこで、図8に示したように、図6に示した回路の出力段に、2段のインバータINV2、INV3よりなる正転バッファ回路を設ける必要がある。なお、図7(A)において、XOR1、XOR2、XOR3の3段構成の回路は、4入力一致検出回路を構成している。また、図7(B)のトランスファゲートTG1、TG2、TG3は、図6のトランスファゲート(PM11、NM11)に対応している。
しかしながら、図8に示すように、排他的論理和回路の出力段にバッファ回路を設ける構成とした場合、ECC(Error Correcting Code)回路のように排他的論理和回路を複数段接続する構成とした場合、少なくともインバータ2段分、伝播遅延時間が増大し、高速化への対応を著しく困難としている。なお、パリティ検査符号の符号器、復号器等(ECC回路)は、複数の排他的論理和回路(XOR)を複数段備えて構成される(上記非特許文献1参照)。
また、図6に示す回路においては、
・2入力排他的論理和回路の一方の入力である信号φ1の変化、
・2入力排他的論理和回路の他方の入力RDの変化、
・2入力排他的論理和回路の両方の入力φ1とRDがともに変化、
のそれぞれの場合で、伝播遅延時間が異なり、このため、スキューが発生する。
・2入力排他的論理和回路の一方の入力である信号φ1の変化、
・2入力排他的論理和回路の他方の入力RDの変化、
・2入力排他的論理和回路の両方の入力φ1とRDがともに変化、
のそれぞれの場合で、伝播遅延時間が異なり、このため、スキューが発生する。
したがって、本発明は、上記問題点に鑑みて創案されたものであって、その目的は、伝播遅延時間の短縮を図り高速化に対応可能とした論理回路を提供することにある。また本発明の他の目的は、一致検出等の論理演算において、スキューの発生を抑止可能とする構成の論理回路を提供することにある。
本願で開示される発明は、前記目的を達成するため概ね以下のように構成される。
本発明の1つの側面(アスペクト)に係る論理回路は、論理信号をそれぞれ入力とする複数の入力端子を有し、第1の信号端子がそれぞれ対応する入力端子に接続され、制御端子が、前記第1の信号端子が接続されている前記入力端子とは別の入力端子に接続された複数のトランジスタを備えている。
本発明において、前記複数のトランジスタの各トランジスタの第2の信号端子は、直接に又は別のトランジスタを介して一のノード(「共通ノード」という)に接続され、前記共通ノードは、制御端子に入力される信号に基づきオン・オフ制御されるスイッチを介して第1の電源に接続され、入力端が前記共通ノードに接続され、出力端が出力端子に接続されてなる、正転又は反転回路を備えた構成としてもよい。
本発明において、前記複数のトランジスタの第2の信号端子が、直接に又は別のトランジスタを介して一のノード(「共通ノード」という)に接続され、前記第1の電源と前記共通ノード間に直列形態に接続され、前記複数の入力端子からの信号をそれぞれ制御端子に入力し、オン・オフ制御される第1群のスイッチを含む構成としてもよい。
本発明において、前記出力端子と第2の電源間に直列形態に接続され、前記複数の入力端子からの信号をそれぞれ制御端子に入力し、前記第1群のスイッチとは相補にオン・オフ制御される第2群のスイッチを含む構成としてもよい。
本発明において、前記正転又は反転回路の電源側と、前記第1の電源間に、並列に接続され、前記複数の入力端子からの信号をそれぞれ制御端子に入力し、オン・オフ制御される第3群のスイッチを含む構成としてもよい。
本発明において、前記複数のトランジスタの第2の信号端子が一のノード(「共通ノード」という)に接続され、前記共通ノードは、制御端子に入力されるリセット信号が活性状態のときオンとされ、非活性状態のときオフに制御されるスイッチを介して第1の電源に接続され、入力端が前記共通ノードに接続され、出力端が出力端子に接続されてなる、正転又は反転回路を備えた構成としてもよい。
本発明において、前記複数のトランジスタの各トランジスタの第2の信号端子は、別のトランジスタを介して一のノード(「共通ノード」という)に接続され、前記別のトランジスタの制御端子は、前記別のトランジスタに対応する前記各トランジスタの第1の信号端子が接続されている入力端子とは異なる入力端子に接続され、前記第1の電源と前記共通ノード間に直列形態に接続され、リセット信号を制御端子に入力とし、オン・オフ制御されるスイッチを含み、第1の電源と第2の電源間に直列に接続された2つの相補トランジスタの制御端子には、それぞれ、前記共通ノードと前記リセット信号の相補を入力する端子に接続され、前記2つの相補トランジスタの接続点と第1電源間に直列形態に接続され、前記複数の入力端子からの信号を制御端子に入力としオン・オフ制御される複数のスイッチを含む構成としてもよい。
本発明によれば、段数を縮減したことで、伝播遅延時間の短縮を図り高速化に対応可能としている。すなわち、本発明に係る論理回路を複数段接続してECC回路を構成した場合に、ECC演算処理の高速化を可能としている。
また、本発明によれば、回路における入力信号のパスの対称性により、複数の入力信号のそれぞれの遷移に関する出力信号の伝播遅延時間が同一とされ、スキューの発生を抑止可能としている。
上記した本発明をさらに詳細に説述するため、添付図面を参照して以下に説明する。本発明に係る論理回路は、その好ましい一実施形態において、論理信号をそれぞれ入力とする入力端子A、Bを有し、第1の信号端子(例えばソース)がそれぞれ対応する入力端子A、Bに接続され、制御端子(例えばゲート)が、第1の信号端子が接続されている入力端子とは別の入力端子B、Aにそれぞれ接続されたトランジスタNM1、NM2を備えている。
本発明において、図1を参照すると、第1の電源VDDと共通ノードN1間に直列形態に接続され、入力端子A、Bからの信号を制御端子に入力とし、オン・オフ制御される第1群のスイッチPM1、PM2を含む構成としてもよい。出力端子OUTと第2の電源GND間に直列形態に接続され、入力端子A、Bからの信号を制御端子に入力とし、第1群のスイッチとは相補にオン・オフ制御される第2群のスイッチNN4、NM5を含み、反転回路(PM3、NM3)の電源端子と第1の電源VDD間に、並列形態に接続され、入力端子A、Bからの信号を制御端子にそれぞれ入力とし、オン・オフ制御される第3群のスイッチPM4、PM5を含む構成としてもよい。
本発明において、図2を参照すると、複数のトランジスタNM1、NM2の第2の信号端子は、共通ノードN1に接続され、共通ノードN1は、制御端子に入力される信号RESETに基づきオン・オフ制御されるトランジスタPM1を介して第1の電源VDDに接続される。さらに、入力端が共通ノードN1に接続され、出力端が出力端子OUTに接続されてなる反転回路INVを備えている。なお、論理に応じて、反転回路INVの代わりに正転回路を具備してもよい。
本発明において、図4を参照すると、論理信号をそれぞれ入力とする入力端子A、B、Cを有し、第1の信号端子がそれぞれ対応する入力端子A、B、Cに接続され、制御端子(ゲート)が、第1の信号端子が接続されている入力端子とは別の入力端子C、C、Bに接続されたトランジスタNM1、NM2、NM3を備えている。各トランジスタNM1、NM2、NM3の第2の信号端子は、別のトランジスタNM4、NM5、NM6を介して共通ノードN1に接続され、前記別のトランジスタNM4、NM5、NM6の制御端子は、前記別のトランジスタに対応する前記各トランジスタの第1の信号端子が接続されている入力端子とは異なる入力端子B、A、Aに接続され、第1の電源VDDと共通ノードN1間に直列形態に接続されている。さらに、リセット信号/RESETを制御端子に入力とし、オン・オフ制御されるスイッチPM1が設けられており、第1の電源VDDと第2の電源GND間に直列形態に接続された2つの相補トランジスタPM2、NM7の制御端子には、それぞれ、共通ノードN1と、前記リセット信号/RESETの相補の信号を入力する端子RESETに接続され、前記2つの相補トランジスタPM2、NM7の接続点と第1電源VDD間に直列形態に接続され、入力端子A、B、Cからの信号を制御端子に入力とし、オン・オフ制御される複数のスイッチPM3、PM4、PM5を含み、2つの相補トランジスタPM2、NM7の接続点に入力端が接続され、出力端が出力端子OUTに接続された反転回路を含む。以下、実施例に即して説明する。
図1は、本発明の一実施例の論理回路の構成を示す図である。図1を参照すると、本発明の一実施例は、論理信号をそれぞれ入力とする入力端子A、Bを有し、ソースがそれぞれに対応する入力端子A、Bに接続され、ゲートが、入力端子B、Aに交差接続されたnMOSトランジスタNM1、NM2を備え、nMOSトランジスタNM1、NM2のドレインは共通接続されている。そして、電源VDDと、nMOSトランジスタNM1、NM2のドレインの共通接続されたノード(「共通ノード」ともいう)N1との間に直列形態に接続され、ゲートが入力端子B、Aにそれぞれ接続されたpMOSトランジスタPM1、PM2を備え、さらに、ソースがグランドに接続されたnMOSトランジスタNM3と、ドレインがnMOSトランジスタNM3のドレインに接続され、ゲートがnMOSトランジスタNM3のゲートとともに共通ノードN1に接続されたpMOSトランジスタPM3とからなるインバータを備え、pMOSトランジスタPM3のソースと電源VDD間に並列形態に接続され、ゲートが入力端子B、Aに接続されたpMOSトランジスタPM4、PM5と、出力端子OUTとグランドGND間に直列形態に接続され、入力端子A、Bにゲートが接続されているnMOSトランジスタNM4、NM5を備えている。なお、pMOSトランジスタPM1、PM2のゲートを入力端子A、Bにそれぞれ接続する構成としてもよい。また、pMOSトランジスタPM4、PM5のゲートを入力端子A、Bにそれぞれ接続する構成としてもよい。次に、図1に示した回路の動作について説明する。
端子A、端子BがともにLOWレベルのとき、pMOSトランジスタPM1、PM2と、pMOSトランジスタPM4、PM5がいずれもオン状態とされ、nMOSトランジスタNM1、NM2、NM4、NM5はオフ状態とされ、トランジスタPM3、NM3よりなるインバータの入力電圧が電源電位VDDとなり、該インバータで反転されて、出力端子OUTはLOWレベルとされる。
端子AがLOWレベル、端子BがHIGHレベルのとき、pMOSトランジスタPM1、PM4、nMOSトランジスタNM2はオフ状態、nMOSトランジスタNM1はオン状態とされ、トランジスタPM3、NM3よりなるインバータの入力電圧がLOWレベルとなり、該インバータで反転され、出力端子OUTはHIGHレベルとされる。
端子AがHIGHレベル、端子BがLOWレベルのとき、pMOSトランジスタPM2、PM5、nMOSトランジスタNM5はオフ状態、nMOSトランジスタNM2はオン状態とされ、トランジスタPM3、NM3よりなるインバータの入力電圧がLOWレベルとなり、該インバータで反転され、出力端子OUTはHIGHレベルとされる。
端子AがHIGHレベル、端子BがHIGHレベルのとき、pMOSトランジスタPM1、PM2、PM4、PM5、nMOSトランジスタNM5はいずれもオフ状態、nMOSトランジスタNM4、NM5はオン状態とされ、出力端子OUTはLOWレベルとされる。
このように、本実施例においては、端子A、Bが同一の論理レベルのとき、出力端子OUTはLOWレベルとされ、異なる論理レベルのとき、出力端子OUTはHIGHレベルとされ、排他的論理和回路(一致検出回路)として機能している。また、端子A、BがともにLOWレベルのときに、nMOSトランジスタNM1、NM2のドレインの共通ノードN1をHIGHレベルにリセットしており、共通ノードN1の初期化している。
本実施例においては、図6の回路のように、入力端子と出力端子間にオン状態となるトランスファゲート(パストランジスタ)は存在せず、排他的論理和回路を複数段接続した場合にも、初段の入力端子側から複数段の排他的論理和回路が負荷としてみえるようなことはない。
そして、本実施例においては、端子A、端子Bの信号に関して回路が対称に構成されており、端子A、端子Bの信号の遷移に応じて伝播遅延時間が異なるということはない。すなわち、端子A、BをともにLOWレベルの状態から、端子AをHIGHレベルとしたときの、端子Aの入力信号の立ち上がりから出力端子OUTからの出力信号の立ち上がり遷移までの伝播遅延時間と、端子BをHIGHレベルとしたときの、端子Bの入力信号の立ち上がりから出力端子OUTからの出力信号の立ち上がり遷移までの伝播遅延時間は同一とされる。また端子A、BはともにHIGHレベルとなるとき、出力端子OUTとグランド間に直列形態に接続されるnMOSトランジスタNM4、NM5を介して、直接、出力端子OUTをLOWレベルに設定しており、遅延時間を短縮している。
図2は、本発明の別の実施例の構成を示す図である。図2を参照すると、本実施例の論理回路は、ソースがそれぞれ対応する入力端子A、Bに接続され、ゲートが、入力端子B、Aに交差接続されたnMOSトランジスタNM1、NM2を備え、nMOSトランジスタNM1、NM2のドレインは共通接続されている。さらに、ソースが電源VDDに接続され、ドレインが、MOSトランジスタNM1、NM2の共通接続されたノード(「共通ノード」ともいう)に接続され、ゲートにリセット信号/RESETを受け、リセット時にオンするpMOSトランジスタPM1と、共通ノードN1を入力端に接続してなるインバータINVを備えている。リセット信号/RESETの記号/はLOWレベルでアクティブ状態(活性状態)であることを示す。なお、実現する論理演算機能に応じて、インバータ(反転回路)INVの代わりに正転回路を具備してもよい。次に、図2に示した回路の動作について説明する。
まず、初期化として、端子A、Bがともに同一レベル(例えばLOWレベル)の状態で、ワンショットパルス等で与えられるリセット信号/RESETがLOWレベル期間中、pMOSトランジスタPM1がオンし、オン状態のpMOSトランジスタPM1を介して電源VDDより共通ノードN1が充電され、HIGHレベルに設定され、共通ノードN1の電圧を受けるインバータINVで反転され、出力端子OUTはLOWレベルとされる。つづいてリセット信号/RESETがLOWレベルからHIGHレベルに設定されると、共通ノードN1はフローティング状態とされ(共通ノードN1は充電された電荷を蓄積保持している)、インバータINVを介して出力端子OUTはLOWレベルに維持される。
リセット信号/RESETがHIGHレベル、共通ノードN1がHIGHレベルに充電された状態で、端子AがLOWレベル、端子BがLOWレベルのとき、nMOSトランジスタNM1、NM2はともにオフし(ゲート・ソース電位VGSは0Vであるため)、共通ノードN1はHIGHレベルとされ、インバータINVで反転されて出力端子OUTはLOWレベルとされる。
リセット信号/RESETがHIGHレベル、共通ノードN1がHIGHレベルに充電された状態で、端子AがLOWレベル、端子BがHIGHレベルのとき、nMOSトランジスタNM1がオンし、共通ノードN1はLOWレベルとなり、インバータINVで反転されて出力端子OUTはHIGHレベルとなる。
リセット信号/RESETがHIGHレベル、共通ノードN1がHIGHレベルに充電された状態で、端子AがHIGHレベル、端子BがLOWレベルのとき、nMOSトランジスタNM2がオンし、共通ノードN1はLOWレベルとなり、インバータINVで反転されて出力端子OUTはHIGHレベルとなる。
リセット信号/RESETがHIGHレベル、共通ノードN1がHIGHレベルに充電された状態で、端子AがHIGHレベル、端子BがHIGHレベルのとき、nMOSトランジスタNM1、NM2はともにオフし(ゲート・ソース電位VGSは0Vであり閾値電圧未満)、共通ノードN1はHIGHレベルとなり、インバータINVで反転されて出力端子OUTはLOWレベルとなる。このように、図2に示した構成も排他的論理和回路を構成している。
本実施例において、端子Aの信号電圧の立ち上がりから出力端子OUTの出力電圧の立ち上がり(端子BはLOWレベル固定)、端子Bの信号電圧の立ち上がりから出力端子OUTの出力電圧の立ち上がり(端子AはLOWレベル固定)の伝播遅延時間は、信号経路の対称性により全く同じ値となる。これにより、スキューは0となる。
図3は、図2に示した排他的論理和回路を複数段接続した場合の構成を模式的に示す図である。複数の排他的論理和回路XOR1〜XOR4に入力されるリセット信号/RESETがHIGHレベルからLOWレベルに変化すると、各排他的論理和回路の出力はLOWレベルとされる。例えば排他的論理和回路XOR1、XOR2の出力を受ける排他的論理和回路XOR3が、LOWレベル(ワンショットパルス)のリセット信号/RESETに応じてその出力をLOWレベルとしたとき、LOWレベルのリセット信号/RESETを受けた排他的論理和回路XOR1、XOR2の出力はともにLOWレベルであるため、排他的論理和回路XOR3の出力は、リセット時、LOWレベル固定とされる。すなわち、各段の排他的論理和回路の出力はリセット時全てLOWレベル固定とされる。なお、図3の左端の排他的論理和回路XOR1、XOR2の入力端子A、Bは、リセット信号/RESETがLOWレベルのとき(リセット時)に、LOWレベル又はHIGHレベルに設定される。この制御は、排他的論理和回路XOR1、XOR2の入力端子A、Bの接続先を、リセット信号/RESETに基づき、グランド又は入力信号に切替える切替スイッチを設ける構成で実現してもよい。
図1、図2に示した構成の回路は、高速化に対応しており、スキューを抑制し、ECC回路、あるいは、メモリ回路に搭載されるECC回路に用いて好適とされる。特に、素子数の少ない図2の構成は、オンチップECC回路(符号化回路、復号回路)に適用して好適とされる。
図4は、本発明のさらに別の実施例の構成を示す図であり、3入力の偶数(偶奇)検査回路である。図4を参照すると、本実施例に係る回路は、ソースがそれぞれに対応する入力端子A、B、Cに接続され、ゲートが入力端子C、C、Bにそれぞれ接続されたnMOSトランジスタNM1、NM2、NM3と、ソースがそれぞれMOSトランジスタNM1、NM2、NM3のドレインに接続され、ゲートが入力端子B、A、Aにそれぞれ接続されたnMOSトランジスタNM4、NM5、NM6を備え、nMOSトランジスタNM4、NM5、NM6のドレインが共通にノード(「共通ノード」という)N1に接続されている。さらに、ソースが電源VDDに接続され、ドレインが共通ノードN1に接続され、ゲートがリセット端子/RESETに接続されたpMOSトランジスタPM1と、ソースが電源VDDに接続され、ゲートが共通ノードN1に接続されたpMOSトランジスタPM2と、ソースがグランドに接続され、ドレインがpMOSトランジスタPM2のドレインに接続され、ゲートがリセット端子RESET(/RESETの相補信号)に接続されたnMOSトランジスタNM7と、pMOSトランジスタPM2のドレインとnMOSトランジスタNM7のドレインの接続点と、電源VDD間に直列形態に接続され、入力端子A、B、Cにゲートがそれぞれ接続されたpMOSトランジスタPM3、PM4、PM5と、pMOSトランジスタPM2のドレインとnMOSトランジスタNM7のドレインの接続点に入力端が接続されたインバータINVと、を備えている。なお、リセット端子RESETを設ける代わりに、リセット端子/RESETからの信号を不図示のインバータで反転した信号を、nMOSトランジスタNM7のゲートに供給してもよいことは勿論である。次に図4の回路の動作について説明する。
リセット信号/RESETがLOWレベル、信号RESETがHIGHレベルとされ、共通ノードN1をHIGHレベルとし、pMOSトランジスタPM2をオフ、nMOSトランジスタNM7をオン状態とし、インバータINVを介して出力端子OUTをHIGHレベルとする。
以下では、リセット信号/RESETがLOWレベルとされ、リセットが行われたあと、すなわち、リセット信号/RESETがHIGHレベル、信号RESETがLOWレベルであるものとする。
端子A、B、Cが、全てLOWレベルの場合、pMOSトランジスタPM3、PM4、PM5はオンし、pMOSトランジスタPM1、nMOSトランジスタNM1〜NM7はオフし、インバータINVを介して出力端子OUTをLOWレベルとする。
端子A、B、Cが、それぞれLOWレベル、HIGHレベル、HIGHレベルの場合、nMOSトランジスタNM1、NM4がオン、nMOSトランジスタNM2、NM3、NM5〜NM7はオフし、共通ノードN1はLOWレベルとなり、pMOSトランジスタPM2がオンし、出力端子OUTはLOWレベルとなる。
端子A、B、Cが、それぞれHIGHレベル、LOWレベル、HIGHレベルの場合、nMOSトランジスタNM2、NM5がオン、nMOSトランジスタNM1、NM3、NM4、NM6、NM7はオフし、共通ノードN1はLOWレベルとなり、pMOSトランジスタPM2がオンし、出力端子OUTはLOWレベルとなる。
端子A、B、Cが、それぞれHIGHレベル、HIGHレベル、LOWレベルの場合、nMOSトランジスタNM3、NM6がオン、nMOSトランジスタNM1、NM2、NM4、NM5、NM7はオフし、共通ノードN1はLOWレベルとなり、pMOSトランジスタPM2がオンし、出力端子OUTはLOWレベルとなる。
端子A、B、Cが、全てHIGHレベルの場合、nMOSトランジスタNM1〜NM6はオフ状態とされ、pMOSトランジスタPM3、PM4、PM5はオフ状態とされ、nMOSトランジスタNM7がオン状態であることから、出力端子OUTはHIGHレベルとされる。
端子A、B、Cが、それぞれLOWレベル、LOWレベル、HIGHレベルの場合、nMOSトランジスタNM1〜NM6はオフ状態とされ、共通ノードN1はHIGHレベルとされ、pMOSトランジスタPM2はオフ状態、nMOSトランジスタNM7もオフ状態とされ、pMOSトランジスタPM2のドレインとnMOSトランジスタNM7のドレインのリセット時の電圧を入力とするインバータINVは、出力端子OUTにHIGHレベルを出力する。同様にして、端子A、B、Cのレベルが、それぞれLOW、HIGH、LOWの場合、及び、それぞれHIGH、LOW、LOWの場合にも、出力端子OUTにはHIGHレベルが出力される。
すなわち、図4に示した回路は、3入力A、B、Cの組み合わせのうち、HIGHレベルの入力端子が偶数個(0個、又は2個)のとき、LOWレベルを出力し、これ以外のとき(奇数個のとき)、HIGHレベルを出力する偶数判定回路であるなお、図4の回路は、メモリからの読出データ、又は受信語(received word)に、1が偶数個あるか奇数個あるかを検査する偶奇検査回路として用いることができる。
図5は、図4の回路を複数段配設した構成を示す図であり、図5の回路EVEN1〜EVEN4は、図4に示した3入力の偶数判定回路よりなる。リセット信号/RESETをLOWレベル(したがって信号RESETはHIGHレベル)とすると、各回路EVEN1〜EVEN4とも、リセットされ、HIGHレベルを出力する。例えば偶数判定回路EVEN3の出力が、LOWレベル(ワンショットパルス)のリセット信号/RESETにより、LOWレベルとされた場合、前段の偶数判定回路EVEN1、EVEN2等の出力はすべてHIGHレベルであるため、これを受ける偶数判定回路EVEN3の出力は、リセット時に、HIGHレベル固定とされる。なお、図5の左端の偶数判定回路EVEN1、EVEN2の3つの入力端子A、B、Cは、リセット時に(この時点では、信号は入力されない)、LOWレベル固定、又はHIGHレベル固定としておく。この制御は、偶数判定回路EVEN1、EVEN2の入力端子A、B、Cの接続先を、リセット信号/RESETに基づき、グランド又は入力信号に切替える切替スイッチを設ける構成で実現してもよい。
なお、上記各実施例では、nMOSトランジスタと、pMOSトランジスタよりなるCMOS回路で構成された論理回路を例に説明したが、スイッチ・トランジスタをバイポーラトランジスタで構成してもよいことは勿論である。
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
PM1〜PM5、PM11、PM12 pMOSトランジスタ
NM1〜NM7、NM11、NM12 nMOSトランジスタ
INV インバータ
NM1〜NM7、NM11、NM12 nMOSトランジスタ
INV インバータ
Claims (7)
- 論理信号をそれぞれ入力とする第1及び第2の入力端子と、
ソースがそれぞれに対応する前記第1及び第2の入力端子に接続され、ゲートが前記第2及び第1の入力端子に交差接続され、ドレインが一のノード(「共通ノード」という)に共通接続された第1及び第2のMOSトランジスタと、
第1の電源と前記共通ノードとの間に接続され、活性状態のリセット信号を制御端子に受けて導通する第3のMOSトランジスタと、
前記共通ノードを入力端に接続してなる反転回路と、
を備えている、ことを特徴とする論理回路。 - 前記第3のMOSトランジスタは、前記第1及び第2のMOSトランジスタと逆導電型である、ことを特徴とする請求項1記載の論理回路。
- 論理信号をそれぞれ入力とする複数の入力端子を有し、第1の信号端子がそれぞれ対応する前記入力端子に接続され、制御端子が、前記第1の信号端子が接続されている前記入力端子とは別の前記入力端子に接続された複数のトランジスタを備え、
前記複数のトランジスタの各トランジスタの第2の信号端子は、別のトランジスタを介して一のノード(「共通ノード」という)に接続され、前記別のトランジスタの制御端子は、前記別のトランジスタに対応する前記各トランジスタの第1の信号端子が接続されている入力端子とは異なる入力端子に接続され、
第1の電源と前記共通ノード間に直列形態に接続され、リセット信号を制御端子に入力とし、オン・オフ制御されるスイッチを含み、
前記第1の電源と第2の電源間に直列に接続された2つの相補トランジスタの制御端子には、それぞれ、前記共通ノードと前記リセット信号の相補を入力する端子に接続され、
前記2つの相補トランジスタの接続点と第1電源間に直列形態に接続され、前記複数の入力端子からの信号を制御端子に入力としオン・オフ制御される複数のスイッチを含む、ことを特徴とする論理回路。 - 論理信号をそれぞれ入力とする第1乃至第3の入力端子と、
ソースがそれぞれに対応する前記第1乃至第3の入力端子に接続され、ゲートが、それぞれ前記第3、第3、第2の入力端子にそれぞれ接続された第1乃至第3のMOSトランジスタと、
ソースがそれぞれ前記第1乃至第3のMOSトランジスタのドレインに接続され、ゲートがそれぞれ前記第2、第1、第1の入力端子に接続され、ドレインが一のノード(「共通ノード」という)に共通接続された第4乃至第6のMOSトランジスタと、
第1の電源と前記共通ノードとの間に接続され、リセット端子にゲートが接続された第7のMOSトランジスタと、
前記共通ノードにゲートが接続され、ソースが前記第1の電源に接続された第8のMOSトランジスタと、
ソースが第2の電源に接続され、ドレインが前記第8のMOSトランジスタのドレインに接続され、ゲートに、前記リセット端子に印加される信号の相補信号を入力する第9のMOSトランジスタと、
前記第8及び第9のMOSトランジスタのドレインの接続点と前記第1の電源間に直列に接続され、ゲートが第1乃至第3の入力端子にそれぞれ接続された第10乃至第12のMOSトランジスタと、
前記第8及び第9のMOSトランジスタのドレインの接続点に入力端が接続されたインバータと、
を備えている、ことを特徴とする論理回路。 - 前記第7、第8、第10乃至第12のMOSトランジスタは、前記第1乃至第6、第9のMOSトランジスタと逆導電型である、ことを特徴とする請求項4記載の論理回路。
- 論理信号をそれぞれ入力とする複数の入力端子を有し、第1の信号端子がそれぞれ対応する前記入力端子に接続され、制御端子が、前記第1の信号端子が接続されている前記入力端子とは別の前記入力端子に接続され、第2の信号端子が1つの共通ノードに接続された第1群のトランジスタと、
第1の電源と前記共通ノード間に直列に接続され、制御端子が対応する前記複数の入力端子にそれぞれ接続された第2群のトランジスタと、を備え、前記第2群のトランジスタは前記第1群のトランジスタと逆導電型とされ、
前記共通ノードに入力端が接続され、出力端が論理回路の出力端子に接続された論理ゲートと、
を備え、
前記複数の入力端子の信号を受け、前記複数の入力端子の値の組み合わせが予め定められた組み合わせであり前記共通ノードをフローティング状態とするときは、前論理回路の入力端を電源電位に設定することで、前論理回路の出力端子を所定の論路値に設定する回路と、
を備えている、ことを特徴とする論理回路。 - 請求項1乃至6のいずれか一に記載の論理回路を、排他的論理和回路として備えている、ことを特徴とするECC回路。
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