JP4145222B2

JP4145222B2 - Ｃｍｏｓラッチ回路およびｃｍｏｓ・ｄｆｆ回路

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Publication number: JP4145222B2
Application number: JP2003312202A
Authority: JP
Inventors: 秀樹福田
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2003-09-04
Filing date: 2003-09-04
Publication date: 2008-09-03
Anticipated expiration: 2023-09-04
Also published as: JP2005080258A

Description

本発明は、３値のサインデジット数のデータを扱うデジタル論理回路に適用されるＣＭＯＳラッチ回路および該ＣＭＯＳラッチ回路を２個縦属接続したＣＭＯＳ・ＤＦＦ（Ｄ型フリップフロップ）回路に関するものである。

多値のサインデジット数を用いたデジタル信号のＣＭＯＳラッチ回路やＣＭＯＳ・ＤＦＦ回路の要部回路の従来の構成例として、それぞれ２つ以上のしきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いて構成した例、あるいは電流モード回路の構成例が知られている（非特許文献１，２）。
松本外２名著、「ＭＯＳトランジスタとキャパシタ・メモリを使った４値論理回路の設計」、電子情報通信学会論文誌、第Ｊ７０−Ｄ巻、第１号、５０−５９頁、１９８７年１月亀山外２名著、「Signed-Digit数系に基づく双方向電流モード多値基本演算回路とその評価」、電子情報通信学会論文誌、第Ｊ７１−Ｄ巻、第７号、１１８９−１１９８頁、１９８８年７月

しかし、それぞれ２つ以上の多値しきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを要部回路として用いたＣＭＯＳラッチ回路やＣＭＯＳ・ＤＦＦ回路は、通常のＣＭＯＳプロセスでは製造できないため、製品コストが高価となる問題点があった。また、電流モード回路の構成例では、スタティックな動作電流が発生し、ＬＳＩに多数搭載しようとすると低消費電力が阻害される問題点があった。

本発明の目的は、上記問題点を解消し廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を有し、高速化や小型化が可能となった３値のサインデジット数に対応するＣＭＯＳラッチ回路およびＣＭＯＳ・ＤＦＦ回路を提供することである。

請求項１にかかる発明は、ＶＤＤ２，ＶＤＤ１，ＶＤＤ０（ＶＤＤ２＞ＶＤＤ１＞ＶＤＤ１）の電圧を３値のサインデジット数の「＋１」、「０」、「−１」のデータとして記憶するＣＭＯＳラッチ回路であって、前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子との間に接続され入力側が入力端子に接続された第１のインバータと、前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子との間に接続され入力側が前記入力端子に接続された第２のインバータと、前記ＶＤＤ１の電源端子と出力端子の間に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路からなるパス回路と、前記ＶＤＤ２の電源端子と前記出力端子との間に接続された出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記出力端子との間に接続された出力用ＮＭＯＳトランジスタと、前記入力端子に接続された第１の転送ゲートとを有し、前記第１のインバータの出力側が前記出力用ＰＭＯＳトランジスタのゲートおよび前記パス回路のＮＭＯＳトランジスタのゲートに接続され、前記第２のインバータの出力側が前記出力用ＮＭＯＳトランジスタのゲートおよび前記パス回路のＰＭＯＳトランジスタのゲートに接続されていることを特徴とする。
請求項２にかかる発明は、請求項１に記載のＣＭＯＳラッチ回路において、前記入力端子と前記出力端子の間に接続され前記第１の転送ゲートと逆のタイミングで導通／遮断する第２の転送ゲートを具備することを特徴とする。
請求項３にかかる発明は、請求項２に記載のＣＭＯＳラッチ回路において、前記第１、第２のインバータを、一方の入力側が第１のプリセット端子に共通接続され、他方の入力側が前記入力端子に共通接続される第１、第２の２入力ナンドゲートに置き換え、記第１のプリセット端子に初期設定時に前記ＶＤＤ０の電圧が印加されそれ以外では前記ＶＤＤ２の電圧が印加されるようにしたことを特徴とする。
請求項４にかかる発明は、請求項２に記載のＣＭＯＳラッチ回路において、前記第１、第２のインバータを、一方の入力側が第２のプリセット端子に共通接続され、他方の入力側が前記入力端子に共通接続される第１、第２の２入力ノアゲートに置き換え、前記第２のプリセット端子に初期設定時に前記ＶＤＤ２の電圧が印加されそれ以外では前記ＶＤＤ０の電圧が印加されるようにしたことを特徴とする。
請求項５にかかる発明は、請求項２に記載のＣＭＯＳラッチ回路において、前記第１のインバータを、一方の入力側が第３のプリセット端子に接続され、他方の入力側が前記入力端子に接続される２入力ナンドゲートに置き換え、前記第２のインバータを、一方の入力側が第４のプリセット端子に接続され、他方の入力側が前記入力端子に接続される２入力ノアゲートに置き換え、前記第３のプリセット端子に初期設定時に前記ＶＤＤ１の電圧が印加されそれ以外では前記ＶＤＤ２の電圧が印加され、前記第４のプリセット端子に初期設定時に前記ＶＤＤ１の電圧が印加されそれ以外では前記ＶＤＤ０の電圧が印加される、ようにしたことを特徴とする。
請求項６にかかる発明は、請求項１のＣＭＯＳラッチ回路を２個縦属接続してマスタ部とスレーブ部とし、該マスタ部側の前記ＣＭＯＳラッチ回路の前記第１の転送ゲートの導通／遮断を、前記スレーブ側の前記ＣＭＯＳラッチ回路の前記第１の転送ゲートの導通／遮断と反対に制御するようにしたことを特徴とする。
請求項７にかかる発明は、請求項２のＣＭＯＳラッチ回路を２個縦属接続してマスタ部とスレーブ部とし、又は請求項３のＣＭＯＳラッチ回路を２個縦属接続してマスタ部とスレーブ部とし、又は請求項４のＣＭＯＳラッチ回路を２個縦属接続してマスタ部とスレーブ部とし、又は請求項５のＣＭＯＳラッチ回路を２個縦属接続してマスタ部とスレーブ部とし、前記マスタ部側の前記ＣＭＯＳラッチ回路の前記第１の転送ゲートと前記スレーブ部側の前記ＣＭＯＳラッチ回路の前記第２の転送ゲートの導通／遮断を同一タイミングとし、且つ前記マスタ部側の前記ＣＭＯＳラッチ回路の前記第２の転送ゲートと前記スレーブ部側の前記ＣＭＯＳラッチ回路の前記第１の転送ゲートの導通／遮断と反対に制御するようにしたことを特徴とする。

本発明のＣＭＯＳラッチ回路およびＣＭＯＳ・ＤＦＦ回路によれば、必要なトランジスタが１つのしきい値をもつＭＯＳトランジスタであるので、廉価な通常のプロセスで製造できる。またスタティックな動作電流をほぼ０にできるので消費電力が少なくて済み、しかもＭＯＳトランジスタ数が少ないので、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがない。よって、このようなＣＭＯＳラッチ回路やＣＭＯＳ・ＤＦＦ回路を適用すれば、３値のサインデジット数で演算機能を構成するＤＳＰ等のデジタルＩＣを高性能・廉価に実現できる。

本発明のＣＭＯＳラッチ回路では１つのしきい値を持つＭＯＳトランジスタを８個使用して構成し、３値のサインデジット数「＋１」、「０」、「−１」に対応する電圧ＶＤＤ２、ＶＤＤ１、ＶＤＤ０（ＶＤＤ２＞ＶＤＤ１＞ＶＤＤ０）のデータの処理を行う。本発明のＣＭＯＳ・ＤＦＦ回路ではこのＣＭＯＳラッチ回路をマスタ部およびスレーブ部にそれぞれ適用する。以下、詳しく説明する。なお、以下では、「ＭＰ」はＰＭＯＳトランジスタを表し、「ＭＮ」はＮＭＯＳトランジスタを表すものとする。

図１は実施例１のダイナミック動作用のＭＯＳ・ＤＦＦ回路の構成を示す回路図である。本実施例では３値のサインデジット数「＋１」、「０」、「−１」に対応する電源電圧として、それぞれＶＤＤ２、ＶＤＤ１、ＶＤＤ０を用意する。例えば、ＶＤＤ２＝１．８Ｖ、ＶＤＤ１＝０．９Ｖ、ＶＤＤ０＝０Ｖである。本実施例のＣＭＯＳ・ＤＦＦ回路は、３値のサインデジット数によるデータ信号をラッチ動作できるように構成したＣＭＯＳラッチ回路からなるマスタ部１０と、同様のＣＭＯＳラッチ回路からなるスレーブ部２０とから構成したものである。

マスタ部１０において、ＩＮＶ１，ＩＮＶ２は入力側が入力端子ＩＮ１に共通接続されたＣＭＯＳインバータであり、それぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列接続回路からなり、そのうちインバータＩＮＶ１はＶＤＤ２，ＶＤＤ１を電源電圧とし、インバータＩＮＶ２はＶＤＤ１，ＶＤＤ０を電源電圧とする（図７(a)、(b)参照）。ＰＡＴＨ１はトランジスタＭＰ１，ＭＮ１の直列接続回路からなり、ＶＤＤ１の電源端子と出力端子ＯＵＴ１との間に接続されたパス回路、ＭＰ２は電源ＶＤＤ２と出力端子ＯＵＴ１の間に接続された出力用トランジスタ、ＭＮ２は電源ＶＤＤ０と出力端子ＯＵＴ１の間に接続された出力用トランジスタである。そして、インバータＩＮＶ１の出力ＯＵＴ１１はトランジスタＭＰ２，ＭＮ１のゲートに接続され、インバータＩＮＶ２の出力ＯＵＴ１２はトランジスタＭＮ２，ＭＰ１のゲートに接続されている。Ｇ１はデータ入力端子ＤＩＮと入力端子ＩＮ１の間に接続された転送ゲートであり、クロック信号ＣＫとその反転信号ＣＫＢにより導通／遮断が制御される。

スレーブ部２０もマスタ部１０と全く同様に構成されている。ＩＮＶ３，ＩＮＶ４はインバータ、ＰＡＴＨ２はトランジスタＭＰ３，ＭＮ３からなるパス回路、ＭＰ４，ＭＮ４は出力用トランジスタ、Ｇ２はマスタ部１０の出力端子ＯＵＴ１と入力端子ＩＮ２の間に接続された転送ゲートであり、クロック信号ＣＫとその反転信号ＣＫＢにより導通／遮断が制御されるが、前記転送ゲートＧ１の導通／遮断とは逆に動作する。

さて、マスタ部１０において、入力端子ＩＮ１に入力したデータ信号は、インバータＩＮＶ１で反転されて信号ＯＵＴ１１となり、出力用トランジスタＭＰ２のゲートおよびパス回路ＰＡＴＨ１のトランジスタＭＮ１のゲートに入力する。また、インバータＩＮＶ２で反転されて信号ＯＵＴ１２となり、出力用トランジスタＭＮ２のゲートおよびパス回路ＰＡＴＨ１のトランジスタＭＰ１のゲートに入力する。

いま、入力端子ＩＮ１が「＋１」（＝ＶＤＤ２）のときは、インバータＩＮＶ１の出力信号ＯＵＴ１１がＶＤＤ１、インバータＩＮＶ２の出力信号ＯＵＴ１２がＶＤＤ０になる。よって、トランジスタＭＰ１がオン、ＭＮ１がオフとなってパス回路ＰＡＴＨ１は遮断し、ＭＰ２がオン、ＭＮ２がオフとなるので、出力端子ＯＵＴ１はＶＤＤ２、つまり「＋１」となる。

また、入力端子ＩＮ１が「０」（＝ＶＤＤ１）のときは、インバータＩＮＶ１の出力信号ＯＵＴ１１がＶＤＤ２、インバータＩＮＶ２の出力信号ＯＵＴ１２がＶＤＤ０になる。よって、トランジスタＭＰ１とＭＮ１がオンとなってパス回路ＰＡＴＨ１が導通し、トランジスタＭＰ２とトランジスタＭＮ２がオフとなるので、出力端子ＯＵＴ１はＶＤＤ１、つまり「０」となる。

さらに、入力端子ＩＮ１が「−１」（＝ＶＤＤ０）のときは、インバータＩＮＶ１の出力信号ＯＵＴ１１がＶＤＤ２、インバータＩＮＶ２の出力信号ＯＵＴ１２がＶＤＤ１になる。よって、トランジスタＭＰ１がオフ、トランジスタＭＮ１がオンとなってパス回路ＰＡＴＨ１は遮断し、トランジスタＭＰ２がオフ、トランジスタＭＮ２がオンとなるので、出力端子ＯＵＴ１はＶＤＤ０、つまり「−１」となる。

このように、マスタ部１０では、入力端子ＩＮ１に「＋１」、「０」、「−１」の３値のサインデジット数のデータ信号を入力すると、それを波形整形して「＋１」、「０」、「−１」のサインデジット数の信号として出力端子ＯＵＴ１に出力する。図６(a)にこのＭＯＳ・ＤＦＦ回路のマスタ部１０の動作の真理値を示した。

以上はマスタ部１０の動作であるが、スレーブ部２０の動作も全く同じであり、入力端子ＩＮ２に「＋１」、「０」、「−１」の３値のサインデジット数のデータ信号を入力すると、それを波形整形して「＋１」、「０」、「−１」のサインデジット数の信号として出力端子ＯＵＴ２に出力する。

前記したように転送ゲートＧ１とＧ２はクロック信号ＣＫ，ＣＫＢによって一方が導通するときは他方が遮断するので、転送ゲートＧ１が導通し転送ゲートＧ２が遮断しているときは、マスタ部１０で新しいデータを書き込み、スレーブ部２０でデータ保持を行う。また、転送ゲートＧ２が導通し転送ゲートＧ１が遮断しているときは、マスタ部１０で保持したデータをスレーブ部２０に転送する。このようにして、ダイナミック型ＤＦＦ動作が行われる。

本実施例のＣＭＯＳ・ＤＦＦ回路は、マスタ部１０やスレーブ部２０の各トランジスタが１つのしきい値をもつＭＯＳトランジスタであるので、廉価な通常のプロセスで製造できる。またスタティックな動作電流をほぼ０にできるので消費電力が少なくて済み、しかもＭＯＳトランジスタ数がたかだが１６個と少ないので、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがない。よって、このようなＣＭＯＳ・ＤＦＦ回路を適用すれば、３値のサインデジット数で演算機能を構成するＤＳＰ等のデジタルＩＣを高性能・廉価に実現できる。

図２は実施例２のスタティック型のＭＯＳ・ＤＦＦ回路の構成を示す回路図である。図１に示したＭＯＳ・ＤＦＦ回路におけるものと同じものには同じ符号をつけた。ここでは、図１の回路構成に加えて、マスタ部１０において入力端子ＩＮ１と出力端子ＯＵＴ１の間に帰還用の転送ゲートＧ３を接続し、スレーブ部２０において入力端子ＩＮ２と出力端子ＯＵＴ２の間にも帰還用の転送ゲートＧ４を接続した。転送ゲートＧ１とＧ４が導通／遮断するとき、転送ゲートＧ２とＧ３は反対に遮断／導通する。

よって、転送ゲートＧ１が導通、Ｇ２が遮断、Ｇ３が遮断、Ｇ４が導通のときは、マスタ部１０にデータ書き込みが行われ、スレーブ部２０ではデータ保持が行われる。反対に、転送ゲートＧ１が遮断、Ｇ２が導通、Ｇ３が導通、Ｇ４が遮断のときは、マスタ部１０に保持しているデータをスレーブ部２０に書き込むデータ転送動作が行われる。

図３は実施例３のスタティック型のＭＯＳ・ＤＦＦ回路の構成を示す回路図である。図２に示したＭＯＳ・ＤＦＦ回路におけるものと同じものには同じ符号をつけた。ここでは、図２におけるインバータＩＮＶ１〜ＩＮＶ４を２入力のナンドゲートＮＡＮＤ１〜ＮＡＮＤ４に置き換え、その各ナンドゲートＮＡＮＤ１〜ＮＡＮＤ４の一方の入力端子にプリセット端子ＳＥＴ１から「−１」（ＶＤＤ０）のデータを入力するようにしたものである。図７の(c)、(d)にナンドゲートＮＡＮＤ１，ＮＡＮＤ２の構成を示した。ナンドゲートＮＡＮＤ３はナンドゲートＮＡＮＤ１と同様であり、ＮＡＮＤ４はナンドゲートＮＡＮＤ１と同様である。

このように各ナンドゲートＮＡＮＤ１〜ＮＡＮＤ４の一方の入力端子に「−１」（ＶＤＤ０）を入力すると、ナンドゲートＮＡＮＤ１，ＮＡＮＤ３の出力信号ＯＵＴ１１，ＯＵＴ２１は「＋１」（ＶＤＤ２）に強制的に初期設定され、ナンドゲートＮＡＮＤ２，ＮＡＮＤ４の出力信号ＯＵＴ１２，ＯＵＴ２２は「０」（ＶＤＤ１）に強制的に初期設定される。この結果、初期状態で出力端子ＯＵＴ１、ＯＵＴ２のいずれも「−１」（ＶＤＤ０）となり、マスタ部１０、スレーブ部２０のいずれもが「−１」（ＶＤＤ０）に初期設定される。図６(b)にこの初期設定の真理値を示した。

なお、初期設定しないときは、プリセット端子ＳＥＴ１を「＋１」（ＶＤＤ２）にセットしておく。これにより、各ナンドゲートＮＡＮＤ１〜ＮＡＮＤ４はインバータとして機能し、図２の回路と同様になる。

図４は実施例４のスタティック型のＭＯＳ・ＤＦＦ回路の構成を示す回路図である。図２に示したＭＯＳ・ＤＦＦ回路におけるものと同じものには同じ符号をつけた。ここでは、図２におけるインバータＩＮＶ１〜ＩＮＶ４を２入力のノアゲートＮＯＲ１〜ＮＯＲ４に置き換え、その各ノアゲートＮＯＲ１〜ＮＯＲ４の一方の入力端子にプリセット端子ＳＥＴ２から「＋１」（ＶＤＤ２）のデータを入力するようにしたものである。図７の(e)、(f)にノアゲートＮＯＲ１，ＮＯＲ２の構成を示した。ノアゲートＮＯＲ３はノアゲートＮＯＲ１と同様であり、ＮＯＲ４はノアゲートＮＯＲ１と同様である。

このように各ノアゲートＮＯＲ１〜ＮＯＲ４の一方の入力端子に「＋１」（ＶＤＤ２）を入力すると、ノアゲートＮＯＲ１，ＮＯＲ３の出力信号ＯＵＴ１１，ＯＵＴ２１は「０」（ＶＤＤ１）に強制的に初期設定され、ノアゲートＮＯＲ２，ＮＯＲ４の出力信号ＯＵＴ１２，ＯＵＴ２２は「−１」（ＶＤＤ０）に強制的に初期設定される。この結果、初期状態で出力端子ＯＵＴ１、ＯＵＴ２のいずれも「＋１」（ＶＤＤ２）となり、マスタ部１０、スレーブ部２０のいずれもが「＋１」（ＶＤＤ２）に初期設定される。図６(c)にこの初期設定の真理値を示した。

なお、初期設定しないときは、プリセット端子ＳＥＴ２を「−１」（ＶＤＤ０）にセットしておく。これにより、各ノアゲートＮＯＲ１〜ＮＯＲ４はインバータとして機能し、図２の回路と同様になる。

図５は実施例５のスタティック型のＭＯＳ・ＤＦＦ回路の構成を示す回路図である。図２に示したＭＯＳ・ＤＦＦ回路におけるものと同じものには同じ符号をつけた。ここでは、図２におけるインバータＩＮＶ１，ＩＮＶ３を２入力のナンドゲートＮＡＮＤ１、ＮＡＮＤ３（図７(c)の構成と同様）に置き換えてその各ナンドゲートＮＡＮＤ１、ＮＡＮＤ３の一方の入力端子にプリセット端子ＳＥＴ３から「＋０」（ＶＤＤ１）のデータを入力するようにした。さらに、図２におけるインバータＩＮＶ２，ＩＮＶ４を２入力のノアゲートＮＯＲ２、ＮＯＲ４（図７(f)の構成と同様）に置き換えてその各ノアゲートＮＯＲ２、ＮＯＲ４の一方の入力端子にプリセット端子ＳＥＴ４から「−０」（ＶＤＤ０）のデータを入力するようにした。

このようにすると、ナンドゲートＮＡＮＤ１，ＮＡＭＤ３の出力信号ＯＵＴ１１，ＯＵＴ２１は「＋１」（ＶＤＤ２）に強制的に初期設定されるとともにパス回路ＰＡＴＨ１が導通し、ノアゲートＮＯＲ２，ＮＯＲ４の出力信号ＯＵＴ１２，ＯＵＴ２２は「−１」（ＶＤＤ０）に強制的に初期設定されるとともにパス回路ＰＡＴＨ２が導通する。この結果、初期状態で出力端子ＯＵＴ１、ＯＵＴ２のいずれも「０」（ＶＤＤ０）となり、マスタ部１０、スレーブ部２０のいずれもが「０」（ＶＤＤ０）に初期設定される。図６(d)にこの初期設定の真理値を示した。

なお、初期設定しないときは、プリセット端子ＳＥＴ３を「＋１」（ＶＤＤ２）にセットし、プリセット端子ＳＥＴ４を「−１」（ＶＤＤ０）にセットしておく。これにより、各ナンドゲートＮＡＮＤ１，ＮＡＮＤ３と各ノアゲートＮＯＲ２，ＮＯＲ４はインバータとして機能し、図２の回路と同様になる。

実施例１のＣＭＯＳ・ＤＦＦ回路の回路図である。実施例２のＣＭＯＳ・ＤＦＦ回路の回路図である。実施例３のＣＭＯＳ・ＤＦＦ回路の回路図である。実施例４のＣＭＯＳ・ＤＦＦ回路の回路図である。実施例５のＣＭＯＳ・ＤＦＦ回路の回路図である。 (a)は実施例１のＣＭＯＳ・ＤＦＦ回路のマスタ部の動作の真理値、(b)は実施例３のＣＭＯＳ・ＤＦＦ回路のマスタ部の初期設定時の真理値、(c)は実施例４のＣＭＯＳ・ＤＦＦ回路のマスタ部の初期設定時の真理値、(d)は実施例５のＣＭＯＳ・ＤＦＦ回路のマスタ部の初期設定時の真理値の説明図である。 (a)，(b)はインバータの回路図、(c)，(d)はナンドゲートの回路図、(e)，(f)はノアゲートの回路図である。

符号の説明

１０：マスタ部
２０：スレーブ部
ＩＮＶ１〜ＩＮＶ４：インバータ
ＮＡＮＤ１〜ＮＡＮＤ４：ナンドゲート
ＮＯＲ１〜ＮＯＲ４：ノアゲート
ＰＡＴＨ１、ＰＡＴＨ２：パス回路
Ｇ１〜Ｇ４：転送ゲート

Claims

ＶＤＤ２，ＶＤＤ１，ＶＤＤ０（ＶＤＤ２＞ＶＤＤ１＞ＶＤＤ１）の電圧を３値のサインデジット数の「＋１」、「０」、「−１」のデータとして記憶するＣＭＯＳラッチ回路であって、
前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子との間に接続され入力側が入力端子に接続された第１のインバータと、前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子との間に接続され入力側が前記入力端子に接続された第２のインバータと、前記ＶＤＤ１の電源端子と出力端子の間に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路からなるパス回路と、前記ＶＤＤ２の電源端子と前記出力端子との間に接続された出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記出力端子との間に接続された出力用ＮＭＯＳトランジスタと、前記入力端子に接続された第１の転送ゲートとを有し、
前記第１のインバータの出力側が前記出力用ＰＭＯＳトランジスタのゲートおよび前記パス回路のＮＭＯＳトランジスタのゲートに接続され、前記第２のインバータの出力側が前記出力用ＮＭＯＳトランジスタのゲートおよび前記パス回路のＰＭＯＳトランジスタのゲートに接続されていることを特徴とするＣＭＯＳラッチ回路。
請求項１に記載のＣＭＯＳラッチ回路において、
前記入力端子と前記出力端子の間に接続され前記第１の転送ゲートと逆のタイミングで導通／遮断する第２の転送ゲートを具備することを特徴とするＣＭＯＳラッチ回路。
請求項２に記載のＣＭＯＳラッチ回路において、
前記第１、第２のインバータを、一方の入力側が第１のプリセット端子に共通接続され、他方の入力側が前記入力端子に共通接続される第１、第２の２入力ナンドゲートに置き換え、
前記第１のプリセット端子に初期設定時に前記ＶＤＤ０の電圧が印加されそれ以外では前記ＶＤＤ２の電圧が印加されるようにしたことを特徴とするＣＭＯＳラッチ回路。
請求項２に記載のＣＭＯＳラッチ回路において、
前記第１、第２のインバータを、一方の入力側が第２のプリセット端子に共通接続され、他方の入力側が前記入力端子に共通接続される第１、第２の２入力ノアゲートに置き換え、
前記第２のプリセット端子に初期設定時に前記ＶＤＤ２の電圧が印加されそれ以外では前記ＶＤＤ０の電圧が印加されるようにしたことを特徴とするＣＭＯＳラッチ回路。
請求項２に記載のＣＭＯＳラッチ回路において、
前記第１のインバータを、一方の入力側が第３のプリセット端子に接続され、他方の入力側が前記入力端子に接続される２入力ナンドゲートに置き換え、
前記第２のインバータを、一方の入力側が第４のプリセット端子に接続され、他方の入力側が前記入力端子に接続される２入力ノアゲートに置き換え、
前記第３のプリセット端子に初期設定時に前記ＶＤＤ１の電圧が印加されそれ以外では前記ＶＤＤ２の電圧が印加され、
前記第４のプリセット端子に初期設定時に前記ＶＤＤ１の電圧が印加されそれ以外では前記ＶＤＤ０の電圧が印加される、
ようにしたことを特徴とするＣＭＯＳラッチ回路。
請求項１のＣＭＯＳラッチ回路を２個縦属接続してマスタ部とスレーブ部とし、該マスタ部側の前記ＣＭＯＳラッチ回路の前記第１の転送ゲートの導通／遮断を、前記スレーブ側の前記ＣＭＯＳラッチ回路の前記第１の転送ゲートの導通／遮断と反対に制御するようにしたことを特徴とするＣＭＯＳ・ＤＦＦ回路。
請求項２のＣＭＯＳラッチ回路を２個縦属接続してマスタ部とスレーブ部とし、又は請求項３のＣＭＯＳラッチ回路を２個縦属接続してマスタ部とスレーブ部とし、又は請求項４のＣＭＯＳラッチ回路を２個縦属接続してマスタ部とスレーブ部とし、又は請求項５のＣＭＯＳラッチ回路を２個縦属接続してマスタ部とスレーブ部とし、
前記マスタ部側の前記ＣＭＯＳラッチ回路の前記第１の転送ゲートと前記スレーブ部側の前記ＣＭＯＳラッチ回路の前記第２の転送ゲートの導通／遮断を同一タイミングとし、且つ前記マスタ部側の前記ＣＭＯＳラッチ回路の前記第２の転送ゲートと前記スレーブ部側の前記ＣＭＯＳラッチ回路の前記第１の転送ゲートの導通／遮断と反対に制御するようにしたことを特徴とするＣＭＯＳ・ＤＦＦ回路。