JP4371407B2

JP4371407B2 - Ｃｍｏｓ・ｒａｍセル回路

Info

Publication number: JP4371407B2
Application number: JP2003312209A
Authority: JP
Inventors: 秀樹福田
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2003-09-04
Filing date: 2003-09-04
Publication date: 2009-11-25
Anticipated expiration: 2023-09-04
Also published as: JP2005078785A

Description

本発明は、３値のサインデジット数のデータの書き込み／保持／読み出しが行われるＣＭＯＳ・ＲＡＭセル回路に関するものである。

多値のサインデジット数を用いたデジタル信号のＣＭＯＳ・ＲＡＭセル回路の要部回路の従来の構成例として、それぞれ２つ以上のしきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いて構成した例、あるいは電流モード回路の構成例が知られている（非特許文献１，２）。さらには、従来の２値のＲＡＭセル２面を使用し、サインデジット数の表現に必要な３値の多値論理信号を記憶する手法があった。
松本外２名著、「ＭＯＳトランジスタとキャパシタ・メモリを使った４値論理回路の設計」、電子情報通信学会論文誌、第Ｊ７０−Ｄ巻、第１号、５０−５９頁、１９８７年１月亀山外２名著、「Signed-Digit数系に基づく双方向電流モード多値基本演算回路とその評価」、電子情報通信学会論文誌、第Ｊ７１−Ｄ巻、第７号、１１８９−１１９８頁、１９８８年７月

しかし、それぞれ２つ以上の多値しきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを要部回路として用いたＣＭＯＳ・ＲＡＭセル回路は、通常のＣＭＯＳプロセスでは製造できないため、製品コストが高価となる問題点があった。また、電流モード回路の構成例では、スタティックな動作電流が発生し、ＬＳＩに多数搭載しようとすると低消費電力が阻害される問題点があった。さらに、２値のＲＡＭセル２面を使用する手法では、構成素子数が増大し、また３値から２値に、あるいは２値から３値の信号フォーマットに変換する回路がオーバヘッドとなり、高速化と小型化が阻害されていた。

本発明の目的は、上記問題点を解消し廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を有し、高速化や小型化が可能となったサインデジット数に対応するＣＭＯＳ・ＲＡＭセル回路を提供することである。

請求項１にかかる発明は、ＶＤＤ２，ＶＤＤ１，ＶＤＤ０（ＶＤＤ２＞ＶＤＤ１＞ＶＤＤ１）の電圧を３値のサインデジット数の「＋１」、「０」、「−１」のデータとして記憶する１ポート用のＣＭＯＳ・ＲＡＭセル回路であって、前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子との間に接続され入力側が入力端子に接続された第１のインバータと、前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子との間に接続され入力側が前記入力端子に接続された第２のインバータと、前記ＶＤＤ１の電源端子と出力端子の間に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路からなるパス回路と、前記ＶＤＤ２の電源端子と前記出力端子との間に接続された出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記出力端子との間に接続された出力用ＮＭＯＳトランジスタと、前記入力端子とビット線との間に接続された第１の転送ゲートと、前記入力端子と前記出力端子との間に接続された第２の転送ゲートとを具備し、前記第１のインバータの出力側が前記出力用ＰＭＯＳトランジスタのゲートおよび前記パス回路のＮＭＯＳトランジスタのゲートに接続され、前記第２のインバータの出力側が前記出力用ＮＭＯＳトランジスタのゲートおよび前記パス回路のＰＭＯＳトランジスタのゲートに接続され、前記ビット線上のデータの書き込み、データ保持、前記ビット線上へのデータの読み出しに応じて前記第１および第２の転送ゲートの導通／遮断が制御されるようにした、ことを特徴とする。
請求項２にかかる発明は、ＶＤＤ２，ＶＤＤ１，ＶＤＤ０（ＶＤＤ２＞ＶＤＤ１＞ＶＤＤ１）の電圧を３値のサインデジット数の「＋１」、「０」、「−１」のデータとして記憶する２ポート用のＣＭＯＳ・ＲＡＭセル回路であって、前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子との間に接続され入力側が入力端子に接続された第１のインバータと、前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子との間に接続され入力側が前記入力端子に接続された第２のインバータと、前記ＶＤＤ１の電源端子と出力端子の間に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路からなるパス回路と、前記ＶＤＤ２の電源端子と前記出力端子との間に接続された出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記出力端子との間に接続された出力用ＮＭＯＳトランジスタと、前記入力端子と書き込みビット線との間に接続された第３の転送ゲートと、前記出力端子と読み出しビット線との間に接続された第４の転送ゲートと、前記入力端子と前記出力端子との間に接続された第５の転送ゲートとを具備し、前記第１のインバータの出力側が前記出力用ＰＭＯＳトランジスタのゲートおよび前記パス回路のＮＭＯＳトランジスタのゲートに接続され、前記第２のインバータの出力側が前記出力用ＮＭＯＳトランジスタのゲートおよび前記パス回路のＰＭＯＳトランジスタのゲートに接続され、前記書き込みビット線上のデータの書き込み、データ保持、前記読み出しビット線上へのデータの読み出しに応じて前記第３、第４および第５の転送ゲートの導通／遮断が制御されるようにした、ことを特徴とする。

本発明によれば、ＲＡＭセル部分を構成する各トランジスタが１つのしきい値をもつＭＯＳトランジスタであるので、廉価な通常のプロセスで製造できる、またスタティックな動作電流をほぼ０にできるので消費電力が少なくて済み、しかもＲＡＭセル部分を構成するＭＯＳトランジスタ数が少ないので、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがなく、高速化、小型化も可能である。よって、このようなＣＭＯＳ・ＲＡＭセル回路を適用すれば、３値のサインデジット数で演算機能を構成するＤＳＰ等のデジタルＩＣを高性能・廉価に実現できる。

本発明のＣＭＯＳ・ＲＡＭセル回路では、１つのしきい値を持つＭＯＳトランジスタを８個使用して要部回路であるセル回路部分を構成し、３値のサインデジット数「＋１」、「０」、「−１」に対応する電圧ＶＤＤ２、ＶＤＤ１、ＶＤＤ０（ＶＤＤ２＞ＶＤＤ１＞ＶＤＤ０）のデータの書き込み／保持／読み出しを行う。以下、詳しく説明する。

図１は実施例１の１ポート用のＣＭＯＳ・ＲＡＭセル回路の構成を示す回路図である。本実施例では３値のサインデジット数「＋１」、「０」、「−１」に対応する電源電圧として、それぞれＶＤＤ２、ＶＤＤ１、ＶＤＤ０を用意する。例えば、ＶＤＤ２＝１．８Ｖ、ＶＤＤ１＝０．９Ｖ、ＶＤＤ０＝０Ｖである。本実施例のＣＭＯＳ・ＲＡＭセル回路は、３値のサインデジット数によるデータ信号を１つのポートにより書き込み／読み出しできるように構成したものである。以下では、「ＭＰ」はＰＭＯＳトランジスタを表し、「ＭＮ」はＮＭＯＳトランジスタを表すものとする。

ＩＮＶ１，ＩＮＶ２は入力側が入力端子ＩＮに共通接続されたＣＭＯＳインバータである。そのうちインバータＩＮＶ１はＶＤＤ２，ＶＤＤ１を電源電圧とするトランジスタＭＰ１，ＭＮ１からなり、インバータＩＮＶ２はＶＤＤ１，ＶＤＤ０を電源電圧とするトランジスタＭＰ２，ＭＮ２からなる。ＰＡＴＨはトランジスタＭＰ３，ＭＮ３の直列接続回路からなるパス回路、ＭＰ４は電源ＶＤＤ２と出力端子の間に接続された出力用トランジスタ、ＭＮ４は電源ＶＤＤ０と出力端子の間に接続された出力用トランジスタである。そして、インバータＩＮＶ１の出力側はトランジスタＭＰ４，ＭＮ３のゲートに接続され、インバータＩＮＶ２の出力側はトランジスタＭＮ４，ＭＰ３のゲートに接続されている。以上のインバータＩＮＶ１，ＩＮＶ２、パス回路ＰＡＴＨ、および出力用トランジスタＭＰ４，ＭＮ４によりＲＡＭセルが構成される。また、Ｇ１はビット線ＢＬと入力端子ＩＮとの間を接続する書込／読出用の転送ゲートであり、アドレス信号ＡＤ１とその反転信号ＡＤ１Ｂにより制御される。Ｇ２は出力端子ＯＵＴから入力端子ＩＮへの帰還路を形成するデータ保持用の転送ゲートであり、アドレス信号ＡＤ２とその反転信号ＡＤ２Ｂにより制御される。

さて、入力端子ＩＮに入力したデータ信号は、インバータＩＮＶ１で反転されて信号ＯＵＴ１となり、出力用トランジスタＭＰ４のゲートおよびパス回路ＰＡＴＨのトランジスタＭＮ３のゲートに入力する。また、インバータＩＮＶ２で反転されて信号ＯＵＴ２となり、出力用トランジスタＭＮ４のゲートおよびパス回路ＰＡＴＨのトランジスタＭＰ３のゲートに入力する。

いま、入力端子ＩＮが「＋１」（＝ＶＤＤ２）のときは、トランジスタＭＮ１，ＭＮ２がオンとなり、出力信号ＯＵＴ１がＶＤＤ１、ＯＵＴ２がＶＤＤ０になる。よって、トランジスタＭＰ３がオン、トランジスタＭＮ３がオフとなってパス回路ＰＡＴＨは遮断し、ＭＰ４がオン、トランジスタＭＮ４がオフとなるので、出力端子ＯＵＴはＶＤＤ２、つまり「＋１」となる。

また、入力端子ＩＮが「０」（＝ＶＤＤ１）のときは、トランジスタＭＰ１，ＭＮ２がＯＮとなり、出力信号ＯＵＴ１がＶＤＤ２、ＯＵＴ２がＶＤＤ０になる。よって、トランジスタＭＰ３とトランジスタＭＮ３がオンとなってパス回路ＰＡＴＨが導通し、トランジスタＭＰ４とトランジスタＭＮ４がオフとなるので、出力端子ＯＵＴはＶＤＤ１、つまり「０」となる。

さらに、入力端子ＩＮが「−１」（＝ＶＤＤ０）のときは、トランジスタＭＰ１，ＭＰ２がオンとなり、出力信号ＯＵＴ１がＶＤＤ２、ＯＵＴ２がＶＤＤ１になる。よって、トランジスタＭＰ３がオフ、トランジスタＭＮ３がオンとなってパス回路ＰＡＴＨは遮断し、トランジスタＭＰ４がオフ、トランジスタＭＮ４がオンとなるので、出力端子ＯＵＴはＶＤＤ０、つまり「−１」となる。

このように、本実施例のＣＭＯＳ・ＲＡＭセル回路は、入力端子ＩＮに「＋１」、「０」、「−１」の３値のサインデジット数のデータ信号を入力すると、それを波形整形して「＋１」、「０」、「−１」のサインデジット数の信号として出力端子ＯＵＴに出力する。図２にこのＣＭＯＳ・ＲＡＭセル回路のＲＡＭセル回路部分の動作の真理値を示した。

ここで、ＲＡＭセルのデータ保持状態では、転送ゲートＧ１が遮断しゲートＧ２が導通して、出力端子ＯＵＴのデータ信号が入力端子ＩＮに帰還されることにより、データ保持が安定に行われている。したがって、ビット線ＢＬ上にその保持データ信号を読み出すときは、転送ゲートＧ１を導通させればよい。一方、ビット線ＢＬ上のデータ信号を書き込むときは、転送ゲートＧ２を遮断して転送ゲートＧ１を導通させることによりＲＡＭセルの内容が更新されるので、その後に転送ゲートＧ２を導通させて帰還路を形成すれば、新たなデータ信号がスタティックに保持される。

本実施例のＣＭＯＳ・ＲＡＭセル回路は、ＲＡＭセル部分を構成する各トランジスタが１つのしきい値をもつＭＯＳトランジスタであるので、廉価な通常のプロセスで製造できる。またスタティックな動作電流をほぼ０にできるので消費電力が少なくて済み、しかもＲＡＭセル部分を構成する構成するＭＯＳトランジスタ数がたかだが８個と少ないので、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがない。よって、このようなＣＭＯＳ・ＲＡＭセル回路を適用すれば、３値のサインデジット数で演算機能を構成するＤＳＰ等のデジタルＩＣを高性能・廉価に実現できる。

図３は実施例２の２ポート用のＣＭＯＳ・ＲＡＭセル回路の構成を示す回路図である。図１に示したＣＭＯＳ・ＲＡＭセル回路におけるものと同じものには同じ符号をつけた。つまり、ＲＡＭセルは図１のものと同じである。Ｇ３は入力端子ＩＮと書き込みビット線ＢＬ１との間に接続された書込用の転送ゲートであり、アドレス信号ＡＤ３とその反転信号ＡＤ３Ｂにより制御される。Ｇ４は出力端子ＯＵＴと読み出しビット線ＢＬ２との間に接続された読出用の転送ゲートであり、アドレス信号ＡＤ４とその反転信号ＡＤ４Ｂにより制御される。Ｇ５は入力端子ＩＮと出力端子ＯＵＴとの間に接続されたデータ保持用の転送ゲートであり、前記信号ＡＤ４と前記転信号ＡＤ３Ｂにより制御される。

ここで、ＲＡＭセルのデータ保持状態では、転送ゲートＧ３，Ｇ４が遮断し転送ゲートＧ５が導通して、出力端子ＯＵＴのデータ信号が入力端子ＩＮに帰還されることにより、安定状態にある。したがって、ビット線ＢＬ２上にその保持データ信号を読み出すときは、転送ゲートＧ４を導通させればよい。一方、ビット線ＢＬ１上のデータ信号を書き込むときは、転送ゲートＧ５を遮断して転送ゲートＧ３を導通させることによりＲＡＭセルの内容が更新されるので、その後に転送ゲートＧ５を導通させて帰還路を形成した後に転送ゲートＧ３を遮断すれば、新たなデータ信号がスタティックに安定状態に保持される。以上より、サインデジット数に対応してデータ信号を書き込み、スタティック的に記憶し、書き込みとは別のタイミングで読み出すことができる２ポート用のＣＭＯＳ・ＲＡＭセル回路として動作する。

実施例１のＣＭＯＳ・ＲＡＭセル回路の回路図である。実施例１のＣＭＯＳ・ＲＡＭセル回路の動作の真理値の説明図である。実施例２のＣＭＯＳ・ＲＡＭセル回路の回路図である。

符号の説明

ＩＮＶ１，ＩＮＶ２：インバータ
ＰＡＴＨ：パス回路
Ｇ１〜Ｇ５：転送ゲート

Claims

ＶＤＤ２，ＶＤＤ１，ＶＤＤ０（ＶＤＤ２＞ＶＤＤ１＞ＶＤＤ１）の電圧を３値のサインデジット数の「＋１」、「０」、「−１」のデータとして記憶する１ポート用のＣＭＯＳ・ＲＡＭセル回路であって、
前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子との間に接続され入力側が入力端子に接続された第１のインバータと、前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子との間に接続され入力側が前記入力端子に接続された第２のインバータと、前記ＶＤＤ１の電源端子と出力端子の間に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路からなるパス回路と、前記ＶＤＤ２の電源端子と前記出力端子との間に接続された出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記出力端子との間に接続された出力用ＮＭＯＳトランジスタと、前記入力端子とビット線との間に接続された第１の転送ゲートと、前記入力端子と前記出力端子との間に接続された第２の転送ゲートとを具備し、
前記第１のインバータの出力側が前記出力用ＰＭＯＳトランジスタのゲートおよび前記パス回路のＮＭＯＳトランジスタのゲートに接続され、前記第２のインバータの出力側が前記出力用ＮＭＯＳトランジスタのゲートおよび前記パス回路のＰＭＯＳトランジスタのゲートに接続され、
前記ビット線上のデータの書き込み、データ保持、前記ビット線上へのデータの読み出しに応じて前記第１および第２の転送ゲートの導通／遮断が制御されるようにした、
ことを特徴とするＣＭＯＳ・ＲＡＭセル回路。
ＶＤＤ２，ＶＤＤ１，ＶＤＤ０（ＶＤＤ２＞ＶＤＤ１＞ＶＤＤ１）の電圧を３値のサインデジット数の「＋１」、「０」、「−１」のデータとして記憶する２ポート用のＣＭＯＳ・ＲＡＭセル回路であって、
前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子との間に接続され入力側が入力端子に接続された第１のインバータと、前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子との間に接続され入力側が前記入力端子に接続された第２のインバータと、前記ＶＤＤ１の電源端子と出力端子の間に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路からなるパス回路と、前記ＶＤＤ２の電源端子と前記出力端子との間に接続された出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記出力端子との間に接続された出力用ＮＭＯＳトランジスタと、前記入力端子と書き込みビット線との間に接続された第３の転送ゲートと、前記出力端子と読み出しビット線との間に接続された第４の転送ゲートと、前記入力端子と前記出力端子との間に接続された第５の転送ゲートとを具備し、
前記第１のインバータの出力側が前記出力用ＰＭＯＳトランジスタのゲートおよび前記パス回路のＮＭＯＳトランジスタのゲートに接続され、前記第２のインバータの出力側が前記出力用ＮＭＯＳトランジスタのゲートおよび前記パス回路のＰＭＯＳトランジスタのゲートに接続され、
前記書き込みビット線上のデータの書き込み、データ保持、前記読み出しビット線上へのデータの読み出しに応じて前記第３、第４および第５の転送ゲートの導通／遮断が制御されるようにした、
ことを特徴とするＣＭＯＳ・ＲＡＭセル回路。