JP4044018B2

JP4044018B2 - Ｃｍｏｓドライバ回路およびｃｍｏｓインバータ回路

Info

Publication number: JP4044018B2
Application number: JP2003312201A
Authority: JP
Inventors: 秀樹福田
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2003-09-04
Filing date: 2003-09-04
Publication date: 2008-02-06
Anticipated expiration: 2023-09-04
Also published as: JP2005080257A

Description

本発明は、３値のサインデジット数のデータを入力して波形整形を行うＣＭＯＳドライバ回路および波形整形と同時に信号反転も行うＣＭＯＳインバータ回路に関するものである。

多値のサインデジット数を用いたデジタル信号のＣＭＯＳドライバ回路の従来の構成例として、それぞれ２つ以上のしきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いて構成した例、あるいは電流モード回路の構成例が知られている（非特許文献１，２）。
松本外２名著、「ＭＯＳトランジスタとキャパシタ・メモリを使った４値論理回路の設計」、電子情報通信学会論文誌、第Ｊ７０−Ｄ巻、第１号、５０−５９頁、１９８７年１月亀山外２名著、「Signed-Digit数系に基づく双方向電流モード多値基本演算回路とその評価」、電子情報通信学会論文誌、第Ｊ７１−Ｄ巻、第７号、１１８９−１１９８頁、１９８８年７月

しかし、それぞれ２つ以上の多値しきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いたＣＭＯＳドライバ回路は、通常のＣＭＯＳプロセスでは製造できないため、製品コストが高価となる問題点があった。また、電流モード回路の構成例では、スタティックな動作電流が発生し、ＬＳＩに多数搭載しようとすると低消費電力が阻害される問題点があった。

本発明の目的は、上記問題点を解消し廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を有するサインデジット数に対応するＣＭＯＳドライバ回路を提供することである。また、別の目的はこのＣＭＯＳドライバ回路を発展させて同様な特徴を有するＣＭＯＳインバータ回路を提供することである。

請求項１にかかる発明は、３値のサインデジット数に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの信号を入力し波形整形して出力するＣＭＯＳドライバ回路であって、前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子との間に接続され入力側が入力端子に接続された第１のインバータと、前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子との間に接続され入力側が前記入力端子に接続された第２のインバータと、前記ＶＤＤ１の電源端子と出力端子の間に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路からなるパス回路と、前記ＶＤＤ２の電源端子と前記出力端子との間に接続された出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記出力端子との間に接続された出力用ＮＭＯＳトランジスタとを具備し、前記第１のインバータの出力側が前記出力用ＰＭＯＳトランジスタのゲートおよび前記パス回路のＮＭＯＳトランジスタのゲートに接続され、前記第２のインバータの出力側が前記出力用ＮＭＯＳトランジスタのゲートおよび前記パス回路のＰＭＯＳトランジスタのゲートに接続されていることを特徴とする。
請求項２にかかる発明は、３値のサインデジット数に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの信号を入力し波形整形し反転して出力するＣＭＯＳインバータ回路であって、前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子との間に接続され入力側が入力端子に接続された第１のインバータと、前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子との間に接続され入力側が前記入力端子に接続された第２のインバータと、前記ＶＤＤ１の電源端子と出力端子の間に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路からなるパス回路と、前記ＶＤＤ２の電源端子と前記出力端子との間に接続された出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記出力端子との間に接続された出力用ＮＭＯＳトランジスタと、前記ＶＤＤ２の電源端子と前記入力端子との間に接続され前記入力端子の電圧が前記ＶＤＤ０ならほぼ前記ＶＤＤ１にシフトし前記ＶＤＤ１ならほぼ前記ＶＤＤ２にシフトする第１の電圧シフト回路と、前記ＶＤＤ０の電源端子と前記入力端子との間に接続され前記入力端子の電圧が前記ＶＤＤ２ならほぼ前記ＶＤＤ１にシフトし前記ＶＤＤ１ならほぼ前記ＶＤＤ０にシフトする第２の電圧シフト回路とを具備し、前記第１のインバータの出力側が前記パス回路のＮＭＯＳトランジスタのゲートに接続され、前記第２のインバータの出力側が前記パス回路のＰＭＯＳトランジスタのゲートに接続され、前記第１の電圧シフト回路の出力側が前記出力用ＰＭＯＳトランジスタのゲートに接続され、前記第２の電圧シフト回路の出力側が前記出力用ＮＭＯＳトランジスタのゲートに接続されていることを特徴とする。
請求項３にかかる発明は、請求項２に記載のＣＭＯＳインバータ回路において、前記第１の電圧シフト回路は、前記ＶＤＤ２の電源端子と前記入力端子との間に直列接続された２個のＰＭＯＳトランジスタからなり、該２個のＰＭＯＳトランジスタの内の前記ＶＤＤ２の電源端子側のトランジスタのゲートには前記ＶＤＤ１の電源端子が接続され、前記２個のＰＭＯＳトランジスタの内の前記入力端子側のトランジスタはダイオード接続され、且つ前記２個のＰＭＯＳトランジスタの共通接続点が前記出力側となり、前記第２の電圧シフト回路は、前記ＶＤＤ０の電源端子と前記入力端子との間に直列接続された２個のＮＭＯＳトランジスタからなり、該２個のＮＭＯＳトランジスタの内の前記ＶＤＤ０の電源端子側のトランジスタのゲートには前記ＶＤＤ１の電源端子が接続され、前記２個のＮＭＯＳトランジスタの内の前記入力端子側のトランジスタはダイオード接続され、且つ前記２個のＮＭＯＳトランジスタの共通接続点が前記出力側となる、ことを特徴とする。
請求項４にかかる発明は、請求項３に記載のＣＭＯＳインバータ回路において、前記第１の電圧シフト回路の前記ダイオード接続のＰＭＯＳトランジスタのしきい値電圧および前記第２の電圧シフト回路の前記ダイオード接続のＮＭＯＳトランジスタのしきい値電圧の絶対値は、前記電圧ＶＤＤ２とＶＤＤ１の差分、又は前記電圧ＶＤＤ１とＶＤＤ０の差分にほぼ相当することを特徴とする。

本発明のＣＭＯＳドライバ回路およびＣＭＯＳインバータ回路は、各トランジスタが１つのしきい値をもつＭＯＳトランジスタですむので、廉価な通常のプロセスで製造できる。またスタティックな動作電流を少なくできるので消費電力が少なくて済み、しかも構成するＭＯＳトランジスタ数が少ないので、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがない。

本発明のＣＭＯＳドライバ回路では、１つのしきい値を持つＭＯＳトランジスタを８個使用して、サインデジット数「＋１」、「０」、「−１」に対応する電圧ＶＤＤ２、ＶＤＤ１、ＶＤＤ０（ＶＤＤ２＞ＶＤＤ１＞ＶＤＤ０）を入力して波形整形する。また、ＣＭＯＳインバータ回路では、１つのしきい値を持つＭＯＳトランジスタを１２個使用して、同様の電圧を入力して波形整形および信号反転を行う。以下、詳しく説明する。

図１は実施例１のＣＭＯＳドライバ回路の構成を示す回路図である。本実施例では３値のサインデジット数「＋１」、「０」、「−１」に対応する電源電圧として、それぞれＶＤＤ２、ＶＤＤ１、ＶＤＤ０を用意する。例えば、ＶＤＤ２＝１．８Ｖ、ＶＤＤ１＝０．９Ｖ、ＶＤＤ０＝０Ｖである。本実施例のＣＭＯＳドライバ回路は、サインデジット数による入力信号ＩＮを波形整形して、出力信号ＯＵＴとして上記のＶＤＤ２、ＶＤＤ１、ＶＤＤ０のいずれかが出力されるように構成したものである。以下では、「ＭＰ」はＰＭＯＳトランジスタを表し、「ＭＮ」はＮＭＯＳトランジスタを表すものとする。

ＩＮＶ１，ＩＮＶ２は入力側が入力端子ＩＮに共通接続されたＣＭＯＳインバータである。そのうちインバータＩＮＶ１はＶＤＤ２，ＶＤＤ１を電源電圧とするトランジスタＭＰ１，ＭＮ１からなり、インバータＩＮＶ２はＶＤＤ１，ＶＤＤ０を電源電圧とするトランジスタＭＰ２，ＭＮ２からなる。ＰＡＴＨはトランジスタＭＰ３，ＭＮ３の直列接続回路からなるパス回路、ＭＰ４は電源ＶＤＤ２と出力端子ＯＵＴの間に接続された出力用トランジスタ、ＭＮ４は電源ＶＤＤ０と出力端子ＯＵＴの間に接続された出力用トランジスタである。そして、インバータＩＮＶ１の出力側はトランジスタＭＰ４，ＭＮ３のゲートに接続され、インバータＩＮＶ２の出力側はトランジスタＭＮ４，ＭＰ３のゲートに接続されている。

さて、入力端子ＩＮに入力した信号は、インバータＩＮＶ１で反転されて信号ＯＵＴ１となり、出力用トランジスタＭＰ４のゲートおよびパス回路ＰＡＴＨのトランジスタＭＮ３のゲートに入力する。また、インバータＩＮＶ２で反転されて信号ＯＵＴ２となり、出力用トランジスタＭＮ４のゲートおよびパス回路ＰＡＴＨのトランジスタＭＰ３のゲートに入力する。

いま、入力端子ＩＮが「＋１」（＝ＶＤＤ２）のときは、トランジスタＭＮ１，ＭＮ２がオンとなり、信号ＯＵＴ１がＶＤＤ１、ＯＵＴ２がＶＤＤ０になる。よって、トランジスタＭＰ３がオン、トランジスタＭＮ３がオフとなってパス回路ＰＡＴＨは遮断し、トランジスタＭＰ４がオン、トランジスタＭＮ４がオフとなるので、出力端子ＯＵＴはＶＤＤ２、つまり「＋１」となる。

また、入力端子ＩＮが「０」（＝ＶＤＤ１）のときは、トランジスタＭＰ１，ＭＮ２がＯＮとなり、信号ＯＵＴ１がＶＤＤ２、ＯＵＴ２がＶＤＤ０になる。よって、トランジスタＭＰ３とトランジスタＭＮ３がオンとなってパス回路ＰＡＴＨが導通し、トランジスタＭＰ４とトランジスタＭＮ４がオフとなるので、出力端子ＯＵＴはＶＤＤ１、つまり「０」となる。

さらに、入力端子ＩＮが「−１」（＝ＶＤＤ０）のときは、トランジスタＭＰ１，ＭＰ２がオンとなり、信号ＯＵＴ１がＶＤＤ２、ＯＵＴ２がＶＤＤ１になる。よって、トランジスタＭＰ３がオフ、トランジスタＭＮ３がオンとなってパス回路ＰＡＴＨは遮断し、トランジスタＭＰ４がオフ、トランジスタＭＮ４がオンとなるので、出力端子ＯＵＴはＶＤＤ０、つまり「−１」となる。

このように、本実施例のＭＯＳドライバ回路は、「＋１」、「０」、「−１」のサインデジット数の信号を入力すると、それを波形整形して「＋１」、「０」、「−１」のサインデジット数の信号として出力する。図２にこのＭＯＳドライバ回路の動作の真理値を示した。

本実施例のＣＭＯＳドライバ回路は、各トランジスタが１つのしきい値をもつＭＯＳトランジスタであるので、廉価な通常のプロセスで製造できる。またスタティックな動作電流をほぼ０にできるので消費電力が少なくて済み、しかも構成するＭＯＳトランジスタ数がたかだが８個と少ないので、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがない。

図３は実施例２のＣＭＯＳインバータ回路の構成を示す回路図である。図１に示したＭＯＳドライバ回路におけるものと同じものには同じ符号をつけた。ＳＨ１は入力信号ＩＮの電圧レベルをＶＤＤ２の側にシフトした信号ＯＵＴ３を出力するための電圧シフト回路であり、シフト用のダイオード接続のトランジスタＭＰ５とこのトランジスタＭＰ５に定電流を供給する電流源トランジスタＭＰ６との直列接続回路から構成されている。ＳＨ２は入力信号ＩＮの電圧レベルをＶＤＤ０の側にシフトした信号ＯＵＴ４を出力するための電圧シフト回路であり、シフト用のダイオード接続のトランジスタＭＮ５とこのトランジスタＭＮ５に定電流を供給する電流源トランジスタＭＮ６との直列接続回路から構成されている。

インバータＩＮＶ１の出力信号ＯＵＴ１はパス回路ＰＡＴＨのトランジスタＭＮ３のゲートに印加され、インバータＩＮＶ２の出力信号ＯＵＴ２はパス回路ＰＡＴＨのトランジスタＭＰ３のゲートに印加されている。また、電圧シフト回路ＳＨ１の出力信号ＯＵＴ３は出力用トランジスタＭＰ４のゲートに印加され、電圧シフト回路ＳＨ２の出力信号ＯＵＴ４は出力用トランジスタＭＮ４のゲートに印加されている。

いま、入力端子ＩＮが「＋１」（＝ＶＤＤ２）のときは、トランジスタＭＮ１，ＭＮ２がオンとなり、出力信号ＯＵＴ１がＶＤＤ１、ＯＵＴ２がＶＤＤ０になる。よって、トランジスタＭＰ３がオンするがトランジスタＭＮ３がオフとなるのでパス回路ＰＡＴＨは遮断する。また、電圧シフト回路ＳＨ１のトランジスタＭＰ５がオフとなり、その出力信号ＯＵＴ３がＶＤＤ２となる。また、電圧シフト回路ＳＨ２のトランジスタＭＮ５がオンとなり、その出力信号ＯＵＴ４が「ＶＤＤ２−ΔＶｔｎ５」となる。ΔＶｔｎ５はダイオード接続トランジスタＭＮ５のしきい値電圧（≒０．６Ｖ）であり、このため出力信号ＯＵＴ４は「ＶＤＤ２−ΔＶｔｎ５≒ＶＤＤ１」となる。よって、トランジスタＭＰ４がオフ、トランジスタＭＮ４がオンとなるので、出力端子ＯＵＴはＶＤＤ０、つまり「−１」となる。

入力端子ＩＮが「０」（＝ＶＤＤ１）のときは、トランジスタＭＰ１，ＭＮ２がオンとなり、出力信号ＯＵＴ１がＶＤＤ２、ＯＵＴ２がＶＤＤ０になる。よって、パス回路ＰＡＴＨのトランジスタＭＰ３，ＭＮ３がオンする。また、電圧シフト回路ＳＨ１のトランジスタＭＰ５がオンとなり、その出力信号ＯＵＴ３が「ＶＤＤ１＋ΔＶｔｐ５」となる。ΔＶｔｐ５はダイオード接続トランジスタＭＰ５のしきい値電圧（≒０．６Ｖ）であり、このため出力信号ＯＵＴ３は「ＶＤＤ１＋ΔＶｔｐ５≒ＶＤＤ２」となり、出力用トランジスタＭＰ４はオフする。また、電圧シフト回路ＳＨ２のトランジスタＭＮ５がオンとなり、その出力信号ＯＵＴ４が「ＶＤＤ１−ΔＶｔｎ５≒ＶＤＤ０」となり、出力用トランジスタＭＮ４はオフする。よって、出力端子ＯＵＴはパス回路ＰＡＴＨを経由して得られるＶＤＤ１、つまり「０」となる。

また、入力端子ＩＮが「−１」（＝ＶＤＤ０）のときは、トランジスタＭＰ１，ＭＰ２がオンとなり、出力信号ＯＵＴ１がＶＤＤ２、ＯＵＴ２がＶＤＤ１になる。よって、トランジスタＭＮ３がオンするがトランジスタＭＰ３がオフとなるのでパス回路ＰＡＴＨは遮断する。また、電圧シフト回路ＳＨ１のトランジスタＭＰ５がオンとなり、その出力信号ＯＵＴ３が「ＶＤＤ０＋ΔＶｔｐ５≒ＶＤＤ１」となる。また、電圧シフト回路ＳＨ２のトランジスタＭＮ５がオフとなり、その出力信号ＯＵＴ４がＶＤＤ０となる。よって、トランジスタＭＰ４がオン、トランジスタＭＮ４がオフとなるので、出力端子ＯＵＴはＶＤＤ２、つまり「＋１」となる。

このように、本実施例のＭＯＳインバータ回路は、「＋１」、「０」、「−１」のサインデジット数の信号を入力すると、それを波形整形するとともに反転して「−１」、「０」、「＋１」のサインデジット数の信号として出力する。図４にこのＣＭＯＳインバータ回路の動作の真理値を示した。

本実施例のＣＭＯＳインバータ回路は、各トランジスタが１つのしきい値をもつＭＯＳトランジスタであるので、廉価な通常のプロセスで製造できる。また電流源トランジスタにはスタティックな動作電流が流れるがそのトランジスタのサイズ比（W/L)を調整することにより消費電力を少なくでき、しかも構成するＭＯＳトランジスタ数がたかだが１２個と少ないので、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがない。

実施例１のＣＭＯＳドライバ回路の回路図である。実施例１のＣＭＯＳドライバ回路の動作の真理値の説明図である。実施例２のＣＭＯＳインバータ回路の回路図である。実施例２のＣＭＯＳインバータ回路の動作の真理値の説明図である。

符号の説明

ＩＮＶ１，ＩＮＶ２：インバータ
ＰＡＴＨ：パス回路
ＳＨ１，ＳＨ２：電圧シフト回路

Claims

３値のサインデジット数に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの信号を入力し波形整形して出力するＣＭＯＳドライバ回路であって、
前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子との間に接続され入力側が入力端子に接続された第１のインバータと、前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子との間に接続され入力側が前記入力端子に接続された第２のインバータと、前記ＶＤＤ１の電源端子と出力端子の間に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路からなるパス回路と、前記ＶＤＤ２の電源端子と前記出力端子との間に接続された出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記出力端子との間に接続された出力用ＮＭＯＳトランジスタとを具備し、
前記第１のインバータの出力側が前記出力用ＰＭＯＳトランジスタのゲートおよび前記パス回路のＮＭＯＳトランジスタのゲートに接続され、前記第２のインバータの出力側が前記出力用ＮＭＯＳトランジスタのゲートおよび前記パス回路のＰＭＯＳトランジスタのゲートに接続されていることを特徴とするＣＭＯＳドライバ回路。
３値のサインデジット数に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの信号を入力し波形整形し反転して出力するＣＭＯＳインバータ回路であって、
前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子との間に接続され入力側が入力端子に接続された第１のインバータと、前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子との間に接続され入力側が前記入力端子に接続された第２のインバータと、前記ＶＤＤ１の電源端子と出力端子の間に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路からなるパス回路と、前記ＶＤＤ２の電源端子と前記出力端子との間に接続された出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記出力端子との間に接続された出力用ＮＭＯＳトランジスタと、前記ＶＤＤ２の電源端子と前記入力端子との間に接続され前記入力端子の電圧が前記ＶＤＤ０ならほぼ前記ＶＤＤ１にシフトし前記ＶＤＤ１ならほぼ前記ＶＤＤ２にシフトする第１の電圧シフト回路と、前記ＶＤＤ０の電源端子と前記入力端子との間に接続され前記入力端子の電圧が前記ＶＤＤ２ならほぼ前記ＶＤＤ１にシフトし前記ＶＤＤ１ならほぼ前記ＶＤＤ０にシフトする第２の電圧シフト回路とを具備し、
前記第１のインバータの出力側が前記パス回路のＮＭＯＳトランジスタのゲートに接続され、前記第２のインバータの出力側が前記パス回路のＰＭＯＳトランジスタのゲートに接続され、前記第１の電圧シフト回路の出力側が前記出力用ＰＭＯＳトランジスタのゲートに接続され、前記第２の電圧シフト回路の出力側が前記出力用ＮＭＯＳトランジスタのゲートに接続されていることを特徴とするＣＭＯＳインバータ回路。
請求項２に記載のＣＭＯＳインバータ回路において、
前記第１の電圧シフト回路は、前記ＶＤＤ２の電源端子と前記入力端子との間に直列接続された２個のＰＭＯＳトランジスタからなり、該２個のＰＭＯＳトランジスタの内の前記ＶＤＤ２の電源端子側のトランジスタのゲートには前記ＶＤＤ１の電源端子が接続され、前記２個のＰＭＯＳトランジスタの内の前記入力端子側のトランジスタはダイオード接続され、且つ前記２個のＰＭＯＳトランジスタの共通接続点が前記出力側となり、
前記第２の電圧シフト回路は、前記ＶＤＤ０の電源端子と前記入力端子との間に直列接続された２個のＮＭＯＳトランジスタからなり、該２個のＮＭＯＳトランジスタの内の前記ＶＤＤ０の電源端子側のトランジスタのゲートには前記ＶＤＤ１の電源端子が接続され、前記２個のＮＭＯＳトランジスタの内の前記入力端子側のトランジスタはダイオード接続され、且つ前記２個のＮＭＯＳトランジスタの共通接続点が前記出力側となる、
ことを特徴とするＣＭＯＳインバータ回路。
請求項３に記載のＣＭＯＳインバータ回路において、
前記第１の電圧シフト回路の前記ダイオード接続のＰＭＯＳトランジスタのしきい値電圧および前記第２の電圧シフト回路の前記ダイオード接続のＮＭＯＳトランジスタのしきい値電圧の絶対値は、前記電圧ＶＤＤ２とＶＤＤ１の差分、又は前記電圧ＶＤＤ１とＶＤＤ０の差分にほぼ相当することを特徴とするＣＭＯＳインバータ回路。