JP4044019B2 - Ｃｍｏｓ論理回路 - Google Patents

Description

本発明は、３値のサインデジット数のデータを複数個入力して論理演算を行い３値のサインデジット数のデータを複数個出力するＣＭＯＳ論理回路に関するものである。

多値のサインデジット数を用いたデジタル信号のＣＭＯＳ論理回路の要部回路の従来の構成例として、それぞれ２つ以上のしきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いて構成した例、あるいは電流モード回路の構成例が知られている（非特許文献１，２）。
松本外２名著、「ＭＯＳトランジスタとキャパシタ・メモリを使った４値論理回路の設計」、電子情報通信学会論文誌、第Ｊ７０−Ｄ巻、第１号、５０−５９頁、１９８７年１月 亀山外２名著、「Signed-Digit数系に基づく双方向電流モード多値基本演算回路とその評価」、電子情報通信学会論文誌、第Ｊ７１−Ｄ巻、第７号、１１８９−１１９８頁、１９８８年７月

しかし、それぞれ２つ以上の多値しきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いたＣＭＯＳドライバ回路は、通常のＣＭＯＳプロセスでは製造できないため、製品コストが高価となる問題点があった。また、電流モード回路の構成例では、スタティックな動作電流が発生し、ＬＳＩに多数搭載しようとすると低消費電力が阻害される問題点があった。

本発明の目的は上記問題点を解消し廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を有するサインデジット数に対応するＣＭＯＳ論理回路を提供することである。

請求項１にかかる発明は、３値のサインデジット数に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの信号を複数個入力し論理演算して出力するＣＭＯＳ論理回路であって、前記ＶＤＤ２の電源端子と第１の出力端子の間に接続され前記複数の信号を入力して前記第１の出力端子に演算結果を出力する複数のＰＭＯＳトランジスタからなる第１の論理ブロックと、前記ＶＤＤ０の電源端子と前記第１の出力端子の間に接続され前記複数の信号を入力して前記第１の出力端子に演算結果を出力する複数のＮＭＯＳトランジスタからなる第２の論理ブロックと、前記ＶＤＤ２の電源端子と前記第１の出力端子との間に接続され前記第１の出力端子の電圧が前記ＶＤＤ０ならほぼ前記ＶＤＤ１にシフトし前記ＶＤＤ１ならほぼ前記ＶＤＤ２にシフトした電圧を第１の上部出力端子に出力する第１の電圧シフト回路と、前記ＶＤＤ０の電源端子と前記第１の出力端子との間に接続され前記第１の出力端子の電圧が前記ＶＤＤ２ならほぼ前記ＶＤＤ１にシフトし前記ＶＤＤ１ならほぼ前記ＶＤＤ０にシフトした電圧を第１の下部出力端子に出力する第２の電圧シフト回路と、を具備することを特徴とする。
請求項２にかかる発明は、請求項１に記載のＣＭＯＳ論理回路において、電源が前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子に接続され入力側が前記第１の出力端子に接続され出力側が第２の上部出力端子に接続された第１のインバータと、電源が前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子に接続され入力側が前記第１の出力端子に接続され出力側が第２の下部出力端子に接続された第２のインバータと、を具備することを特徴とする。
請求項３にかかる発明は、請求項２に記載のＣＭＯＳ論理回路において、前記ＶＤＤ１の電源端子と第２の出力端子の間に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路からなる第１のパス回路と、前記ＶＤＤ２の電源端子と前記第２の出力端子との間に接続された第１の出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記第２の出力端子との間に接続された第１の出力用ＮＭＯＳトランジスタとを具備し、前記第２の上部出力端子が前記第１の出力用ＰＭＯＳトランジスタのゲートおよび前記第１のパス回路のＮＭＯＳトランジスタのゲートに接続され、前記第２の下部出力端子が前記第１の出力用ＮＭＯＳトランジスタのゲートおよび前記第１のパス回路のＰＭＯＳトランジスタのゲートに接続されていることを特徴とする。
請求項４にかかる発明は、請求項３に記載のＣＭＯＳ論理回路において、前記ＶＤＤ１の電源端子と第３の出力端子の間に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路からなる第２のパス回路と、前記ＶＤＤ２の電源端子と前記第３の出力端子との間に接続された第２の出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記第３の出力端子との間に接続された第２の出力用ＮＭＯＳトランジスタとを具備し、前記第１の上部出力端子が前記第２の出力用ＰＭＯＳトランジスタのゲートに接続され、前記第１の下部出力端子が前記第２の出力用ＮＭＯＳトランジスタのゲートに接続され、前記第２の上部出力端子が前記第２のパス回路のＮＭＯＳトランジスタのゲートに接続され、前記第２の下部出力端子が前記第２のパス回路のＰＭＯＳトランジスタのゲートに接続されていることを特徴とする。
請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載のＣＭＯＳ論理回路において、前記第１の電圧シフト回路は、前記ＶＤＤ２の電源端子と前記第１の出力端子との間に直列接続された２個のＰＭＯＳトランジスタからなり、該２個のＰＭＯＳトランジスタの内の前記ＶＤＤ２の電源端子側のトランジスタのゲートには前記ＶＤＤ１の電源端子又は前記第１の下部出力端子が接続され、前記２個のＰＭＯＳトランジスタの内の前記第１の出力端子側のトランジスタはダイオード接続され、且つ前記２個のＰＭＯＳトランジスタの共通接続点が前記第１の上部出力端子となり、前記第２の電圧シフト回路は、前記ＶＤＤ０の電源端子と前記第１の出力端子との間に直列接続された２個のＮＭＯＳトランジスタからなり、該２個のＮＭＯＳトランジスタの内の前記ＶＤＤ０の電源端子側のトランジスタのゲートには前記ＶＤＤ１の電源端子又は前記第１の上部出力端子が接続され、前記２個のＮＭＯＳトランジスタの内の前記第１の出力端子側のトランジスタはダイオード接続され、且つ前記２個のＮＭＯＳトランジスタの共通接続点が前記第１の下部出力端子となる、ことを特徴とする。

本発明のＣＭＯＳ論理回路は、各トランジスタが１つのしきい値をもつＭＯＳトランジスタですむので、廉価な通常のプロセスで製造できる。またスタティックな動作電流を少なくできるので消費電力が少なくて済み、しかも構成するＭＯＳトランジスタ数が少ないので、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがない。

本発明のＣＭＯＳ論理回路では、１つのしきい値を持つＭＯＳトランジスタを使用して、サインデジット数「＋１」、「０」、「−１」に対応する電圧ＶＤＤ２、ＶＤＤ１、ＶＤＤ０（ＶＤＤ２＞ＶＤＤ１＞ＶＤＤ０）の信号を複数入力して演算し、その演算結果を複数個出力する。ＶＤＤ１＝（ＶＤＤ２＋ＶＤＤ０）／２である。以下、詳しく説明する。なお、以下では、「ＭＰ」はＰＭＯＳトランジスタを表し、「ＭＮ」はＮＭＯＳトランジスタを表すものとする。

図１は実施例１のＣＭＯＳ論理回路の構成を示す回路図である。本実施例では３値のサインデジット数「＋１」、「０」、「−１」に対応する電源電圧として、それぞれＶＤＤ２、ＶＤＤ１、ＶＤＤ０を用意する。例えば、ＶＤＤ２＝１．８Ｖ、ＶＤＤ１＝０．９Ｖ、ＶＤＤ０＝０Ｖである。図１において、１０はサインデジット数による複数の入力信号ＩＮ１、ＩＮ２、ＩＮ３、・・・を入力してこれらを演算するＰＭＯＳトランジスタからなる第１の論理ブロック、２０は同様のＮＭＯＳトランジスタからなる第２の論理ブロックである。これら第１，第２の論理ブロック１０，２０の出力側は共通の第１の出力端子ＯＵＴ１Ｃに接続されている。

ＳＨ１は出力端子ＯＵＴ１Ｃの電圧レベルが所定値のときその電圧レベルをＶＤＤ２の側にシフトして第１の上部出力端子ＯＵＴ１Ｕに出力するための電圧シフト回路であり、電流源用のトランジスタＭＰ１とシフト用のダイオード接続のトランジスタＭＰ２との直列接続回路から構成されている。ＳＨ２は出力端子ＯＵＴ１Ｃの電圧レベルが所定値のときその電圧レベルをＶＤＤ０の側にシフトして第１の下部出力端子ＯＵＴ１Ｄに出力するための電圧シフト回路であり、電流源用のトランジスタＭＮ１とシフト用のダイオード接続のトランジスタＭＮ２との直列接続回路から構成されている。電圧シフト回路ＳＨ１のトランジスタＭＰ２のしきい値電圧および電圧シフト回路ＳＨ２のトランジスタＭＮ２のしきい値電圧の絶対値は、電圧ＶＤＤ２と電圧ＶＤＤ１の差分および電圧ＶＤＤ１と電圧ＶＤＤ０の差分に相当する。

いま、入力信号ＩＮ１、ＩＮ２、ＩＮ３、・・・の入力によって、論理ブロック１０にパスが形成され、論理ブロック２０にパスが形成されないときは、出力端子ＯＵＴ１Ｃが「＋１」（＝ＶＤＤ２）となる。このときは、電圧シフト回路ＳＨ１のトランジスタＭＰ２がオフとなり、出力端子ＯＵＴ１Ｕが「＋１」（＝ＶＤＤ２）となる。また、電圧シフト回路ＳＨ２のトランジスタＭＮ２がオンとなり、その出力信号ＯＵＴ１Ｄが「ＶＤＤ２−ΔＶｔｎ２」となる。ΔＶｔｎ２はダイオード接続トランジスタＭＮ２のしきい値電圧（≒０．６Ｖ）であり、このため出力信号ＯＵＴ１Ｄは「ＶＤＤ２−ΔＶｔｎ２≒ＶＤＤ１」となる。このように、ＯＵＴ１Ｃ＝「＋１」のときは、ＯＵＴ１Ｕ＝「＋１」、ＯＵＴ１Ｄ＝「０」となる。

入力信号ＩＮ１、ＩＮ２、ＩＮ３、・・・の入力によって、論理ブロック１０にパスが形成されず、論理ブロック２０にもパスが形成されないときは、トランジスタＭＰ１，ＭＰ２の直列回路とトランジスタＭＮ１，ＭＮ２の直列回路によって、出力端子ＯＵＴ１Ｃに「ＶＤＤ２−ＶＤＤ０」の電圧を２分圧した電圧ＶＤＤ１「０」が現れる。すなわち、このときはトランジスタＭＰ２，ＭＮ２ともにオンする。よって、電圧シフト回路ＳＨ１ではトランジスタＭＰ２のオンにより出力信号ＯＵＴ１Ｕが「ＶＤＤ１＋ΔＶｔｐ２」となる。ΔＶｔｐ２はダイオード接続トランジスタＭＰ２のしきい値電圧（≒０．６Ｖ）であり、このため出力信号ＯＵＴ１Ｕは「ＶＤＤ１＋ΔＶｔｐ２≒ＶＤＤ２」となる。また、電圧シフト回路ＳＨ２ではトランジスタＭＮ２の導通により、その出力信号ＯＵＴ１Ｄが「ＶＤＤ１−ΔＶｔｎ２≒ＶＤＤ０」となる。このように、ＯＵＴ１Ｃ＝「０」のときは、ＯＵＴ１Ｕ＝「＋１」、ＯＵＴ１Ｄ＝「−１」となる。

また、入力信号ＩＮ１、ＩＮ２、ＩＮ３、・・・の入力によって、論理ブロック１０にパスが形成されず、論理ブロック２０にパスが形成されるときは、出力端子ＯＵＴ１Ｃが「−１」（＝ＶＤＤ０）となる。このときは、電圧シフト回路ＳＨ１のトランジスタＭＰ２がオンとなり、その出力信号ＯＵＴ１Ｕが「ＶＤＤ０＋ΔＶｔｐ２≒ＶＤＤ１」となる。また、電圧シフト回路ＳＨ２のトランジスタＭＮ２がオフとなり、その出力信号ＯＵＴ１ＤがＶＤＤ０となる。このように、ＯＵＴ１Ｃ＝「−１」のときは、ＯＵＴ１Ｕ＝「０」、ＯＵＴ１Ｄ＝「−１」となる。

以上のように、本実施例のＣＭＯＳ論理回路は、入力信号ＩＮ１、ＩＮ２、ＩＮ３、・・・として、「＋１」、「０」、「−１」のサインデジット数の内の任意の信号を入力することにより、第１，第２の論理ブロック１０，２０の導通／遮断の組み合わせに応じて、「−１」、「０」、「＋１」のいずれかのサインデジット数の信号が第１の出力端子ＯＵＴ１Ｃから出力する。図９にこのＣＭＯＳ論理回路の動作の真理値を示した。なお、第１の論理ブロック１０はＰＭＯＳトランジスタからなり、第２の論理ブロック２０にＮＭＯＳトランジスタからなるので、入力信号ＩＮ１、ＩＮ２、ＩＮ３、・・・の入力によって、同時にパスが形成されることはない。

本実施例のＣＭＯＳ論理回路は、各トランジスタが１つのしきい値をもつＭＯＳトランジスタであるので、廉価な通常のプロセスで製造できる。また電流源トランジスタＭＰ１，ＭＮ１にはスタティックな動作電流が流れるがそのトランジスタのサイズ比（W/L)を調整することにより消費電力を少なくでき、しかも構成するＭＯＳトランジスタ数が少ないので、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがない。

図２は図１のＣＭＯＳ論理回路の変形例の回路図であり、電圧シフト回路ＳＨ１の電流源トランジスタＭＰ１のゲートを第１の下部出力端子ＯＵＴ１Ｄに接続し、電圧シフト回路ＳＨ２の電流源トランジスタＭＮ１のゲートを第１の上部出力端子ＯＵＴ１Ｕに接続したものである。この変形例では、電流源トランジスタＭＰ１，ＭＮ１の電流値が大きくなり、出力端子ＯＵＴ１ＣがＶＤＤ１（「０」）からＶＤＤ２（「＋１」）あるいはＶＤＤ０（「−１」）に変化する遷移時間を短縮することができる。

図３は実施例２のＣＭＯＳ論理回路の構成を示す回路図である。本実施例では、図１のＣＭＯＳ論理回路の構成に加えて、ＶＤＤ２とＶＤＤ１を電源電圧とし入力側が第１の出力端子ＯＵＴ１Ｃに接続され出力側が第２の上部出力端子ＯＵＴ２Ｕに接続されるトランジスタＭＰ３，ＭＮ３からなる第１のインバータＩＮＶ１と、ＶＤＤ１とＶＤＤ０を電源電圧とし入力側が第１の出力端子ＯＵＴ１Ｃに接続され出力側が第２の下部出力端子ＯＵＴ２Ｄに接続されるトランジスタＭＰ４，ＭＮ４からなる第２のインバータＩＮＶ２を追加している。

ここでは、出力端子ＯＵＴ１Ｃが「＋１」（＝ＶＤＤ２）のときは、トランジスタＭＮ３，ＭＮ４がオンとなり、トランジスタＭＰ３，ＭＰ４がオフとなり、出力端子ＯＵＴ２Ｕが「０」（ＶＤＤ１）に、出力端子ＯＵＴ２Ｄが「−１」（ＶＤＤ０）になる。

また、出力端子ＯＵＴ１Ｃが「０」（＝ＶＤＤ１）のときは、トランジスタＭＰ３，ＭＮ４がオンとなり、トランジスタＭＮ３，ＭＰ４がオフとなり、出力端子ＯＵＴ２Ｕが「＋１」（ＶＤＤ２）に、出力端子ＯＵＴ２Ｄが「−１」（ＶＤＤ０）になる。

さらに、出力端子ＯＵＴ１Ｃが「−１」（＝ＶＤＤ０）のときは、トランジスタＭＰ３，ＭＰ４がオンとなり、トランジスタＭＮ３，ＭＮ４がオフとなり、出力端子ＯＵＴ２Ｕが「＋１」（ＶＤＤ２）に、出力端子ＯＵＴ２Ｄが「０」（ＶＤＤ０）になる。図９にこのＣＭＯＳ論理回路の動作の真理値を示した。

図４は図３のＣＭＯＳ論理回路の変形例の回路図であり、図２の回路と同様に、電圧シフト回路ＳＨ１の電流源トランジスタＭＰ１のゲートを出力端子ＯＵＴ１Ｄに接続し、電圧シフト回路ＳＨ２の電流源トランジスタＭＮ１のゲートを出力端子ＯＵＴ１Ｕに接続したものである。

図５は実施例３のＣＭＯＳ論理回路の構成を示す回路図である。本実施例では、図３のＣＭＯＳ論理回路の構成に加えて、インバータＩＮＶ１、ＩＮＶ２の共通接続点であるＶＤＤ１の電源端子と第２の出力端子ＯＵＴ２Ｃの間にトランジスタＭＰ５，ＭＮ５の直列回路からなる第１のパス回路ＰＡＴＨ１を接続すると共に、ＶＤＤ２の電源端子と第２の出力端子ＯＵＴ２Ｃの間に第１の出力用トランジスタＭＰ６を接続し、ＶＤＤ０の電源端子と第２の出力端子ＯＵＴ２Ｃの間に第２の出力用トランジスタＭＮ６を接続したものである。そして、第２の上部出力端子ＯＵＴ２ＵをトランジスタＭＮ５，ＭＰ６のゲートに接続し、第２の下部出力端子ＯＵＴ２ＤをトランジスタＭＰ５，ＭＮ６のゲートに接続したものである。

いま、出力端子ＯＵＴ１Ｃが「＋１」（＝ＶＤＤ２）のときは、出力端子ＯＵＴ２ＵがＶＤＤ１、ＯＵＴ２ＤがＶＤＤ０になるので、トランジスタＭＰ５がオン、トランジスタＭＮ５がオフとなってパス回路ＰＡＴＨ１は遮断し、トランジスタＭＰ６がオン、トランジスタＭＮ６がオフとなるので、出力端子ＯＵＴ２ＣはＶＤＤ２、つまり「＋１」となる。

また、出力端子ＯＵＴ１Ｃが「０」（＝ＶＤＤ１）のときは、出力端子ＯＵＴ２ＵがＶＤＤ２、ＯＵＴ２ＤがＶＤＤ０になるので、トランジスタＭＰ５とトランジスタＭＮ５がオンとなってパス回路ＰＡＴＨ１が導通し、トランジスタＭＰ６とトランジスタＭＮ６がオフとなるので、出力端子ＯＵＴ２ＣはＶＤＤ１、つまり「０」となる。

さらに、出力端子ＯＵＴ１Ｃが「−１」（＝ＶＤＤ０）のときは、出力信号ＯＵＴ２ＵがＶＤＤ２、ＯＵＴ２ＤがＶＤＤ１になる。よって、トランジスタＭＰ５がオフ、トランジスタＭＮ５がオンとなってパス回路ＰＡＴＨ１は遮断し、トランジスタＭＰ６がオフ、トランジスタＭＮ６がオンとなるので、出力端子ＯＵＴはＶＤＤ０、つまり「−１」となる。図９にこのＭＯＳ論理回路の動作の真理値を示した。

図６は図５のＣＭＯＳ論理回路の変形例の回路図であり、図２の回路と同様に、電圧シフト回路ＳＨ１の電流源トランジスタＭＰ１のゲートを出力端子ＯＵＴ１Ｄに接続し、電圧シフト回路ＳＨ２の電流源トランジスタＭＮ１のゲートを出力端子ＯＵＴ１Ｕに接続したものである。

図７は実施例４のＣＭＯＳ論理回路の構成を示す回路図である。本実施例では、図５のＣＭＯＳ論理回路の構成に加えて、ＶＤＤ１の電源端子と第３の出力端子ＯＵＴ３Ｃの間にトランジスタＭＰ７，ＭＮ７の直列回路からなる第２のパス回路ＰＡＴＨ２を接続すると共に、ＶＤＤ２の電源端子と第３の出力端子ＯＵＴ３Ｃの間に第２の出力用トランジスタＭＰ８を接続し、ＶＤＤ０の電源端子と第３の出力端子ＯＵＴ３Ｃの間に第２の出力用トランジスタＭＮ８を接続したものである。そして、第２の上部出力端子ＯＵＴ２ＵをトランジスタＭＮ７のゲートに接続し、第２の下部出力端子ＯＵＴ２ＤをトランジスタＭＰ７のゲートに接続し、第１の上部出力端子ＯＵＴ１ＵをトランジスタＭＰ８のゲートに接続し、第１の下部出力端子ＯＵＴ１ＤをトランジスタＭＮ８のゲートに接続したものである。

このＣＭＯＳ論理回路では、出力端子ＯＵＴ１Ｃが「＋１」（＝ＶＤＤ２）のときは、出力端子ＯＵＴ１Ｕが「＋１」（ＶＤＤ２）に、出力端子ＯＵＴ１Ｄが「０」（ＶＤＤ１）になり、出力端子ＯＵＴ２Ｕが「０」（ＶＤＤ１）に、出力端子ＯＵＴ２Ｄが「−１」（ＶＤＤ０）になるので、パス回路ＰＡＴＨ２が遮断し、トランジスタＭＰ８がオフ、トランジスタＭＮ８がオンとなり、出力端子ＯＵＴ３Ｃが「−１」（ＶＤＤ０）になる。

また、出力端子ＯＵＴ１Ｃが「０」（＝ＶＤＤ１）のときは、出力端子ＯＵＴ１Ｕが「＋１」（ＶＤＤ２）に、出力端子ＯＵＴ１Ｄが「−１」（ＶＤＤ０）になり、出力端子ＯＵＴ２Ｕが「＋１」（ＶＤＤ２）に、出力端子ＯＵＴ２Ｄが「−１」（ＶＤＤ０）になるので、パス回路ＰＡＴＨ２が導通し、トランジスタＭＰ８がオフ、トランジスタＭＮ８がオフとなり、出力端子ＯＵＴ３Ｃが「０」（ＶＤＤ１）になる。

さらに、出力端子ＯＵＴ１Ｃが「−１」（＝ＶＤＤ０）のときは、出力端子ＯＵＴ１Ｕが「０」（ＶＤＤ１）に、出力端子ＯＵＴ１Ｄが「−１」（ＶＤＤ０）になり、出力端子ＯＵＴ２Ｕが「＋１」（ＶＤＤ２）に、出力端子ＯＵＴ２Ｄが「０」（ＶＤＤ１）になるので、パス回路ＰＡＴＨ２が遮断し、トランジスタＭＰ８がオン、トランジスタＭＮ８がオフとなり、出力端子ＯＵＴ３Ｃが「＋１」（ＶＤＤ２）になる。

このように、本実施例４では、出力端子ＯＵＴ１Ｃの「＋１」、「０」、「−１」に応じて、出力端子ＯＵＴ３Ｃには反対の「−１」、「０」、「＋１」のサインデジット数が現れる。つまり、出力端子ＯＵＴ３Ｃには出力端子ＯＵＴ１Ｃの反転信号が現れる。図９にこのＣＭＯＳ論理回路の動作の真理値を示した。

図８は図７のＣＭＯＳ論理回路の変形例の回路図であり、図２の回路と同様に、電圧シフト回路ＳＨ１の電流源トランジスタＭＰ１のゲートを出力端子ＯＵＴ１Ｄに接続し、電圧シフト回路ＳＨ２の電流源トランジスタＭＮ１のゲートを出力端子ＯＵＴ１Ｕに接続したものである。

実施例１のＣＭＯＳ論理回路の回路図である。 実施例１のＣＭＯＳ論理回路の変形例の回路図である。 実施例２のＣＭＯＳ論理回路の回路図である。 実施例２のＣＭＯＳ論理回路の変形例の回路図である。 実施例３のＣＭＯＳ論理回路の回路図である。 実施例３のＣＭＯＳ論理回路の変形例の回路図である。 実施例４のＣＭＯＳ論理回路の回路図である。 実施例４のＣＭＯＳ論理回路の変形例の回路図である。 実施例１〜４のＣＭＯＳインバータ回路の動作の真理値の説明図である。

符号の説明

１０：第１の論理ブロック
２０：第２の論理ブロック
ＯＵＴ１Ｃ：第１の出力端子
ＯＵＴ１Ｕ：第１の上部出力端子
ＯＵＴ１Ｄ：第１の下部出力端子
ＯＵＴ２Ｃ：第２の出力端子
ＯＵＴ２Ｕ：第２の上部出力端子
ＯＵＴ２Ｄ：第２の下部出力端子
ＯＵＴ３Ｃ：第３の出力端子
ＩＮＶ１：第１のインバータ
ＩＮＶ２：第２のインバータ
ＰＡＴＨ１：第１のパス回路
ＰＡＴＨ２：第２のパス回路
ＳＨ１：第１の電圧シフト回路
ＳＨ２：第２の電圧シフト回路

Claims (5)

1. ３値のサインデジット数に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの信号を複数個入力し論理演算して出力するＣＭＯＳ論理回路であって、
   前記ＶＤＤ２の電源端子と第１の出力端子の間に接続され前記複数の信号を入力して前記第１の出力端子に演算結果を出力する複数のＰＭＯＳトランジスタからなる第１の論理ブロックと、
   前記ＶＤＤ０の電源端子と前記第１の出力端子の間に接続され前記複数の信号を入力して前記第１の出力端子に演算結果を出力する複数のＮＭＯＳトランジスタからなる第２の論理ブロックと、
   前記ＶＤＤ２の電源端子と前記第１の出力端子との間に接続され前記第１の出力端子の電圧が前記ＶＤＤ０ならほぼ前記ＶＤＤ１にシフトし前記ＶＤＤ１ならほぼ前記ＶＤＤ２にシフトした電圧を第１の上部出力端子に出力する第１の電圧シフト回路と、
   前記ＶＤＤ０の電源端子と前記第１の出力端子との間に接続され前記第１の出力端子の電圧が前記ＶＤＤ２ならほぼ前記ＶＤＤ１にシフトし前記ＶＤＤ１ならほぼ前記ＶＤＤ０にシフトした電圧を第１の下部出力端子に出力する第２の電圧シフト回路と、
   を具備することを特徴とするＣＭＯＳ論理回路。
2. 請求項１に記載のＣＭＯＳ論理回路において、
   電源が前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子に接続され入力側が前記第１の出力端子に接続され出力側が第２の上部出力端子に接続された第１のインバータと、
   電源が前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子に接続され入力側が前記第１の出力端子に接続され出力側が第２の下部出力端子に接続された第２のインバータと、
   を具備することを特徴とするＣＭＯＳ論理回路。
3. 請求項２に記載のＣＭＯＳ論理回路において、
   前記ＶＤＤ１の電源端子と第２の出力端子の間に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路からなる第１のパス回路と、前記ＶＤＤ２の電源端子と前記第２の出力端子との間に接続された第１の出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記第２の出力端子との間に接続された第１の出力用ＮＭＯＳトランジスタとを具備し、
   前記第２の上部出力端子が前記第１の出力用ＰＭＯＳトランジスタのゲートおよび前記第１のパス回路のＮＭＯＳトランジスタのゲートに接続され、前記第２の下部出力端子が前記第１の出力用ＮＭＯＳトランジスタのゲートおよび前記第１のパス回路のＰＭＯＳトランジスタのゲートに接続されていることを特徴とするＣＭＯＳ論理回路。
4. 請求項３に記載のＣＭＯＳ論理回路において、
   前記ＶＤＤ１の電源端子と第３の出力端子の間に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路からなる第２のパス回路と、前記ＶＤＤ２の電源端子と前記第３の出力端子との間に接続された第２の出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記第３の出力端子との間に接続された第２の出力用ＮＭＯＳトランジスタとを具備し、
   前記第１の上部出力端子が前記第２の出力用ＰＭＯＳトランジスタのゲートに接続され、前記第１の下部出力端子が前記第２の出力用ＮＭＯＳトランジスタのゲートに接続され、前記第２の上部出力端子が前記第２のパス回路のＮＭＯＳトランジスタのゲートに接続され、前記第２の下部出力端子が前記第２のパス回路のＰＭＯＳトランジスタのゲートに接続されていることを特徴とするＣＭＯＳ論理回路。
5. 請求項１乃至４のいずれか１つに記載のＣＭＯＳ論理回路において、
   前記第１の電圧シフト回路は、前記ＶＤＤ２の電源端子と前記第１の出力端子との間に直列接続された２個のＰＭＯＳトランジスタからなり、該２個のＰＭＯＳトランジスタの内の前記ＶＤＤ２の電源端子側のトランジスタのゲートには前記ＶＤＤ１の電源端子又は前記第１の下部出力端子が接続され、前記２個のＰＭＯＳトランジスタの内の前記第１の出力端子側のトランジスタはダイオード接続され、且つ前記２個のＰＭＯＳトランジスタの共通接続点が前記第１の上部出力端子となり、
   前記第２の電圧シフト回路は、前記ＶＤＤ０の電源端子と前記第１の出力端子との間に直列接続された２個のＮＭＯＳトランジスタからなり、該２個のＮＭＯＳトランジスタの内の前記ＶＤＤ０の電源端子側のトランジスタのゲートには前記ＶＤＤ１の電源端子又は前記第１の上部出力端子が接続され、前記２個のＮＭＯＳトランジスタの内の前記第１の出力端子側のトランジスタはダイオード接続され、且つ前記２個のＮＭＯＳトランジスタの共通接続点が前記第１の下部出力端子となる、
   ことを特徴とするＣＭＯＳ論理回路。

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