JP4191214B2 - 半導体装置 - Google Patents

Description

本発明は、スタンバイ時における消費電力を低減するための疑似電源配線を有する半導体装置に関し、特に、相補の入力信号を伝達するパスを備えた半導体装置に関する。

近年、半導体装置の動作電圧は消費電力の低減を目的として徐々に低下しており、現在では１Ｖ台という非常に低い電圧が用いられることがある。動作電圧が低下すると、これに応じてトランジスタのしきい値電圧を低下させる必要があることから、非導通状態にあるトランジスタのサブスレッショールド電流が増大するという問題が生じる。このような問題を解決すべく、特許文献１，２には、電源配線を主電源配線と疑似電源配線に分ける方法が提案されている。

図１５は、疑似電源配線を用いた一般的な半導体装置の回路図である。

図１５に示す回路は、４段のインバータ１１〜１４からなる回路ブロック１０を備えている。回路ブロック１０は、スタンバイ時において論理が固定される回路ブロックであり、本例では、スタンバイ時においてその入力信号ＩＮがハイレベルに固定される。当然ながら、アクティブ時においては入力信号ＩＮの論理値は随時変動する。

図１５に示す回路には４つの電源配線、つまり、電源電位が供給される主電源配線ＶＤＤ及び疑似電源配線ＶＤＤＺと、接地電位が供給される主電源配線ＶＳＳ及び疑似電源配線ＶＳＳＺが設けられている。主電源配線ＶＤＤと疑似電源配線ＶＤＤＺとの間には、Ｐチャンネル型ＭＯＳトランジスタ２１が設けられており、そのゲート電極にはスタンバイ信号ＳＴが供給される。また、主電源配線ＶＳＳと疑似電源配線ＶＳＳＺとの間には、Ｎチャンネル型ＭＯＳトランジスタ２２が設けられており、そのゲート電極には、スタンバイ信号ＳＴをインバータ２３によって反転させた信号が供給される。

スタンバイ信号ＳＴは、回路ブロック１０をスタンバイ状態とする場合にハイレベルとなる信号であり、回路ブロック１０がアクティブ状態である場合にはローレベルに維持される。このため、アクティブ時においては、主電源配線ＶＤＤと疑似電源配線ＶＤＤＺはトランジスタ２１を介して短絡されるとともに、主電源配線ＶＳＳと疑似電源配線ＶＳＳＺはトランジスタ２２を介して短絡される。一方、スタンバイ時においては、トランジスタ２１，２２がいずれも非導通状態となることから、疑似電源配線ＶＤＤＺ，ＶＳＳＺはそれぞれ主電源配線ＶＤＤ，ＶＳＳから切り離され、ほとんど電源電位が供給されなくなる。

回路ブロック１０に含まれる４つのインバータ１１〜１４のうち、初段のインバータ１１及び３段目のインバータ１３については、疑似電源配線ＶＤＤＺと主電源配線ＶＳＳとの間に接続されており、２段目のインバータ１２及び４段目のインバータ１４については、主電源配線ＶＤＤと疑似電源配線ＶＳＳＺとの間に接続されている。上述の通り、アクティブ時においては主電源配線ＶＤＤと疑似電源配線ＶＤＤＺは短絡され、且つ、主電源配線ＶＳＳと疑似電源配線ＶＳＳＺは短絡されることから、全てのインバータ１１〜１４の両電源端には電源電圧が正しく印加される。これにより、回路ブロック１０は正常に動作を行うことができ、回路ブロック１０の出力信号ＯＵＴは、入力信号ＩＮの論理値に応じた正しい値となる。

これに対し、スタンバイ時においては、疑似電源配線ＶＤＤＺが主電源配線ＶＤＤから切り離されるとともに、疑似電源配線ＶＳＳＺが主電源配線ＶＳＳから切り離される。このため、初段のインバータ１１及び３段目のインバータ１３に含まれるＰチャンネル型ＭＯＳトランジスタ１１ｐ，１３ｐのソースには電源電位がほとんど供給されなくなるとともに、２段目のインバータ１２及び４段目のインバータ１４に含まれるＮチャンネル型ＭＯＳトランジスタ１２ｎ，１４ｎのソースには電源電位がほとんど供給されなくなる。

しかしながら、スタンバイ時においては入力信号ＩＮがハイレベルに固定されることから、各インバータ１１〜１４において導通状態となるトランジスタは、図１５に示すＮチャンネル型ＭＯＳトランジスタ１１ｎ、Ｐチャンネル型ＭＯＳトランジスタ１２ｐ、Ｎチャンネル型ＭＯＳトランジスタ１３ｎ、Ｐチャンネル型ＭＯＳトランジスタ１４ｐに固定される。そして、これらトランジスタのソースは主電源配線ＶＤＤ又は主電源配線ＶＳＳに接続されていることから、スタンバイ時における論理は正しく維持される。

一方、スタンバイ時において非導通状態となるＰチャンネル型ＭＯＳトランジスタ１１ｐ、１３ｐのソースについては、主電源配線ＶＤＤから切り離された疑似電源配線ＶＤＤＺに接続されていることから、サブスレッショールド電流はほとんど流れなくなる。同様に、スタンバイ時において非導通状態となるＮチャンネル型ＭＯＳトランジスタ１２ｎ、１４ｎのソースについても、主電源配線ＶＳＳから切り離された疑似電源配線ＶＳＳＺに接続されていることから、サブスレッショールド電流はほとんど流れない。これにより、回路ブロック１０のスタンバイ時における消費電力を低減することが可能となる。

図１６は、入力信号が相補である場合における疑似電源配線との接続方法を説明するための回路図である。

図１６に示すように、相補の入力信号ＩＮ，ＩＮＢが用いられる場合には、スタンバイ時においてハイレベルとなる入力信号ＩＮが通過するインバータ３１，３２，３３，３４・・・と、スタンバイ時においてローレベルとなる入力信号ＩＮＢが通過するインバータ４１，４２，４３，４４・・・の回路構成を同一としつつ、主電源配線及び疑似電源配線への接続関係を逆転させればよい。

具体的には、入力信号ＩＮが通過するインバータ３１，３２，３３，３４・・・については、奇数段（初段、３段目・・・）のインバータ３１，３３・・・を疑似電源配線ＶＤＤＺと主電源配線ＶＳＳとの間に接続し、偶数段（２段目、４段目・・・）のインバータ３２，３４・・・を主電源配線ＶＤＤと疑似電源配線ＶＳＳＺとの間に接続すればよい。一方、入力信号ＩＮＢが通過するインバータ４１，４２，４３，４４・・・については、奇数段（初段、３段目・・・）のインバータ４１，４３・・・を主電源配線ＶＤＤと疑似電源配線ＶＳＳＺとの間に接続し、偶数段（２段目、４段目・・・）のインバータ４２，４４・・・を疑似電源配線ＶＤＤＺと主電源配線ＶＳＳとの間に接続すればよい。

これにより、入力信号ＩＮが通過するインバータ３１，３２，３３，３４・・・と、入力信号ＩＮＢが通過するインバータ４１，４２，４３，４４・・・のいずれについても、スタンバイ時においてオフ状態となるトランジスタ側が疑似電源配線に接続されることになり、サブスレッショールド電流を削減することが可能となる。
特開２０００−１３２１５号公報 特開２０００−４８５６８号公報

しかしながら、製品によっては、相補の入力信号ＩＮ，ＩＮＢが供給されるパスにイネーブル信号が共通に供給されることがある。例えば、ＤＲＡＭ（Dynamic Random Access Memory）においては、製造時にヒューズを切断することによってイネーブル信号を一方の論理レベルに固定すれば、データ入出力幅が例えば１６ビットとなり、ヒューズを未切断のままとすることによりイネーブル信号を他方の論理レベルに固定すれば、データ入出力幅が例えば８ビットとなる、などの構成が採用されることがある。このような場合、相補の入力信号ＩＮ，ＩＮＢが供給されるパスの両方に共通のイネーブル信号が供給されるため、スタンバイ時におけるサブスレッショールド電流が増大することがあった。

図１７は、相補の入力信号が通過するパスにイネーブル信号が供給される例を示す回路図である。

図１７に示す回路は、図１６に示した初段のインバータ３１，４１がＮＡＮＤ回路５１，６１に置き換えられている点において、図１６に示した回路と相違している。ＮＡＮＤ回路５１，６１の一方の入力端には入力信号ＩＮ，ＩＮＢがそれぞれ供給され、他方の入力端にはイネーブル信号Ｅが共通に供給される。これにより、イネーブル信号Ｅがハイレベル（例えば、データ入出力幅を１６ビットとする場合）であれば、図１７に示す２つのパスは有効となる。一方、イネーブル信号Ｅがローレベル（例えば、データ入出力幅を８ビットとする場合）であれば、図１７に示す２つのパスは無効となり、入力信号ＩＮ，ＩＮＢの論理レベルにかかわらず出力が固定される。

図１７に示す回路は、イネーブル信号Ｅがハイレベルであれば図１６に示した回路と等価であることから、問題は生じない。しかしながら、イネーブル信号Ｅがローレベルである場合には、入力信号ＩＮが通過するパスにおいて主電源配線及び疑似電源配線への接続関係が、本来求められる接続とは逆になってしまう。

つまり、イネーブル信号Ｅがローレベルである場合には、当該パスを構成するＮＡＮＤ回路５１及びインバータ３２，３３，３４・・・の出力がそれぞれ、ハイレベル、ローレベル、ハイレベル、ローレベル・・・となり、図１７に示す接続では、オンするトランジスタ側が疑似電源配線に接続され、オフするトランジスタ側が主電源配線に接続された状態で固定されてしまう。このため、イネーブル信号Ｅがローレベルである場合には、スタンバイ時において擬似電源配線を非導通状態にできないため、サブスレッショールド電流が増大するという問題があった。

図１８は、図１７に示す回路を改良することによりサブスレッショールド電流を低減した例を示す回路図である。

図１８に示す回路は、図１７に示したＮＡＮＤ回路５１がＮＯＲ回路７１に置き換えられているとともに、インバータ７０を追加している点において、図１７に示した回路と相違している。ＮＯＲ回路７１には、インバータ７０によってイネーブル信号Ｅを反転させた信号が供給されている。このため、イネーブル信号Ｅがローレベルである場合や、スタンバイによって入力信号ＩＮがハイレベルに固定される場合には、ＮＯＲ回路７１の出力は必ずローレベルに固定される。これにより、図１７に示した回路の問題点を解決することが可能となる。

しかしながら、図１８に示した回路では、入力信号ＩＮが通過するパスと入力信号ＩＮＢが通過するパスの回路構成が相違しているため、これら２つのパスを通過する信号の波形の対称性が崩れてしまうおそれがある。このため、ＤＲＡＭなどに用いられるＤＬＬ（Delayed Lock Loop）回路のように、相補の信号に高い対称性が求められる場合には、図１８に示す回路を用いることは不適切である。

本発明は、このような問題を解決すべくなされたものである。したがって、本発明は、相補の入力信号が供給されるパスにイネーブル信号が供給される回路を備えた半導体装置において、イネーブル信号の論理レベルにかかわらずサブスレッショールド電流を抑制し、且つ、相補の信号の対称性を維持することを目的とする。

本発明による半導体装置は、少なくとも第１及び第２の入力端を有する第１の論理部と、第１の論理部からの出力信号を受けるとともに、少なくとも第３の入力端を有する第２の論理部とを含む第１のゲート回路と、第１のゲート回路と実質的に同一の回路構成を有し、第１乃至第３の入力端にそれぞれ対応する第４乃至第６の入力端を有する第２のゲート回路とを備え、第１及び第４の入力端には相補の入力信号が供給され、第２及び第６の入力端にはイネーブル信号が供給され、第３及び第５の入力端にはそれぞれ所定の電源電位が供給され、第１及び第２のゲート回路に含まれる対となる電源端は、スタンバイ時において固定される入力信号の論理レベルに応じて、一方が主電源配線、他方が疑似電源配線に接続されていることを特徴とする。

本発明において、第１のゲート回路と第２のゲート回路の回路構成が実質的に同一であるとは、電源配線（主電源配線又は疑似電源配線）への接続関係や、入力端及び出力端の接続関係を除いて同一であることを意味する。

第１及び第２のゲート回路としてはＡＮＤ−ＮＯＲ複合ゲートを用いることができる。この場合、第２及び第６の入力端に供給されるイネーブル信号を相補の信号とし、第３の入力端にはローレベルを示す電源電位を供給し、第５の入力端にはハイレベルを示す電源電位を供給すればよい。

また、第１及び第２のゲート回路としてはＯＲ−ＮＡＮＤ複合ゲートを用いることもできる。この場合、第２及び第６の入力端に供給されるイネーブル信号を相補の信号とし、第３の入力端にはハイレベルを示す電源電位を供給し、第５の入力端にはローレベルを示す電源電位を供給すればよい。

このように、本発明による半導体装置は、第１及び第２のゲート回路が互いに同一構成を有していることから、第１及び第２のゲート回路を通過する相補信号の対称性を確保することが可能となる。しかも、イネーブル信号の論理レベルにかかわらず、第１及び第２のゲート回路の出力が固定されることから、サブスレッショールド電流の抑制も達成される。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体装置の回路図である。

図１に示すように、本実施形態による半導体装置は、相補の入力信号ＩＮ，ＩＮＢがそれぞれ供給される第１のＡＮＤ−ＮＯＲ複合ゲート１１１と第２のＡＮＤ−ＮＯＲ複合ゲート１２１とを備えている。第１及び第２のＡＮＤ−ＮＯＲ複合ゲート１１１，１２１の後段には種々のゲート回路が従属接続されるが、本実施形態では、一例としてインバータ１１２〜１１４・・・，１２２〜１２４・・・がそれぞれ従属接続されている。

第１のＡＮＤ−ＮＯＲ複合ゲート１１１は３入力の複合ゲート回路であり、論理的には、２入力のＡＮＤ系論理部（ＡＮＤ部）と、ＡＮＤ系論理部の出力及び３つ目の入力を受けるＯＲ系論理部（ＮＯＲ部）によって構成される。ＡＮＤ系論理部（ＡＮＤ部）には入力信号ＩＮ及び主電源配線ＶＤＤの電位（ハイレベル）が供給され、ＯＲ系論理部（ＮＯＲ部）にはイネーブル信号Ｅをインバータ１００によって反転した信号ＥＢが供給される。図１に示すように、第１のＡＮＤ−ＮＯＲ複合ゲート１１１の電源端は、高位側が疑似電源配線ＶＤＤＺに接続され、低位側が主電源配線ＶＳＳに接続されている。

第２のＡＮＤ−ＮＯＲ複合ゲート１２１も３入力の複合ゲート回路であり、第１のＡＮＤ−ＮＯＲ複合ゲート１１１と同じ回路構成を有している。第２のＡＮＤ−ＮＯＲ複合ゲート１２１のＡＮＤ系論理部（ＡＮＤ部）には、反転された入力信号ＩＮＢ及びイネーブル信号Ｅが供給され、ＯＲ系論理部（ＮＯＲ部）には主電源配線ＶＳＳの電位（ローレベル）が供給される。第２のＡＮＤ−ＮＯＲ複合ゲート１２１の電源端は、高位側が主電源配線ＶＤＤに接続され、他方が疑似電源配線ＶＳＳＺに接続されている。

入力信号ＩＮ，ＩＮＢは、スタンバイ時において論理が固定される。本例では、スタンバイ時において入力信号ＩＮがハイレベルに固定され、反転信号ＩＮＢがローレベルに固定される。当然ながら、アクティブ時においては入力信号ＩＮ，ＩＮＢの論理値は随時変動する。一方、イネーブル信号Ｅは、製造時において例えばヒューズを切断することによって、論理レベルが固定される信号である。

第１のＡＮＤ−ＮＯＲ複合ゲート１１１の後段には、インバータ１１２〜１１４・・・が従属接続されており、第１のＡＮＤ−ＮＯＲ複合ゲート１１１を初段のゲート回路とすると、入力信号ＩＮが通過するパスについては、奇数段（初段、３段目・・・）のゲート回路１１１，１１３・・・が疑似電源配線ＶＤＤＺと主電源配線ＶＳＳとの間に接続され、偶数段（２段目、４段目・・・）のゲート回路１１２，１１４・・・が主電源配線ＶＤＤと疑似電源配線ＶＳＳＺとの間に接続される。

一方、第２のＡＮＤ−ＮＯＲ複合ゲート１２１の後段には、インバータ１２２〜１２４・・・が従属接続されており、第２のＡＮＤ−ＮＯＲ複合ゲート１２１を初段のゲート回路とすると、入力信号ＩＮＢが通過するパスについては、奇数段（初段、３段目・・・）のゲート回路１２１，１２３・・・が主電源配線ＶＤＤと疑似電源配線ＶＳＳＺとの間に接続され、偶数段（２段目、４段目・・・）のゲート回路１２２，１２４・・・が疑似電源配線ＶＤＤＺと主電源配線ＶＳＳとの間に接続される。

主電源配線ＶＤＤと疑似電源配線ＶＤＤＺ、並びに、主電源配線ＶＳＳと疑似電源配線ＶＳＳＺは、アクティブ時において接続されスタンバイ時において切断される。アクティブ時は、入力信号ＩＮ，ＩＮＢの論理レベルが随時変化する期間であり、ＤＲＡＭにおいては例えばリード／ライト動作を実行している期間などが該当する。一方、スタンバイ時は、入力信号ＩＮ，ＩＮＢの論理レベルが固定される期間であり、ＤＲＡＭにおいては例えばリード／ライト動作を実行していない期間などが該当する。上述の通り、本例では、スタンバイ時において入力信号ＩＮがハイレベルに固定され、反転信号ＩＮＢがローレベルに固定される。

図２は、第１のＡＮＤ−ＮＯＲ複合ゲート１１１をより詳細に示す回路図である。

図２に示すように、第１のＡＮＤ−ＮＯＲ複合ゲート１１１は、疑似電源配線ＶＤＤＺと主電源配線ＶＳＳとの間に２つの接続点Ａ，Ｂを有している。疑似電源配線ＶＤＤＺと接続点Ａとの間にはＰチャンネルＭＯＳトランジスタ１３１，１３２が並列接続され、接続点Ａと接続点Ｂとの間にはＰチャンネルＭＯＳトランジスタ１３３が接続される。接続点Ｂと主電源配線ＶＳＳとの間には、ＮチャンネルＭＯＳトランジスタ１４１，１４２が直列接続されるとともに、これらＮチャンネルＭＯＳトランジスタ１４１，１４２と並列にＮチャンネルＭＯＳトランジスタ１４３が並列接続されている。接続点Ｂは、第１のＡＮＤ−ＮＯＲ複合ゲート１１１の出力端であり、次段のインバータ１１２の入力端に接続される。

トランジスタ１３１，１４１のゲートには入力信号ＩＮが共通に供給され、トランジスタ１３２，１４２のゲートには主電源配線ＶＤＤの電位が共通に供給され、トランジスタ１３３，１４３のゲートにはイネーブル信号Ｅの反転信号ＥＢが共通に供給される。これにより、第１のＡＮＤ−ＮＯＲ複合ゲート１１１は、反転信号ＥＢがローレベルである場合には、入力信号ＩＮを反転させるインバータとして機能する。したがって、スタンバイ時において入力信号ＩＮがハイレベルに固定されると、出力端である接続点Ｂは疑似電源配線ＶＤＤＺから切り離される一方、主電源配線ＶＳＳに接続されることになる。これにより、スタンバイ時におけるサブスレッショールド電流が抑制される。

一方、反転信号ＥＢがハイレベルである場合には、入力信号ＩＮの論理レベルにかかわらず、その出力がローレベルに固定される。つまり、反転信号ＥＢがハイレベルである場合、出力端である接続点Ｂは疑似電源配線ＶＤＤＺから切り離される一方、主電源配線ＶＳＳに接続されることになる。これにより、イネーブル信号Ｅによって当該パスが不使用とされた場合におけるサブスレッショールド電流が抑制される。

図３は、第２のＡＮＤ−ＮＯＲ複合ゲート１２１をより詳細に示す回路図である。

図３に示すように、第２のＡＮＤ−ＮＯＲ複合ゲート１２１は、主電源配線ＶＤＤと疑似電源配線ＶＳＳＺとの間に接続されている他は、図２に示した第１のＡＮＤ−ＮＯＲ複合ゲート１１１と同じ回路構成を有している。第２のＡＮＤ−ＮＯＲ複合ゲート１２１においては、トランジスタ１３１，１４１のゲートには入力信号ＩＮＢが共通に供給され、トランジスタ１３２，１４２のゲートにはイネーブル信号Ｅが共通に供給され、トランジスタ１３３，１４３のゲートには主電源配線ＶＳＳの電位が共通に供給される。

これにより、第２のＡＮＤ−ＮＯＲ複合ゲート１２１は、イネーブル信号Ｅがハイレベルである場合には、入力信号ＩＮＢを反転させるインバータとして機能する。したがって、スタンバイ時において入力信号ＩＮＢがローレベルに固定されると、出力端である接続点Ｂは疑似電源配線ＶＳＳＺから切り離される一方、主電源配線ＶＤＤに接続されることになる。これにより、スタンバイ時におけるサブスレッショールド電流が抑制される。

一方、イネーブル信号Ｅがローレベルである場合には、入力信号ＩＮＢの論理レベルにかかわらず、その出力がハイレベルに固定される。つまり、イネーブル信号Ｅがローレベルである場合、出力端である接続点Ｂは疑似電源配線ＶＳＳＺから切り離される一方、主電源配線ＶＤＤに接続されることになる。これにより、イネーブル信号Ｅによって当該パスが不使用とされた場合におけるサブスレッショールド電流が抑制される。

このように、本実施形態による半導体装置は、ＡＮＤ−ＮＯＲ複合ゲート１１１，１２１を用いていることから、イネーブル信号の論理レベルにかかわらず、相補の入力信号ＩＮ，ＩＮＢが供給される２つのパスのサブスレッショールド電流を抑制することが可能となる。しかも、これら２つのパスは、同じ回路構成を有していることから、相補の信号の対称性も確保される。

次に、本発明の好ましい第２の実施形態について説明する。

図４は、本発明の好ましい第２の実施形態による半導体装置の回路図である。

図４に示すように、本実施形態による半導体装置は、図１に示した第１及び第２のＡＮＤ−ＮＯＲ複合ゲート１１１，１２１がそれぞれ第１及び第２のＯＲ−ＮＡＮＤ複合ゲート２１１，２２１に置き換えられている。

第１のＯＲ−ＮＡＮＤ複合ゲート２１１は３入力の複合ゲート回路であり、論理的には、２入力のＯＲ系論理部（ＯＲ部）と、ＯＲ系論理部の出力及び３つ目の入力を受けるＡＮＤ系論理部（ＮＡＮＤ部）によって構成される。ＯＲ系論理部（ＯＲ部）には入力信号ＩＮ及びイネーブル信号Ｅをインバータ２００によって反転した信号ＥＢが供給され、ＡＮＤ系論理部（ＮＡＮＤ部）には主電源配線ＶＤＤの電位が供給される。図１に示すように、第１のＯＲ−ＮＡＮＤ複合ゲート２１１の電源端は、高位側が疑似電源配線ＶＤＤＺに接続され、低位側が主電源配線ＶＳＳに接続されている。

第２のＯＲ−ＮＡＮＤ複合ゲート２２１も３入力の複合ゲート回路であり、第１のＯＲ−ＮＡＮＤ複合ゲート２１１と同じ回路構成を有している。第２のＯＲ−ＮＡＮＤ複合ゲート２２１のＯＲ系論理部（ＯＲ部）には、反転された入力信号ＩＮＢ及び主電源配線ＶＳＳの電位が供給され、ＡＮＤ系論理部（ＮＡＮＤ部）にはイネーブル信号Ｅが供給される。第２のＯＲ−ＮＡＮＤ複合ゲート２２１の電源端は、高位側が主電源配線ＶＤＤに接続され、他方が疑似電源配線ＶＳＳＺに接続されている。

図５は、第１のＯＲ−ＮＡＮＤ複合ゲート２１１をより詳細に示す回路図である。

図５に示すように、第１のＯＲ−ＮＡＮＤ複合ゲート２１１は、疑似電源配線ＶＤＤＺと主電源配線ＶＳＳとの間に２つの接続点Ｃ，Ｄを有している。疑似電源配線ＶＤＤＺと接続点Ｃとの間にはＰチャンネルＭＯＳトランジスタ２３１，２３２が直列接続されるとともに、これらＰチャンネルＭＯＳトランジスタ２３１，２３２と並列にＰチャンネルＭＯＳトランジスタ２３３が並列接続される。また、接続点Ｃと接続点Ｄとの間にはＮチャンネルＭＯＳトランジスタ２４３が接続され、接続点Ｄと主電源配線ＶＳＳとの間にはＮチャンネルＭＯＳトランジスタ２４１，２４２が並列接続されている。接続点Ｃは、第１のＯＲ−ＮＡＮＤ複合ゲート２１１の出力端であり、次段のインバータ１１２の入力端に接続される。

トランジスタ２３１，２４１のゲートには入力信号ＩＮが共通に供給され、トランジスタ２３２，２４２のゲートにはイネーブル信号Ｅの反転信号ＥＢが共通に供給され、トランジスタ２３３，２４３のゲートには主電源配線ＶＤＤの電位が共通に供給される。これにより、第１のＯＲ−ＮＡＮＤ複合ゲート２１１は、図２に示した第１のＡＮＤ−ＮＯＲ複合ゲート１１１と全く同じ機能を果たす。

図６は、第２のＯＲ−ＮＡＮＤ複合ゲート２２１をより詳細に示す回路図である。

図６に示すように、第２のＯＲ−ＮＡＮＤ複合ゲート２２１は、主電源配線ＶＤＤと疑似電源配線ＶＳＳＺとの間に接続されている他は、図５に示した第１のＯＲ−ＮＡＮＤ複合ゲート２１１と同じ回路構成を有している。第２のＯＲ−ＮＡＮＤ複合ゲート２２１では、トランジスタ２３１，２４１のゲートに入力信号ＩＮＢが共通に供給され、トランジスタ２３２，２４２のゲートには主電源配線ＶＳＳの電位が共通に供給され、トランジスタ２３３，２４３のゲートにはイネーブル信号Ｅが共通に供給される。これにより、第２のＯＲ−ＮＡＮＤ複合ゲート２２１は、図３に示した第２のＡＮＤ−ＮＯＲ複合ゲート１２１と全く同じ機能を果たす。

このように、ＡＮＤ−ＮＯＲ複合ゲート１１１，１２１の代わりにＯＲ−ＮＡＮＤ複合ゲート２１１，２２１を用いることによっても、第１の実施形態と同じ効果を達成することが可能となる。

次に、本発明の好ましい第３の実施形態について説明する。

図７は、本発明の好ましい第３の実施形態による半導体装置の回路図である。

図７に示すように、本実施形態による半導体装置は、図１に示した第１及び第２のＡＮＤ−ＮＯＲ複合ゲート１１１，１２１がそれぞれＮＡＮＤ回路３１１，３２１に置き換えられ、インバータ１１２，１２２がそれぞれＮＡＮＤ回路３１２，３２２に置き換えられている。

ＮＡＮＤ回路３１１，３１２，３２１，３２２は、いずれも２入力のＮＡＮＤ回路である。ＮＡＮＤ回路３１１には入力信号ＩＮ及び主電源配線ＶＤＤの電位が供給され、ＮＡＮＤ回路３１２にはＮＡＮＤ回路３１１の出力及びイネーブル信号Ｅが供給される。一方、ＮＡＮＤ回路３２１には入力信号ＩＮＢ及びイネーブル信号Ｅが供給され、ＮＡＮＤ回路３２２にはＮＡＮＤ回路３２１の出力及び主電源配線ＶＤＤの電位が供給される。また、ＮＡＮＤ回路３１１，３２２については、疑似電源配線ＶＤＤＺと主電源配線ＶＳＳとの間に接続されており、ＮＡＮＤ回路３１２，３２１については、主電源配線ＶＤＤと疑似電源配線ＶＳＳＺとの間に接続されている。

本実施形態による回路も、上述した第１及び第２の実施形態による回路とほぼ同じ動作を行う。つまり、イネーブル信号Ｅがハイレベルであれば、ＮＡＮＤ回路３１１，３１２，３２１，３２２はいずれもインバータとして機能し、イネーブル信号Ｅがローレベルであれば、各パスの出力は固定される。また、スタンバイ時において入力信号ＩＮ，ＩＮＢの論理が固定されると、導通側のトランジスタが主電源配線に接続され、非導通側のトランジスタが疑似電源配線に接続されることから、サブスレッショールド電流を抑制することが可能となる。但し、イネーブル信号Ｅがローレベルであっても、１段目のＮＡＮＤ回路３１１はスイッチングを行うことから、この部分での電力消費は発生する。したがって、消費電力の低減を最優先するのであれば、第１及び第２の実施形態のように複合ゲートを用いることが望ましい。

本実施形態による回路は、複合ゲートを使用していないことから、電源間に直列接続されるトランジスタ数を少なくすることが可能となる。つまり、電源間に直列接続されるトランジスタ数が多いと、場合によっては電流量確保のためにトランジスタサイズを大型化する必要が生じるが、本実施形態によればそのような必要がないため、占有面積の増大を抑制することが可能となる。

次に、本発明の好ましい第４の実施形態について説明する。

図８は、本発明の好ましい第４の実施形態による半導体装置の回路図である。

図８に示すように、本実施形態による半導体装置は、図７に示したＮＡＮＤ回路３１１，３１２，３２１，３２２がそれぞれＮＯＲ回路４１１，４１２，４２１，４２２に置き換えられている。

ＮＯＲ回路４１１，４１２，４２１，４２２は、いずれも２入力のＮＯＲ回路である。ＮＯＲ回路４１１には入力信号ＩＮ及びイネーブル信号Ｅの反転信号ＥＢが供給され、ＮＯＲ回路４１２にはＮＯＲ回路４１１の出力及び主電源配線ＶＳＳの電位が供給される。一方、ＮＯＲ回路４２１には入力信号ＩＮＢ及び主電源配線ＶＳＳの電位が供給され、ＮＯＲ回路４２２にはＮＯＲ回路４２１の出力及びイネーブル信号Ｅの反転信号ＥＢが供給される。また、ＮＯＲ回路４１１，４２２については、疑似電源配線ＶＤＤＺと主電源配線ＶＳＳとの間に接続されており、ＮＯＲ回路４１２，４２１については、主電源配線ＶＤＤと疑似電源配線ＶＳＳＺとの間に接続されている。

本実施形態の回路は、上述した第３による回路と同じ動作を行う。つまり、ＮＡＮＤ回路の代わりにＮＯＲ回路を用いることによっても、第３の実施形態と同じ効果を達成することが可能となる。

以上、イネーブル信号が１ビットである場合を例に説明したが、本発明は、イネーブル信号が２ビット以上である場合であっても適用可能である。

図９は、図１に示した第１の実施形態の変形例を示す回路図であり、イネーブル信号が２ビットである場合を示している。

図９に示すように、本変形例による半導体装置は、図１に示す第１及び第２のＡＮＤ−ＮＯＲ複合ゲート１１１，１２１が、それぞれ５入力のＡＮＤ−ＮＯＲ複合ゲート５１１，５２１に置き換えられている。

第１のＡＮＤ−ＮＯＲ複合ゲート５１１は、論理的には３入力のＡＮＤ系論理部（ＡＮＤ部）と、ＡＮＤ系論理部の出力、並びに、４つ目及び５つ目の入力を受けるＯＲ系論理部（ＮＯＲ部）によって構成される。ＡＮＤ系論理部（ＡＮＤ部）の第１の入力端には入力信号ＩＮが供給され、第２及び第３の入力端にはいずれも主電源配線ＶＤＤの電位が供給される。また、ＯＲ系論理部（ＮＯＲ部）には、第１のイネーブル信号Ｅ１をインバータ５０１によって反転した信号ＥＢ１と、第２のイネーブル信号Ｅ２をインバータ５０２によって反転した信号ＥＢ２が供給される。

一方、第２のＡＮＤ−ＮＯＲ複合ゲート５２１においては、ＡＮＤ系論理部（ＡＮＤ部）の第１の入力端には入力信号ＩＮＢが供給され、第２及び第３の入力端には第１及び第２のイネーブル信号Ｅ１，Ｅ２がそれぞれ供給される。また、ＯＲ系論理部（ＮＯＲ部）の２つの入力端には主電源配線ＶＳＳの電位が供給される。

このような構成により、第１及び第２のイネーブル信号Ｅ１，Ｅ２がいずれもハイレベルである場合に、第１の実施形態においてイネーブル信号Ｅがハイレベルである場合と同じ動作を行う。また、第１及び第２のイネーブル信号Ｅ１，Ｅ２の少なくとも一方がローレベルである場合には、第１の実施形態においてイネーブル信号Ｅがローレベルである場合と同じ動作を行う。

このように、本発明は、イネーブル信号が２ビット以上であっても適用可能である。

尚、図９に示した例は、第１及び第２のイネーブル信号Ｅ１，Ｅ２がいずれもハイレベルである場合に使用可能となる回路であるが、イネーブル信号の論理の組み合わせについては任意である。例えば、第１のイネーブル信号Ｅ１がハイレベル、第２のイネーブル信号Ｅ２がローレベルである場合に使用可能とするためには、図１０に示すように、インバータ５０２を接続する位置を変更することにより、第１のＡＮＤ−ＮＯＲ複合ゲート５１１に第２のイネーブル信号Ｅ２を直接供給し、第２のＡＮＤ−ＮＯＲ複合ゲート５２１に第２のイネーブル信号Ｅ２の反転信号ＥＢ２を供給するよう構成すればよい。

また、図９に示した例では、５入力のＡＮＤ−ＮＯＲ複合ゲート５１１，５２１を用いていることから、電源間に直列接続されるトランジスタ数が通常のゲート回路に比べてかなり多くなる。これを回避する必要がある場合には、図１１に示すように、基本的に図１に示した回路をそのまま用いる代わりに、第１及び第２のイネーブル信号Ｅ１，Ｅ２を受けるＮＡＮＤ回路５０３、並びに、ＮＡＮＤ回路５０３の出力を受けるインバータ５０４を追加し、これによって第１及び第２のイネーブル信号Ｅ１，Ｅ２を用いた論理演算を別途行えばよい。図１１に示す例では、ＮＡＮＤ回路５０３の出力である信号ＥＢを第１のＡＮＤ−ＮＯＲ複合ゲート１１１に供給し、インバータ５０４の出力である信号Ｅを第２のＡＮＤ−ＮＯＲ複合ゲート１１２に供給することによって、図１に示した回路と基本的に同じ回路を使用可能としている。

このように、複数のイネーブル信号を受けてあらかじめ論理演算を行うゲート回路を追加すれば、複合ゲートにおいて電源間に直列接続されるトランジスタ数を減らすことができる。尚、イネーブル信号の論理演算を行うゲート回路が追加された分、イネーブル信号の変化に対して所定の遅延が生じるが、イネーブル信号の論理は基本的に変動しないため、これが実質的な問題となることはほとんどない。

また、図１２に示すように、図１に示したインバータ１１２，１２２をそれぞれ第３及び第４のＡＮＤ−ＮＯＲ複合ゲート６１２，６２２に置き換えることによっても、２ビットのイネーブル信号Ｅ１，Ｅ２に対応することができる。第３及び第４のＡＮＤ−ＮＯＲ複合ゲート６１２，６２２は、イネーブル信号Ｅ１の代わりにイネーブル信号Ｅ２が供給される他は、それぞれ第２及び第１のＡＮＤ−ＮＯＲ複合ゲート１２１，１１１と同様の接続がなされている。

本例においても、多入力複合ゲートの使用を回避することが可能となる。但し、第２のイネーブル信号Ｅ２がローレベルであっても、第１のイネーブル信号Ｅ１がハイレベルであれば１段目のＡＮＤ−ＮＯＲ複合ゲート１１１，１２１はスイッチングを行うことから、この部分での電力消費は発生することになる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、本発明において複合ゲートの回路構成は特に限定されず、上記実施形態において用いた回路とは異なる回路構成を有する複合ゲート回路を用いても構わない。したがって、図２に示したＡＮＤ−ＮＯＲ複合ゲート１１１の代わりに、図１３に示すＡＮＤ−ＮＯＲ複合ゲート１１１を用いても構わない。図１３に示すＡＮＤ−ＮＯＲ複合ゲート１１１は、ＰチャンネルＭＯＳトランジスタ１３１，１３２からなる並列回路の位置と、ＰチャンネルＭＯＳトランジスタ１３３の位置を入れ替えた構成を有している。もちろん、図３に示したＡＮＤ−ＮＯＲ複合ゲート１２１においてもこのような入れ替えは可能である。

同様に、図５に示したＯＲ−ＮＡＮＤ複合ゲート２１１の代わりに、図１４に示すＯＲ−ＮＡＮＤ複合ゲート２１１を用いても構わない。図１４に示すＯＲ−ＮＡＮＤ複合ゲート２１１は、ＮチャンネルＭＯＳトランジスタ２４１，２４２からなる並列回路の位置と、ＮチャンネルＭＯＳトランジスタ２４３の位置を入れ替えた構成を有している。もちろん、図６に示したＯＲ−ＮＡＮＤ複合ゲート２２１においてもこのような入れ替えは可能である。

本発明の好ましい第１の実施形態による半導体装置の回路図である。 第１のＡＮＤ−ＮＯＲ複合ゲート１１１をより詳細に示す回路図である。 第２のＡＮＤ−ＮＯＲ複合ゲート１２１をより詳細に示す回路図である。 本発明の好ましい第２の実施形態による半導体装置の回路図である。 第１のＯＲ−ＮＡＮＤ複合ゲート２１１をより詳細に示す回路図である。 第２のＯＲ−ＮＡＮＤ複合ゲート２２１をより詳細に示す回路図である。 本発明の好ましい第３の実施形態による半導体装置の回路図である。 本発明の好ましい第４の実施形態による半導体装置の回路図である。 図１に示した第１の実施形態の変形例を示す回路図である。 図１に示した第１の実施形態の他の変形例を示す回路図である。 図１に示した第１の実施形態のさらに他の変形例を示す回路図である。 図１に示した第１の実施形態のさらに他の変形例を示す回路図である。 図２に示した第１のＡＮＤ−ＮＯＲ複合ゲート１１１の他の構成例を示す回路図である。 図５に示した第１のＯＲ−ＮＡＮＤ複合ゲート２１１の他の構成例を示す回路図である。 疑似電源配線を用いた一般的な半導体装置の回路図である。 入力信号が相補である場合における疑似電源配線との接続方法を説明するための回路図である。 相補の入力信号が通過するパスにイネーブル信号が供給される例を示す回路図である。 図１７に示す回路を改良することによりサブスレッショールド電流を低減した例を示す回路図である。

符号の説明

１１１，１２１，５１１，５２１，６１２，６２２ ＡＮＤ−ＮＯＲ複合ゲート
１００，１１２〜１１４，１２２〜１２４，２００，５０１，５０２，５０４，６００ インバータ
１３１〜１３３，２３１〜２３３ ＰチャンネルＭＯＳトランジスタ
１４１〜１４３，２４１〜２４３ ＮチャンネルＭＯＳトランジスタ
２１１，２２１ ＯＲ−ＮＡＮＤ複合ゲート
３１１，３１２，３２１，３２２，５０３ ＮＡＮＤ回路
４１１，４１２，４２１，４２２ ＮＯＲ回路
ＶＤＤ，ＶＳＳ 主電源配線
ＶＤＤＺ，ＶＳＳＺ 疑似電源配線

Claims (13)

1. 少なくとも第１及び第２の入力端を有する第１の論理部と、前記第１の論理部からの出力信号を受けるとともに、少なくとも第３の入力端を有する第２の論理部とを含む第１のゲート回路と、
   前記第１のゲート回路と実質的に同一の回路構成を有し、前記第１乃至第３の入力端にそれぞれ対応する第４乃至第６の入力端を有する第２のゲート回路とを備え、
   前記第１及び第４の入力端には相補の入力信号が供給され、前記第２及び第６の入力端にはそれぞれ所定の電源電位が供給され、前記第３及び第５の入力端にはイネーブル信号が供給され、
   前記第１及び第２のゲート回路に含まれる対となる電源端は、スタンバイ時において固定される前記入力信号の論理レベルに応じて、一方が主電源配線、他方が疑似電源配線に接続されており、
   前記主電源配線と前記疑似電源配線とは、アクティブ時において接続され前記スタンバイ時において切断されることを特徴とする半導体装置。
2. 前記第１及び第２の論理部の一方がＡＮＤ系論理部、他方がＯＲ系論理部であり、前記第３及び第５の入力端に供給される前記イネーブル信号が相補の信号であることを特徴とする請求項１に記載の半導体装置。
3. 前記第２及び第６の入力端には、一方の論理レベル及び他方の論理レベルを示す電源電位がそれぞれ供給されることを特徴とする請求項２に記載の半導体装置。
4. 前記第１及び第２のゲート回路がＡＮＤ−ＮＯＲ複合ゲートによって構成され、前記第１の論理部が前記ＡＮＤ系論理部であり、前記第２の論理部が前記ＯＲ系論理部であり、前記第２の入力端にはハイレベルを示す電源電位が供給され、前記第６の入力端にはローレベルを示す電源電位が供給されることを特徴とする請求項３に記載の半導体装置。
5. 前記第１及び第２のゲート回路がＯＲ−ＮＡＮＤ複合ゲートによって構成され、前記第１の論理部が前記ＯＲ系論理部であり、前記第２の論理部が前記ＡＮＤ系論理部であり、前記第２の入力端にはローレベルを示す電源電位が供給され、前記第６の入力端にはハイレベルを示す電源電位が供給されることを特徴とする請求項３に記載の半導体装置。
6. 前記第１のゲート回路を構成する複合ゲートの前記電源端は、一方が高位側主電源配線、他方が低位側疑似電源配線に接続されており、前記第２のゲート回路を構成する複合ゲートの前記電源端は、一方が高位側疑似電源配線、他方が低位側主電源配線に接続されていることを特徴とする請求項５に記載の半導体装置。
7. 前記第１及び第２の論理部がいずれもＡＮＤ系回路又はＯＲ系回路であり、前記第３及び第５の入力端に供給される前記イネーブル信号が同一信号であることを特徴とする請求項１に記載の半導体装置。
8. 前記第２及び第６の入力端には、いずれも一方の論理レベルを示す電源電位が供給されることを特徴とする請求項７に記載の半導体装置。
9. 前記第１及び第２の論理部がいずれもＮＡＮＤ回路であり、前記第２及び第６の入力端にはいずれもハイレベルを示す電源電位が供給されることを特徴とする請求項８に記載の半導体装置。
10. 前記第１及び第２の論理部がいずれもＮＯＲ回路であり、前記第２及び第６の入力端にはいずれもローレベルを示す電源電位が供給されることを特徴とする請求項８に記載の半導体装置。
11. ＡＮＤ系論理部及びＯＲ系論理部を有する第１及び第２の複合ゲートと、高位側電源電位が供給される高位側主電源配線と、アクティブ時おいて前記高位側主電源配線に接続され、スタンバイ時において前記高位側主電源配線と切断される高位側疑似電源配線と、低位側電源電位が供給される低位側主電源配線と、前記アクティブ時おいて前記低位側主電源配線に接続され、前記スタンバイ時において前記低位側主電源配線と切断される低位側疑似電源配線とを備え、
    前記第１の複合ゲートの電源端は、一方が高位側疑似電源配線、他方が低位側主電源配線に接続され、
    前記第２の複合ゲートの電源端は、一方が高位側主電源配線、他方が低位側疑似電源配線に接続され、
    前記第１の複合ゲートの前記ＡＮＤ系論理部には、ハイレベルが固定的に供給され、
    前記第２の複合ゲートの前記ＯＲ系論理部には、ローレベルが固定的に供給され、
    前記第２の複合ゲートの前記ＡＮＤ系論理部には、イネーブル信号が供給され、
    前記第１の複合ゲートの前記ＯＲ系論理部には、前記イネーブル信号の反転信号が供給され、
    前記第１の複合ゲートの前記ＡＮＤ系論理部及び前記ＯＲ系論理部の一方には、前記アクティブ時において論理レベルが変化し、前記スタンバイ時において論理レベルが固定される入力信号が供給され、
    前記第２の複合ゲートの前記ＡＮＤ系論理部及び前記ＯＲ系論理部の一方には、前記入力信号の反転信号が供給されることを特徴とする半導体装置。
12. 前記第１及び第２の複合ゲートはいずれもＡＮＤ−ＮＯＲ複合ゲートであり、前記第１の複合ゲートの前記ＡＮＤ系論理部に前記入力信号が供給され、前記第２の複合ゲートの前記ＡＮＤ系論理部に前記入力信号の反転信号が供給されることを特徴とする請求項１１に記載の半導体装置。
13. 前記第１及び第２の複合ゲートはいずれもＯＲ−ＮＡＮＤ複合ゲートであり、前記第１の複合ゲートの前記ＯＲ系論理部に前記入力信号が供給され、前記第２の複合ゲートの前記ＯＲ系論理部に前記入力信号の反転信号が供給されることを特徴とする請求項１１に記載の半導体装置。
    

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