JP2016109523A - スキャンフリップフロップ回路、スキャンテスト回路、半導体集積回路およびスキャンテスト方法 - Google Patents

Abstract

【課題】通常動作時の動作速度の低下や動作電流の増加が抑制されたスキャンフリップフロップ回路、スキャンテスト回路、半導体集積回路およびスキャンテスト方法を提供すること。
【解決手段】スキャンフリップフロップ回路の選択回路ＳＥＬ１は、スキャンデータ入力端子ｓｉに接続されたＭＰ１、スキャンイネーブル入力端子ｓｅの反転端子に接続されたＭＰ２、およびデータ入力端子ｄに接続されたＭＰ３が直列に接続された直列回路と、スキャンイネーブル入力端子ｓｅに接続されたＭＰ４、およびスキャンイネーブル入力端子ｓｅの反転端子に接続されたＭＰ５が直列に接続された直列回路と、が並列に接続された回路を含み、スキャンイネーブル入力端子ｓｅの論理値に応じて通常データおよびテストデータのいずれかを選択して出力するとともに、ＭＰ２のサイズが他のＭＯＳＦＥＴのサイズより小さく設定されている。
【選択図】図１

Description

本発明は、スキャンフリップフロップ回路、スキャンテスト回路、半導体集積回路およびスキャンテスト方法に関する。

近年、半導体集積回路の回路規模の増大に伴って、その回路故障の発生率も増大する傾向にある。このような回路故障の検出漏れを防ぐためには、故障検査のために用いられるテストパターンを増やすことが考えられるが、テストパターンを増やすと、故障検査に必要とされる時間、コスト等が増加するため、好ましくない。そこで、テスト容易化設計を行って、回路故障の検出漏れを減少させる方法が提案されている。テスト容易化設計を導入することによって、被検査半導体集積回路の故障検出率を向上させると共に、テストパターンの複雑化、パターン数の増加を軽減して、故障検査に要する時間、コストを抑制することが可能となるからである。

テスト容易化設計技術を用いた半導体集積回路の故障検査方式として、スキャンテスト方式が知られている。スキャンテスト方式では、半導体集積回路内に点在する複数のフリップフロップをシフトレジスタとして動作させることができるように内部配線を形成しておく。すなわち、該複数のフリップフロップ（スキャンフリップフロップ）の出力を半導体集積回路に設けられた端子から観測できるようにするために、フリップフロップの出力を次段のフリップフロップのスキャン入力端子に直接入力することが可能なように配線しておく。このように構成されたシフトレジスタはスキャンパス（スキャンチェーン）とも呼ばれ、スキャンパスの入力端子から入力されたテストパターンを出力端子から読み出して期待値と照合し故障検査を行う。スキャンテストにおけるこの動作は、一般にシフト動作と呼ばれる。

一方、上記構成をとると、スキャンフリップフロップ（順序回路）が半導体集積回路のＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ：入出力）端子と等価とみなせるため、スキャンテストの対象は組み合わせ回路のみとなる。スキャンフリップフロップで区画された半導体集積回路内の回路、つまり組み合わせ回路を検査する場合には、スキャンパスにテストパターンを設定した後、すなわちスキャンインした後、半導体集積回路の動作を途中で止めてそのとき半導体集積回路内部の各ラッチ回路に保持されているデータを上記スキャンパスによるシフトレジスタ動作で出力させる、すなわちスキャンアウトさせることで、半導体集積回路が論理設計通りの動作を行なうか否か検査する。この半導体集積回路内部のラッチ回路に保持されているデータをスキャンパスに設定する動作を、一般にキャプチャ動作という。このキャプチャ動作は、基本的には通常動作（システム動作）と同じ動作である。それに対し、上記スキャンイン、スキャンアウトはシフト動作である。

つまり、半導体集積回路のスキャンテストにおいては、スキャンイン−キャプチャ−スキャンアウトの一連の動作が繰り返される、すなわち、キャプチャ動作とシフト動作が繰り返されることになる。

図４に、従来技術に係るスキャンフリップフロップ（以下、「Ｆ／Ｆ」と略記）の一例を示す。図４に示すように、Ｆ／Ｆ１０は、Ｆ／Ｆ本体１０−１およびクロック分配回路１０−２を含んで構成されている。クロック分配回路１０−２は、クロック信号ｃｋを入力する端子ｃｋに接続されたインバータＩＮＶ７およびＩＮＶ８を備え、Ｆ／Ｆ１０に差動のクロック信号Ｃ、ＣＮを供給する。

Ｆ／Ｆ本体１０−１は、インバータＩＮＶ２およびクロックドＮＡＮＤ回路ＮＡＮＤ１を含んで構成されたマスター側のラッチ回路と、クロックドインバータＩＮＶ３およびＮＡＮＤ回路ＮＡＮＤ２を含んで構成されたスレーブ側のラッチ回路とが、伝送ゲートＳＷ１を介して接続されたマスター／スレーブ型のフリップフロップである。そして、Ｆ／Ｆ１０は、クロック信号ｃｋの立上がりエッジで、データ信号ｄを取り込む。

ＮＡＮＤ回路ＮＡＮＤ２の出力は、インバータＩＮＶ４を介し非反転の出力信号ｑとして端子ｑから出力され、インバータＩＮＶ５およびＩＮＶ６を介し反転の出力信号ｑｎとして端子ｑｎから出力される。端子ｒｎからは、リセット信号ｒｎが、ＮＡＮＤ回路ＮＡＮＤ１の一方の入力端子とＮＡＮＤ回路ＮＡＮＤ２の一方の入力端子に入力されており、リセット信号ｒｎを”Ｌｏｗ”レベルに設定することにより、各ラッチ回路の出力が”Ｈｉｇｈ”レベルに初期化される。

選択回路ＳＥＬ３は、端子ｓｅに入力されるスキャンイネーブル信号ｓｅの論理レベルによって、通常動作やキャプチャ動作において端子ｄから入力されるデータ信号ｄを取り込むか、シフト動作において端子ｓｉから入力されるスキャンデータ信号ｓｉを取り込むかを選択する選択回路である。

ところで、スキャンテスト方式においては、上記のように、シフト動作とキャプチャ動作を繰り返して故障検査を行う。この際、シフト動作ではＦ／Ｆ１０とＦ／Ｆ１０との間に論理回路がないため、通常動作においてデータ信号ｄが端子ｄに到達する時間と比較して、スキャンデータ信号ｓｉが端子ｓｉに到達する時間が早くなる。一方、シフト動作およびキャプチャ動作の双方においてクロック信号ｃｋは共通であるため、複数のＦ／Ｆ１０の中にはホールド時間が規定時間だけ確保できずにホールド違反になってしまうものも発生する。ここで、ホールド時間とは、Ｆ／Ｆ１０によってデータが捕捉された時点からデータが変化してもよい時点までの時間である。

ホールド違反となってしまった場合の対策としては、Ｆ／Ｆ１０のスキャンデータ信号ｓｉの入力端子である端子ｓｉの前段に遅延素子（たとえば、インバータなどによるバッファ回路）等を挿入してスキャンデータ信号ｓｉの到達を遅らせてホールドマージンを確保し、ホールド違反を解消することがまず考えられる。しかしながら、スキャンテスト方式では、半導体集積回路の論理回路を構成するほとんどのＦ／Ｆ１０をスキャンテストの対象とするため、この方法では多数の遅延素子が必要になり、半導体集積回路のサイズ、動作電流、あるいはリーク電流が増大することが懸念される。

上記問題に対応した従来技術として、特許文献１に開示されたスキャンテスト回路が知られている。特許文献１に開示されたスキャンテスト回路は、データ信号およびスキャンデータ信号のいずれかを選択する選択回路（図４のＳＥＬ３に相当）において、スキャンデータ信号を受ける絶縁ゲート型電界効果トランジスタのトランジスタサイズを小さくすることにより、スキャンデータ信号を遅らせている。このことにより、特許文献１に係るスキャンテスト回路では、遅延素子の挿入は必要なくなるとしている。

図５を参照して、特許文献１に開示されたスキャンテスト回路の考え方について説明する。図５は、特許文献１に開示されたスキャンテスト回路の考え方を一部に採用した比較例としての選択回路ＳＥＬ３の回路図である。

図５に示すように、選択回路ＳＥＬ３は、Ｐ型ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下、「ＭＰ」と略記する場合がある）ＭＰ１０、ＭＰ１１、ＭＰ１２、ＭＰ１３、およびＭＰ１４、Ｎ型ＭＯＳＦＥＴ（以下、「ＭＮ」と略記する場合がある）ＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１３、およびＭＮ１４、インバータＩＮＶ９から構成されている。図５に示す選択回路ＳＥＬ３の、端子ｄ、端子ｓｉ、端子ｓｅ、端子Ｃ、端子ＣＮは、各々図４に示す選択回路ＳＥＬ３の同名称の端子に対応している。また、図５に示すように、ＭＰ１０およびＭＰ１２のソースが電源ＶＤＤに接続され、ＭＮ１０およびＭＮ１２のソースが接地されている（ＧＮＤ（グランド）に接続されている）。

図５に示すように、データ信号ｄが端子ｄからＭＰ１１およびＭＮ１１に入力され、スキャンデータ信号ｓｉが端子ｓｉからＭＰ１０およびＭＮ１３に入力される。また、スキャンイネーブル信号ｓｅが端子ｓｅからＭＮ１２およびＭＰ１２に入力され、ＩＮＶ９を介して反転されたスキャンイネーブル信号ｓｅ（ｂａｒ）がＭＮ１０およびＭＰ１３に入力される。ＭＰ１４およびＭＮ１４は出力段としてのクロックドインバータを構成している。

図５に示すように、選択回路ＳＥＬ３では、スキャンイネーブル信号ｓｅが”Ｈｉｇｈ”レベルの場合にスキャン動作となり、スキャンデータ信号ｓｉが選択されて、出力信号ｐｍとして出力される。つまり、スキャンイネーブル信号ｓｅが”Ｈｉｇｈ”レベルの場合には、ＭＰ１２がオフ、ＭＰ１３がオンとなり、ＭＮ１０がオフ、ＭＮ１２がオンとなり、スキャンデータ信号ｓｉの論理に応じて、ＭＰ１０−ＭＰ１３−ＭＰ１４の経路、または、ＭＮ１４−ＭＮ１３−ＭＮ１２の経路で電流が流れる。

一方、選択回路ＳＥＬ３では、スキャンイネーブル信号ｓｅが”Ｌｏｗ”レベルの場合にキャプチャ動作（通常動作）となり、データ信号ｄが選択されて、出力信号ｐｍとして出力される。つまり、スキャンイネーブル信号ｓｅが”Ｌｏｗ”レベルの場合には、ＭＰ１２がオン、ＭＰ１３がオフとなり、ＭＮ１０がオン、ＭＮ１２がオフとなり、データ信号の論理に応じて、ＭＰ１２−ＭＰ１１−ＭＰ１４の経路、または、ＭＮ１４−ＭＮ１１−ＭＮ１０の経路で電流が流れる。

図５に示す比較例に係る選択回路ＳＥＬ３においては、上記スキャンデータ信号ｓｉのホールド違反解消のため、ＭＰ１０およびＭＮ１３のトランジスタのゲート長を長くし、ドレイン電流を減少させて、スキャンデータ信号ｓｉを遅らせている。つまり、チャネル幅をＷ、チャネル長をＬとした場合のＷ／Ｌを小さくして当該トランジスタの駆動能力を低下させて遅延を与えている。

特開平９−８９９８８号公報

しかしながら、上記比較例に係る選択回路ＳＥＬ３では、ＭＰ１０およびＭＮ１３のトランジスタのゲート容量が増大するので、通常動作時においてデータ信号ｄを入力するトランジスタ（ＭＰ１１、ＭＮ１１）に接続される寄生容量が増大してしまい、結果的に通常動作時の速度の低下、動作電流の増大等を招く懸念があった。

本発明は、上述した課題を解決するためになされたものであり、通常動作時の動作速度の低下や動作電流の増加が抑制されたスキャンフリップフロップ回路、スキャンテスト回路、半導体集積回路およびスキャンテスト方法を提供することを目的とする。

本発明に係るスキャンフリップフロップ回路は、通常データが入力される第１の入力端子、およびテストデータが入力される第２の入力端子を有するとともに、前記通常データおよび前記テストデータのいずれかを選択する第３の入力端子から入力された選択信号に応じて、通常動作時に前記通常データを選択して出力しかつスキャンテスト時に前記テストデータを選択して出力する選択回路と、前記選択回路からの出力信号をクロック信号に応じて取り込み保持するとともに出力する出力端子を有するフリップフロップ回路と、を備え、前記選択回路は、前記第２の入力端子に接続された第１のＭＯＳＦＥＴ、ゲートが前記第３の入力端子またはグランドに接続された第２のＭＯＳＦＥＴ、および前記第１の入力端子に接続された第３のＭＯＳＦＥＴが直列に接続された直列回路と、前記第３の入力端子の反転端子に接続された第４のＭＯＳＦＥＴ、および前記第３の入力端子に接続された第５のＭＯＳＦＥＴが直列に接続された直列回路と、が並列に接続された第１の並列回路を含み、前記第３の入力端子に入力された選択信号の論理値に応じて前記通常データおよび前記テストデータのいずれかを選択して出力するとともに、前記第２のＭＯＳＦＥＴのサイズが他のＭＯＳＦＥＴのサイズより小さく設定されているものである。

本発明に係るスキャンテスト回路は、複数の上記スキャンフリップフロップ回路を備え、前記複数のスキャンフリップフロップの前記第２の入力端子と前記出力端子同士を接続してスキャンテストのためのスキャンパスが構成されるものである。

本発明に係る半導体集積回路は、複数の上記スキャンフリップフロップ回路と、前記スキャンフリップフロップ回路の前記第１の入力端子および前記出力端子の少なくとも一方に接続された複数の組み合わせ回路と、を備えたものである。

一方、本発明に係るスキャンテスト方法は、通常データが入力される第１の入力端子、およびテストデータが入力される第２の入力端子を有するとともに、前記通常データおよび前記テストデータのいずれかを選択する第３の入力端子から入力された選択信号に応じて、通常動作時に前記通常データを選択して出力しかつスキャンテスト時に前記テストデータを選択して出力する選択回路と、前記選択回路からの出力信号をクロック信号に応じて取り込み保持するとともに出力するフリップフロップ回路と、を備えたスキャンフリップフロップを複数接続して構成したスキャンパスを用いたスキャンテスト方法であって、前記第２の入力端子に接続された第１のＭＯＳＦＥＴ、ゲートが前記第３の入力端子またはグランドに接続された第２のＭＯＳＦＥＴ、および前記第１の入力端子に接続された第３のＭＯＳＦＥＴが直列に接続された直列回路と、前記第３の入力端子の反転端子に接続された第４のＭＯＳＦＥＴ、および前記第３の入力端子に接続された第５のＭＯＳＦＥＴが直列に接続された直列回路と、が並列に接続された回路を前記選択回路に含ませ、前記第２のＭＯＳＦＥＴのサイズを他のＭＯＳＦＥＴのサイズより小さく設定し、前記第３の入力端子に入力された選択信号の論理値に応じて前記通常データおよび前記テストデータのいずれかを選択して出力させるものである。

本発明によれば、通常動作時の動作速度の低下や動作電流の増加が抑制されたスキャンフリップフロップ回路、スキャンテスト回路、半導体集積回路およびスキャンテスト方法を提供することが可能となる。

第１の実施の形態に係る選択回路の構成の一例を示す回路図である。 実施の形態に係るスキャンテスト回路、半導体集積回路の構成の一例を示すブロック図である。 第２の実施の形態に係る選択回路の構成の一例を示す回路図である。 実施の形態および従来技術に係るスキャンフリップフロップの構成の一例を示す回路図である。 比較例に係る選択回路の構成を示す回路図である。

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。

［第１の実施の形態］
図１を参照して、本実施の形態に係る選択回路ＳＥＬ１について説明する。ＳＥＬ１は、スキャンフリップフロップにおいて、データ入力としてデータ信号ｄを入力させるかスキャンデータ信号ｓｉを入力させるか切り替える選択回路である。したがって、本実施の形態に係るスキャンフリップフロップは、図４に示すＦ／Ｆ１０において、選択回路ＳＥＬ３を選択回路ＳＥＬ１に置き換えたものとなる。そこで、本実施の形態においてスキャンフリップフロップに言及する場合には、図４のＦ／Ｆ１０を参照して説明する。

図１に示すように、本実施の形態に係る選択回路ＳＥＬ１は、Ｐ型ＭＯＳＦＥＴであるＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、およびＭＰ６、Ｎ型ＭＯＳＦＥＴであるＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、およびＭＮ５、インバータＩＮＶ１を含んで構成されている。

データ信号ｄを入力する端子ｄは、ＭＰ３およびＭＮ２に接続されており、スキャンデータ信号ｓｉを入力する端子ｓｉは、ＭＰ１，ＭＮ３に接続されている。また、スキャンイネーブル信号ｓｅを入力する端子ｓｅは、ＭＰ４およびＭＮ４に接続され、スキャンイネーブル信号ｓｅをインバータＩＮＶ１で反転した反転スキャンイネーブル信号ｓｅ（ｂａｒ）は、ＭＰ２、ＭＮ１およびＭＰ５に接続されている。

ＭＰ６およびＭＮ５は、差動クロック信号Ｃ、ＣＮによって駆動される出力段としてのクロックドインバータを構成しており、選択されたデータ信号ｄまたはスキャンデータ信号ｓｉが出力信号ｐｍとして出力される。図５に示す比較例に係る選択回路ＳＥＬ３に対して、本実施の形態に係る選択回路ＳＥＬ１は、反転スキャンイネーブル信号ｓｅ（ｂａｒ）が入力されるＰ型ＭＯＳＦＥＴのＭＰ２を追加した点が異なる。

本実施の形態に係る選択回路ＳＥＬ１では、上述したスキャンデータ信号ｓｉのホールド違反解消のため、トランジスタＭＰ２およびＭＮ４のゲート長を長く設定してドレイン電流を減少させることにより、スキャンデータ信号ｓｉを遅らせている。つまり、トランジスタのＷ／Ｌを小さくして当該トランジスタの駆動能力を低下させ、スキャンデータ信号ｓｉに遅延を与えている。

図１を参照して、本実施の形態に係る選択回路ＳＥＬ１の動作について説明する。

まず、通常動作時（キャプチャ動作時）には、端子ｓｅに入力されるスキャンイネーブル信号ｓｅを”Ｌｏｗ”レベルとし、選択回路ＳＥＬ１で、Ｆ／Ｆ１０へのデータ入力として端子ｄに入力されるデータ信号ｄが選択されるようにする。

すなわち、スキャンイネーブル信号ｓｅを”Ｌｏｗ”レベルにすると、ＭＰ４がオン、ＭＰ５がオフ、ＭＮ１がオン、ＭＮ４がオフ、ＭＰ２がオフとなる。そのため、データ信号ｄが”Ｈｉｇｈ”レベルの場合には、ＭＮ５−ＭＮ２−ＭＮ１の経路で電流が流れ、”Ｌｏｗ”レベルの出力信号ｐｍがクロック信号ｃｋに同期して出力され、Ｆ／Ｆ１０に取り込まれる。一方、データ信号が”Ｌｏｗ”レベルの場合には、ＭＰ４−ＭＰ３−ＭＰ６の経路で電流が流れ、”Ｈｉｇｈ”レベルの出力信号ｐｍがクロック信号ｃｋに同期して出力され、Ｆ／Ｆ１０に取り込まれる。つまり、スキャンデータ信号ｓｉによらず、データ信号ｄがクロック信号ｃｋの”Ｌｏｗ”レベルの区間で、Ｆ／Ｆ１０に取り込まれる。

つぎに、スキャン動作時には、端子ｓｅに入力されるスキャンイネーブル信号ｓｅを”Ｈｉｇｈ”レベルとし、選択回路ＳＥＬ１で、Ｆ／Ｆ１０へのデータ入力として端子ｓｉに入力されるスキャンデータ信号ｓｉが選択されるようにする。スキャンイネーブル信号ｓｅを”Ｈｉｇｈ”レベルにすると、ＭＰ４がオフ、ＭＰ５がオン、ＭＮ１がオフとなって、データ信号ｄによる電流の経路を遮断する。

そして、スキャンデータ信号ｓｉが”Ｌｏｗ”レベルの場合には、電源ＶＤＤの接続順序から、ＭＰ１がオンとなった後にＭＰ２がオンとなり、ＭＰ２がオンとなった後にＭＰ５がオンとなる。その結果、”Ｈｉｇｈ”レベルの出力信号ｐｍが、クロック信号ｃｋに同期して出力され、Ｆ／Ｆ１０に取り込まれる。

一方、スキャンデータ信号ｓｉが”Ｈｉｇｈ”レベルの場合には、ＧＮＤレベルの接続順序から、ＭＮ３がオンとなった後にＭＮ４がオンとなる。その結果、”Ｌｏｗ”レベルの出力信号ｐｍが、クロック信号ｃｋに同期して出力され、Ｆ／Ｆ１０に取り込まれる。
このようにして、データ信号ｄによらず、スキャンデータ信号ｓｉがクロック信号ｃｋの”Ｌｏｗ”レベルの区間で、Ｆ／Ｆ１０に取り込まれる。

本実施の形態に係る選択回路ＳＥＬ１においては、先述したように、ＭＰ２のゲート長が長くされ、ＭＰ２のドレイン電流が抑制されている。また、ＭＮ４のゲート長が長くされ、ＭＮ４のドレイン電流が抑制されている。そのため、上記スキャン動作において、スキャンデータ信号ｓｉの各論理レベルにおいて流れるドレイン電流が抑制されるので、結果として、スキャンデータ信号ｓｉを遅らせることが可能となっている。なお、本実施の形態では、ＭＰ２およびＭＮ４の双方のゲート長を長くしてドレイン電流を抑制する形態を例示して説明するが、これに限られず、いずれか一方のＭＯＳＦＥＴのゲート長を長くして電流を抑制する形態としてもよい。

また、スキャンデータ信号ｓｉが入力されるトランジスタＭＰ１は、反転スキャンイネーブル信号ｓｅ（ｂａｒ）が入力されるＭＰ２およびＭＰ５を介して、出力インバータを構成するＭＰ６に接続されている。また、スキャンデータ信号ｓｉが入力されるトランジスタＭＮ３は、スキャンイネーブル信号ｓｅが入力されるＭＮ４を介して、出力インバータを構成するＭＮ５に接続されている。つまり、スキャンデータ信号ｓｉは、スキャンデータ信号ｓｉが入力されるトランジスタがオンした後、スキャンイネーブル信号ｓｅまたは反転スキャンイネーブル信号ｓｅ（ｂａｒ）が入力されるトランジスタがオンして出力インバータ（ＭＰ６、ＭＮ５）に到達することになる。本実施の形態に係る選択回路ＳＥＬ１では、このような回路構成を採用することにより、スキャンデータ信号ｓｉをより効率的に遅らせることが可能となっている。

なお、本実施の形態に係る選択回路ＳＥＬ１では、通常動作において入力されるデータ信号ｄの到達時間が、クロック信号ｃｋに対して遅くなることを防止するために、データ信号ｄが入力されるトランジスタＭＰ３およびＭＮ２を、スキャンデータ信号ｓｉが入力されるトランジスタＭＰ１およびＭＮ３よりも、ＭＰ６およびＭＮ５で構成される出力インバータに近くなるように構成している。

つぎに、図２を参照して、本実施の形態に係る半導体集積回路について説明する。図２は、スキャンテスト回路を内蔵した本実施の形態に係る半導体集積回路１００の一例を示しており、図２（ａ）は半導体集積回路１００の配線状態を、図２（ｂ）は、スキャン動作時の配線状態を、図２（ｃ）は、通常動作時（キャプチャ動作時）の配線状態を、各々示している。

図２（ａ）に示すように、本実施の形態に係る半導体集積回路１００は、スキャンフリップフロップであるＦ／Ｆ１０ａおよびＦ／Ｆ１０ｂと、通常動作の際に使用される組み合わせ回路１２ａおよび１２ｂと、を含んで構成されている。半導体集積回路１００は、スキャンテストにおいてシフトレジスタを構成するＦ／Ｆ１０ａおよび１０ｂを含んでおり、Ｆ／Ｆ１０ａおよび１０ｂが本実施の形態に係るスキャンテスト回路を構成している。なお、本実施の形態に係るスキャンテスト回路内蔵の半導体集積回路１００は、Ｆ／Ｆが２個、組み合わせ回路が２個の形態を例示して説明するが、これに限られず、Ｆ／Ｆおよび組み合わせ回路の個数や配置形態は、半導体集積回路の機能等に応じて適宜に選択してよい。

図２（ａ）に示すように、半導体集積回路１００は、データ信号ｄの入力端子である端子ｄｉｎが組み合せ回路１２ａに接続され、組み合せ回路１２ａからの出力信号がＦ／Ｆ１０ａのｄ端子に入力されるようになっている。また、スキャンデータ信号ｓｉの入力端子である端子ｓｉｉｎは、Ｆ／Ｆ１０ａのｓｉ端子と接続されている。さらに、スキャンイネーブル信号ｓｅの入力端子である端子ｓｅｉｎ、クロック信号ｃｋの入力端子である端子ｃｋｉｎ、および、リセット信号ｒｎの入力端子である端子ｒｎｉｎは、それぞれ、Ｆ／Ｆ１０ａおよび１０ｂの各々のｓｅ端子、ｃｋ端子およびｒｎ端子と接続されている。

Ｆ／Ｆ１０ａのｑ出力端子は、組み合せ回路１２ｂおよびＦ／Ｆ１０ｂのｓｉ端子に各々接続され、組み合せ回路１２ｂからの出力信号がＦ／Ｆ１０ｂのｄ端子に入力されるようになっている。Ｆ／Ｆ１０ｂのｑ出力端子には、出力信号ｄｏｕｔが出力されるｄｏｕｔ端子が、Ｆ／Ｆ１０ｂのｑｎ出力端子には、出力信号ｄｏｕｔｎが出力されるｄｏｕｔｎ端子が各々接続されている。

半導体集積回路１００のスキャンテストにおける動作には、先述したように、スキャンイン動作（シフト動作）、キャプチャ動作（通常動作）、およびスキャンアウト動作（シフト動作）があり、スキャンテストにおいてはこれらの動作を繰り返す。以下に、それぞれの動作時における半導体集積回路１００の動作について説明する。

まず、端子ｓｅｉｎに”Ｈｉｇｈ”レベルを与えてスキャンイネーブル信号ｓｅを”Ｈｉｇｈ”レベルとし、図２（ｂ）に示すように、半導体集積回路１００をスキャンイン動作に設定する。スキャンイン動作では、選択回路ＳＥＬ１の機能により、Ｆ／Ｆ１０ａおよび１０ｂにおいて端子ｓｉｉｎから入力されるスキャンデータ信号ｓｉが選択され、Ｆ／Ｆ１０ａおよび１０ｂによりシフトレジスタであるスキャンパスが形成される。

このスキャンパスよって、端子ｓｉｉｎからスキャンデータ信号ｓｉがＦ／Ｆ１０ａのｓｉ端子に入力され、入力されたスキャンデータ信号ｓｉは、クロック信号ｃｋに同期してＦ／Ｆ１０ａのｑ出力端子から出力され、後段のＦ／Ｆ１０ｂのｓｉ端子に入力される。以上により、Ｆ／Ｆ１０ａおよび１０ｂから構成されるシフトレジスタ（スキャンパス）にテストパターンが設定される。

つぎに、端子ｓｅｉｎに”Ｌｏｗ”レベルを与えてスキャンイネーブル信号ｓｅを”Ｌｏｗ”レベルとし、図２（ｃ）に示すように、半導体集積回路１００をキャプチャ動作に設定する。キャプチャ動作では、スキャンパスを構成するＦ／Ｆ１０ａおよび１０ｂ内のＳＥＬ１において、端子ｄｉｎから入力されるデータ信号ｄが選択される。これによって、端子ｄｉｎからのデータ信号ｄが入力されて、組み合わせ回路１２ａを動作させ、その結果がＦ／Ｆ１０ａのｄ端子に入力される。入力されたデータ信号ｄは、クロック信号ｃｋに同期してＦ／Ｆ１０ａのｑ出力端子から出力されて、次段の組み合わせ回路１２ｂを動作させ、その結果が後段のＦ／Ｆ１０ｂのｄ端子に入力される。これにより、組み合わせ回路１２ａおよび１２ｂの出力がＦ／Ｆ１０ａおよび１０ｂに取り込まれる。

つぎに、再び端子ｓｅｉｎに”Ｈｉｇｈ”レベルを与えてスキャンイネーブル信号ｓｅを”ｈｉｇｈ”レベルとし、図２（ｂ）に示すように、半導体集積回路１００をスキャンアウト動作に設定する。スキャンアウト動作では、スキャンイン動作と同様、Ｆ／Ｆ１０ａおよび１０ｂによりシフトレジスタであるスキャンパスが形成される。そして、Ｆ／Ｆ１０ａおよび１０ｂに取り込まれたデータをｄｏｕｔ端子（ｄｏｕｔｎ端子）で観測し、期待されるｄｏｕｔ信号（ｄｏｕｔｎ信号）と比較することにより、本実施の形態に係るスキャンテストが実行される。

以上詳述したように、本実施の形態に係るスキャンフリップフロップ回路、スキャンテスト回路、半導体集積回路およびスキャンテスト方法によれば、通常動作時の動作速度の低下や動作電流の増大を抑制しつつ、スキャン動作時に入力されるスキャンデータ信号ｓｉを遅延させることが可能となる。その結果、スキャン動作時におけるスキャンフリップフロップのホールドマージンを確保するためのスキャンデータ信号ｓｉの入力端子に接続する遅延素子をなくす、あるいは減少させることができる。その結果、半導体集積回路の動作電流、リーク電流の増加を抑制し、レイアウト面積の増大を抑制することができる。

［第２の実施の形態］
図３を参照して、本実施の形態に係る選択回路ＳＥＬ２について説明する。選択回路ＳＥＬ２は、上述した選択回路ＳＥＬ１において、トランジスタＭＰ２の接続を変更したものである。

すなわち、選択回路ＳＥＬ１（図１参照）ではＭＰ２のゲートが反転スキャンイネーブル信号ｓｅ（ｂａｒ）に接続されていたのに対し、図３に示すように、選択回路ＳＥＬ２では、接地され（ＧＮＤに接続され）、その結果ＭＰ２が常時オンとなっている点で相違する。選択回路ＳＥＬ２のその他の回路接続は、選択回路ＳＥＬ１と同じである。また、選択回路ＳＥＬ２は、一例としてＦ／Ｆ１０（図４参照）の一部を構成し、該Ｆ／Ｆ１０が、一例として半導体集積回路１００（図２参照）の一部を構成する点も、ＳＥＬ１と同様である。

したがって、選択回路ＳＥＬ２の基本的な動作はＳＥＬ１と同様である。すなわち、ｓｅ端子に入力されるスキャンイネーブル信号ｓｅを”Ｌｏｗ”レベルとし、通常動作にすると、ＭＰ４がオン、ＭＰ５がオフ、ＭＮ１がオン、ＭＮ４がオフとなる。そして、ＭＰ２のオン／オフ、あるいはスキャンデータ信号ｓｉの論理によらず、データ信号ｄがクロック信号ｃｋの”Ｌｏｗ”レベルの区間で、Ｆ／Ｆ１０に取り込まれる。

一方、ｓｅ端子に入力されるスキャンイネーブル信号ｓｅを”Ｈｉｇｈ”レベルとし、スキャン動作にすると、ＭＰ４がオフ、ＭＰ５がオン、ＭＮ１がオフとなって、データ信号ｄによる電流の経路を遮断する。

そして、スキャンデータ信号ｓｉが”Ｌｏｗ”レベルの場合、電源ＶＤＤの接続順序から、ＭＰ１がオンとなった後にＭＰ２がオンとなり、ＭＰ２がオンとなった後にＭＰ５がオンとなる。そして、”Ｈｉｇｈ”レベルの出力信号ｐｍが、クロック信号ｃｋに同期して出力され、Ｆ／Ｆ１０に取り込まれる。一方、スキャンデータ信号ｓｉが”Ｈｉｇｈ”レベルの場合には、ＧＮＤレベルの接続順序から、ＭＮ３がオンとなった後にＭＮ４がオンとなる。そして、”Ｌｏｗ”レベルの出力信号ｐｍが、クロック信号ｃｋに同期して出力され、Ｆ／Ｆ１０に取り込まれる。以上の動作によって、データ信号ｄによらず、スキャンデータ信号ｓｉがクロック信号ｃｋの”Ｌｏｗ”レベルの区間で、Ｆ／Ｆ１０に取り込まれる。

本実施の形態に係る選択回路ＳＥＬ２においては、先述したように、ＭＰ２のゲート長が長くされ、ＭＰ２のドレイン電流が抑制されている。また、ＭＮ４のゲート長が長くされ、ＭＮ４のドレイン電流が抑制されている。そのため、上記スキャン動作において、スキャンデータ信号ｓｉの各論理レベルにおいて流れるドレイン電流が抑制されるので、結果として、スキャンデータ信号ｓｉを遅らせることが可能となっている。

以上のように、本実施の形態に係るスキャンフリップフロップ回路、スキャンテスト回路、半導体集積回路およびスキャンテスト方法によっても、通常動作時の動作速度の低下や動作電流の増大を抑制しつつ、スキャン動作時に入力されるスキャンデータ信号ｓｉを遅延させることが可能となる。その結果、スキャン動作時におけるスキャンテスト用のフリップフロップのホールドマージンを確保するためのスキャンデータ信号ｓｉの入力端子に接続する遅延素子をなくす、あるいは減少させることができる。その結果、半導体集積回路の動作電流の増加を抑制し、レイアウト面積の増大を抑制することができる。

特に、本実施の形態に係る選択回路ＳＥＬ２では、ＭＰ２のゲートは、スキャンイネーブル信号ｓｅが入力される端子ｓｅの反転端子に接続することなく接地するだけでよいので、配線がより簡素化されるという効果も奏する。

なお、本実施の形態では、ゲートがグランドに接続されたＭＰ２の代わりに抵抗を用いてもよい。係る構成によっても上記効果と同様の効果を奏することができる。

ここで、上記各実施の形態においては、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴを図１あるいは図２に示す形式で接続する形態を例示して説明したが、これに限られず、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを入れ替えた形態としてもよい。この場合は、電源（ＶＤＤ）とグランドの接続を逆にすればよい。

また、上記各実施の形態では、ＭＰ６およびＭＮ５を含むクロックドインバータ（図１、図３参照）を介して出力する形態を例示して説明したが、これに限られず、当該クロックドインバータが省略された形態としてもよい。さらに、上記各実施の形態では、差動出力の形態を例示して説明したが、これに限られず、Ｐ型ＭＯＳＦＥＴ側の回路またはＮ型ＭＯＳＦＥＴ側の回路の一方を用いて、シングル出力の形態としてもよい。

また、本発明は上記実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で種々変形が可能である。

１０、１０ａ、１０ｂ Ｆ／Ｆ（スキャンフリップフロップ）
１０−１ Ｆ／Ｆ本体
１０−２ クロック分配回路
１２ａ、１２ｂ 組み合わせ回路
１００ 半導体集積回路
ＩＮＶ１〜ＩＮＶ９ インバータ
ＭＰ Ｐ型ＭＯＳＦＥＴ
ＭＮ Ｎ型ＭＯＳＦＥＴ
ＮＡＮＤ１、ＮＡＮＤ２ ＮＡＮＤ回路
ＳＥＬ１、ＳＥＬ２、ＳＥＬ３ 選択回路
ＳＷ１ 伝送ゲート
ｄ データ信号
ｃｋ クロック信号
ｒｎ リセット信号
ｓｅ スキャンイネーブル信号
ｓｉ スキャンデータ信号

Claims (8)

1. 通常データが入力される第１の入力端子、およびテストデータが入力される第２の入力端子を有するとともに、前記通常データおよび前記テストデータのいずれかを選択する第３の入力端子から入力された選択信号に応じて、通常動作時に前記通常データを選択して出力しかつスキャンテスト時に前記テストデータを選択して出力する選択回路と、
   前記選択回路からの出力信号をクロック信号に応じて取り込み保持するとともに出力する出力端子を有するフリップフロップ回路と、を備え、
   前記選択回路は、前記第２の入力端子に接続された第１のＭＯＳＦＥＴ、ゲートが前記第３の入力端子またはグランドに接続された第２のＭＯＳＦＥＴ、および前記第１の入力端子に接続された第３のＭＯＳＦＥＴが直列に接続された直列回路と、前記第３の入力端子の反転端子に接続された第４のＭＯＳＦＥＴ、および前記第３の入力端子に接続された第５のＭＯＳＦＥＴが直列に接続された直列回路と、が並列に接続された第１の並列回路を含み、前記第３の入力端子に入力された選択信号の論理値に応じて前記通常データおよび前記テストデータのいずれかを選択して出力するとともに、前記第２のＭＯＳＦＥＴのサイズが他のＭＯＳＦＥＴのサイズより小さく設定されている
   スキャンフリップフロップ回路。
2. 前記第１のＭＯＳＦＥＴは第１のＰ型ＭＯＳＦＥＴであり、前記第２のＭＯＳＦＥＴは第２のＰ型ＭＯＳＦＥＴであり、前記第３のＭＯＳＦＥＴは第３のＰ型ＭＯＳＦＥＴであり、前記第４のＭＯＳＦＥＴは第４のＰ型ＭＯＳＦＥＴであり、前記第５のＭＯＳＦＥＴは第５のＰ型ＭＯＳＦＥＴであり、
   前記選択回路は、前記第２の入力端子に接続された第１のＮ型ＭＯＳＦＥＴ、および前記第３の入力端子の反転端子に接続された第２のＮ型ＭＯＳＦＥＴが直列に接続された直列回路と、前記第３の入力端子に接続された第３のＮ型ＭＯＳＦＥＴ、および前記第１の入力端子に接続された第４のＮ型ＭＯＳＦＥＴが直列に接続された直列回路と、が並列に接続された第２の並列回路をさらに含み、前記第３の入力端子に入力された選択信号の論理値に応じて前記通常データおよび前記テストデータのいずれかを選択して出力するとともに、前記第２のＰ型ＭＯＳＦＥＴおよび前記第２のＮ型ＭＯＳＦＥＴのサイズが他のＭＯＳＦＥＴのサイズより小さく設定されている
   請求項１に記載のスキャンフリップフロップ回路。
3. 前記第２のＰ型ＭＯＳＦＥＴおよび前記第２のＮ型ＭＯＳＦＥＴのサイズは、ゲート長を長くして他のＭＯＳＦＥＴのサイズより小さく設定されている
   請求項２に記載のスキャンフリップフロップ回路。
4. 前記選択回路は、前記第１の並列回路と第２の並列回路との間に直列形態で接続された第６のＰ型ＭＯＳＦＥＴと第５のＮ型ＭＯＳＦＥＴとを備えたクロックドインバータをさらに含み、前記第３の入力端子に入力された選択信号の論理値に応じて前記通常データおよび前記テストデータのいずれかを選択し前記クロックドインバータを介して出力する
   請求項２または請求項３に記載のスキャンフリップフロップ回路。
5. 前記第１のＰ型ＭＯＳＦＥＴに入力された前記テストデータが、前記第２のＰ型ＭＯＳＦＥＴ、前記第５のＰ型ＭＯＳＦＥＴ、および前記第６のＰ型ＭＯＳＦＥＴを介して出力されるとともに、前記第１のＮ型ＭＯＳＦＥＴに入力された前記テストデータが、前記第２のＮ型ＭＯＳＦＥＴ、および前記第５のＮ型ＭＯＳＦＥＴを介して出力される
   請求項４に記載のスキャンフリップフロップ回路。
6. 複数の請求項１〜請求項５のいずれか１項に記載のスキャンフリップフロップ回路を備え、
   前記複数のスキャンフリップフロップの前記第２の入力端子と前記出力端子同士を接続してスキャンテストのためのスキャンパスが構成される
   スキャンテスト回路。
7. 複数の請求項１〜請求項５のいずれか１項に記載のスキャンフリップフロップ回路と、 前記スキャンフリップフロップ回路の前記第１の入力端子および前記出力端子の少なくとも一方に接続された複数の組み合わせ回路と、
   を備えた半導体集積回路。
8. 通常データが入力される第１の入力端子、およびテストデータが入力される第２の入力端子を有するとともに、前記通常データおよび前記テストデータのいずれかを選択する第３の入力端子から入力された選択信号に応じて、通常動作時に前記通常データを選択して出力しかつスキャンテスト時に前記テストデータを選択して出力する選択回路と、前記選択回路からの出力信号をクロック信号に応じて取り込み保持するとともに出力するフリップフロップ回路と、を備えたスキャンフリップフロップを複数接続して構成したスキャンパスを用いたスキャンテスト方法であって、
   前記第２の入力端子に接続された第１のＭＯＳＦＥＴ、ゲートが前記第３の入力端子またはグランドに接続された第２のＭＯＳＦＥＴ、および前記第１の入力端子に接続された第３のＭＯＳＦＥＴが直列に接続された直列回路と、前記第３の入力端子の反転端子に接続された第４のＭＯＳＦＥＴ、および前記第３の入力端子に接続された第５のＭＯＳＦＥＴが直列に接続された直列回路と、が並列に接続された回路を前記選択回路に含ませ、
   前記第２のＭＯＳＦＥＴのサイズを他のＭＯＳＦＥＴのサイズより小さく設定し、
   前記第３の入力端子に入力された選択信号の論理値に応じて前記通常データおよび前記テストデータのいずれかを選択して出力させる
   スキャンテスト方法。

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