JP5618275B2 - Cmosインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路 - Google Patents
Cmosインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路 Download PDFInfo
- Publication number
- JP5618275B2 JP5618275B2 JP2011130761A JP2011130761A JP5618275B2 JP 5618275 B2 JP5618275 B2 JP 5618275B2 JP 2011130761 A JP2011130761 A JP 2011130761A JP 2011130761 A JP2011130761 A JP 2011130761A JP 5618275 B2 JP5618275 B2 JP 5618275B2
- Authority
- JP
- Japan
- Prior art keywords
- cmos inverter
- multiplexer
- input
- body bias
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
Table、LUTと略記)に関し、ボディバイアス電圧を印加してもその出力におけるデジタル信号の立ち上がり時と立ち下がり時の伝搬遅延時間の違いを小さく保てるようにした、特には、入力信号と出力信号が同相なMUXまたはDEMUXまたはLUTを多段接続した場合に伝搬遅延時間が加算されることに起因するデジタル信号の消失や誤り信号の発生を防止するようにしたMUX、DEMUX、LUT、およびこれらを用いた集積回路に関する。
図12(a)(b)(c)は相補型金属酸化膜半導体集積回路(CMOS)インバータの回路図とそれを表す記号を示している。図12(a)は通常のバルク形の絶縁ゲート電界効果トランジスタ(MOST)で構成したCMOSインバータ回路である。
MPはP形のMOST(PMOST)であり、ゲート、ドレイン、ソースおよびボディと呼ばれる構成要素からなり、それぞれには外部から電圧を印加できるようにGP、DP、SPおよびBPはそれぞれそのゲート端子GP、ドレイン端子DP、ソースSPおよびボディ端子BPが設けられている。
MNはN形のMOST(NMOST)であり、同様にゲート端子GN、ドレイン端子DN、ソース端子SNおよびボディ端子BNが設けられている。
CMOSインバータ回路は、ゲート端子GPとゲート端子GNを接続して入力ノードINとし、ドレイン端子DPとドレインDN端子を接続して出力ノードOUTとする。ソースSP端子は高電位側電源電圧VDDの電源線に接続し、ソース端子SNは低電位側電源電圧VSSの電源線に接続される。またボディ端子BPはPMOSTのボディバイアス電源電圧VBPの電源線に接続し、ボディ端子BNはNMOSTのボディバイアス電源電圧VBNの電源線に接続されて構成される。
ソース端子DSPは高電位側電源電圧VDDの電源線に接続し、ソース端子DSNは低電位側電源電圧VSSの電源線に接続される。また第二ゲート端子DGP2はPDGMOSTのボディバイアス電源電圧VBPの電源線に接続し、第二ゲート端子DGN2はNDGMOSTのボディバイアス電源電圧VBNの電源線に接続すれば、VBPやVBNの値によって、それぞれのしきい値電圧が制御できることはバルク形と同様である。
また、ボディバイアス電源電圧VBPおよびVBNをボディバイアスと総称することがある。図12(c)は図9(a)または図9(b)のCMOSインバータの回路記号を示す。回路記号では電源電圧VDD、VSS、VBPおよびVBNの各電源線に接続される各端子SP、DSP、SN、DSN、BP、DGP2、BN、DGN2は省略する。その場合、回路図で示された電源電圧およびボディバイアスが印加されるものとする。入力ノードや出力ノードの名前、INやOUTは回路中で適宜別の名前を付けることがある。
また出力電圧が(VDD−VSS)/2に等しくなる入力電圧をそのインバータの論理しきい(閾)値電圧(VTL)と称する。VTLはTR内に位置する。VTLはVDDとVSSの平均値であることが望ましい。さらに、VDDとVSSの差を論理振幅(LS)と言う。一般に、CMOSインバータが確実に動作するためにはこの遷移領域を渡りきるように入力電圧を変化させねばならない。
以下の説明ではバルク形MOSTを用いているが、DGMOSTに変更することは容易であり、同様な議論が成立する。
一般にパスゲートの機能はANDゲートやORゲートを用いても構成できるが、本発明ではPTまたはTGを用いて構成したものに限定する。
すなわち、例えば多数の送信者側からのデジタル信号をあるビット数に区切って、MUXを用いて時間的に順番に出力し、結果として一つの決められた時間長のビット列を作り、これを高速な一つの通信回線を用いて受信者側に渡し、受信者側ではDEMUXを用いて逆の操作をして、送信者の目的とする受信者にデジタル信号を渡すことが行われる(Time Division Multiplexing,TDM:時分割多重)。
このような機能のMP110をキーパーと称する。この回路は特にセレクター(Selector)と称されている。
MN130とMN140で第一のセレクターを構成し、MN150とMN160で第二のセレクターを構成する。ただし、この場合上記各セレクターの出力における負荷は小さいので第一および第二のセレクターのバッファCMOSインバータは省略することができる。第一のセレクターの入力ノードはIN01とIN02であり、出力ノードはN110である。第二のセレクターの入力ノードはIN03とIN04であり、出力ノードはN120である。第一および第二のセレクターは制御信号CS01で制御される
上記8入力マルチプレクサの場合はどの入力からの信号経路もパストランジスタが3個直列接続されたものからなる。そのために抵抗値が増加することによる信号の伝搬遅延時間の増加を避けるためにある程度の小規模入力数の出力バッファ付きマルチプレクサを用いて多段接続するのが普通である。すなわち、信号経路を構成する直列接続されたパストランジスタの数は限定する。
MN190とMN200とで第一の原始1対2デマルチプレクサを構成し、入力ノードはIN01に接続され、出力ノードN110およびN120は、MN210とMN220とで構成される第二の原始1対2デマルチプレクサの入力ノードと、MN230とMN240とで構成される第三の原始1対2デマルチプレクサの入力ノードにそれぞれ接続され、それぞれの出力ノードには図22に回路と回路記号を示すCMOSインバータINV200にPMOSTのMP200による正帰還を付加した出力バッファBF01ないしBF04に接続される。
ここで、ノードN100の電位が初期状態でローレベルであったとする時、例えば制御信号ノードCSおよび入力ノードIN01がハイレベル(VDD)で、入力ノードIN02がローレベル(VSS)になったとすると、ノードN100にはハイレベルである入力ノードIN01の電位、VDDが転送されねばならない。
一例として回路シミュレータでシミュレーションしたところの、MN300とMN310とで構成される原始2対1マルチプレクサ(原始セレクター)に初段出力バッファを接続した2対1マルチプレクサの回路図を図23に、その結果の出力ノードNET33、ノードNET35および出力ノードNET36 におけるパルス信号波形を図24に示す。回路シミュレーションは90nmノードでのMOST回路モデルを用いて行った。
パストランジスタMN300とMN310のボディ端子は、ボディバイアス電圧VBNが印加されている。
MP320(PMOST)のボディ端子はボディバイアス電圧VBPが印加され、MN320(NMOST)のボディ端子はボディバイアス電圧VBNが印加されている。
ボディバイアス電圧VBPは1.2Vであり、VBNは0.0Vである。
図24は、縦軸が電圧(voltage(v))、横軸が時間(time(s))を表し、例えば、パストランジスタMN300の入力ノードNET33とINV300の出力ノードNET36の立ち上がり特性および立ち下がり特性の半値、すなわち、0.6Vの線と、前記立ち上がり特性および立ち下がり特性が交差する点間の時間差(s)、で伝搬遅延時間を求める。
しかし、TdrとTdfの差は93psと拡大した。これは、パストランジスタのしきい値電圧が高くなったため、図23のノードNET33を充放電する電流が小さくなったためである。Tdrの増加が顕著なのはパストランジスタのハイレベル転送効率が悪いことを反映している。
普通には、MN320のチャネル長とチャネル幅は可能な最小寸法とする。MP320のチャネル長は可能な最小寸法とし、チャネル幅は論理しきい値電圧が(VDD-VSS)/2となるようにMN320より大きく設定する。電流駆動力を大きくとりたい時など、必要に応じて各チャネル幅を比例して大きくすることがある。そのトランスファーカーブを図27に示す。
パストランジスタMN300のゲートには本来はパルス信号が印加されるが、ここではシミュレーションの簡単化のため、MN300を通る信号経路を選択し、ハイレベルVDDが定常的に入力されるようにした。同様にMN310を通る信号経路を非選択にするために、MN310のゲートにはローレベル、VSSが定常的に入力されるようにした。
上記のシミュレーション結果はパストランジスタのハイレベルの転送効率が悪いと言う特性によって入力信号の立ち上がり部分と立ち下がり部分の伝搬遅延時間が大きく異なることを示している。そのため、NET36における出力信号のローレベルのパルス幅がその差だけ小さくなるという欠点を生じる。
そこで、これを避けるため図28に示すようにPMOSTのMP330(キーパー)による正帰還をかけて、定常状態ではノードNET35の電位がきちんとしたハイレベルVDDと看做してよい値となるようにしている。
この場合においても入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間(それぞれTdrおよびTdfである)の差が大きいと言う欠点が生じる。例えば、図29ではTdr=2.208(ns)−2.104(ns)=104ps、Tdf=3.162(ns)−3.104(ns)=58psとなって、入力デジタル信号波形の立ち上がり部分での伝搬遅延時間が長くなる。
一般に、マルチプレクサには出力信号が入力信号の反転になるものと、非反転のものがある。上記図16のセレクターは出力が反転するものである。非反転にするには初段出力バッファインバータの後にもう一段バッファインバータを付加すれば良い。この追加するインバータは標準CMOSインバータなどで、通常信号の立ち上がり部分と立ち下がり部分での伝搬遅延時間差の少ないものである。
反転のマルチプレクサでは偶数段接続すると各段での遅延の差が相殺されて、信号波形の消失を防ぐことも出来るが、必ず偶数段とすることや、各段の伝搬遅延時間差特性が揃っていないといけないなどの制約が多い。入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差が極めて少なければ、用いる段数に制約は少なくなり、反転、非反転を用いることの制約も少なくなる。
これは、PMOSTであるMP340のチャネル幅を、第23図の標準CMOSバッファインバータINV300の場合より小さくするか、NMOSTであるMN330のチャネル幅をより大きくするか、あるいはその両方とするかで実現できる。すなわち、図32では、図23の標準CMOSインバータを用いた初段出力バッファINV300を上記低しきい値CMOSインバータINV400に置き換えた構成となっている。
一方、立ち下がり部分ではパストランジスタの抵抗値はより小さくなっているものの、VTLがより小さくなっているので初段出力バッファインバータの入力ノードをハイレベルからVTL以下にするまでの時間が長くなり、出力が反転する時間が長くなってその効果を相殺してしまうためTdfは大きく減少はしない。
また、立ち下がり部分ではパストランジスタの抵抗値の増加によりINV400の入力ノードNET35の電位を低下させる時間は長くかかるが、INV400のVTLが大きくなっているため、INV400をオフにする時間は短くなって、伝搬遅延時間Tdfの増加はTdrの増加より小さくなる。従ってTdr−Tdfの値が一層拡大すると考えられる。
このように、一般にはボディバイアスをある値に固定してTdrとTdfの差を小さくチューニングするための低しきい値CMOSインバータの各素子パラメータは、そのボディバイアスの値、入力ノードの容量やパストランジスタの素子寸法、パストランジスタ数などで設定値が変わり得る。
図37にINV400のトランスファーカーブを示すが、論理しきい値電圧は0.6Vより70mV程度小さくなっている。図36の回路の実際のシミュレーション結果を図38に示すが、Tdr=2.180(ns)−2.105(ns)=75ps、Tdf=3.180(ns)−3.107(ns)=73psであって、その差Tdr−Tdfは2psと図28に比べて大幅に小さくすることが出来る。
また、TGを用いたマルチプレクサまたはデマルチプレクサの場合でもPMOSTによる面積増加を少なくするため、PMOSTとNMOSTを同じ素子寸法にすることが考えられる。このことは、特にいわゆるフィン形DGMOSTを用いた場合に有効である。すなわち、フィン形DGMOSTではフィンの高さがチャネル幅を決定するため、チャネル幅を増やそうとする場合はフィンの数を増やさなければならず、素子面積の増加を招くからである。
また、本発明は、絶縁ゲート電界効果トランジスタ又は四端子二重絶縁ゲート電界効果トランジスタをパストランジスタとして用いたセレクター回路を基本構成とし、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、パストランジスタの動作上の欠点に由来する入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制したマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路を提供することを目的とする。
本発明は、一段または多段に従続接続され、そのボディ端子は可変電位をとるボディバイアス電源に接続されたパスゲートの出力にバッファとして工夫されたCMOSインバータ、即ち、低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したCMOSインバータを接続した構成を基本構成とすることにより、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、入力信号とCMOSインバータの出力信号間の立ち上がりと立ち下がりでの伝搬遅延時間差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制した技術思想に特徴を有し、この特徴は、本発明のマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路に用いられている。
初段出力バッファインバータに用いた低しきい値CMOSインバータINVのボディバイアスを、NMOSTは固定し、PMOSTは可変とした構成を採用しているが、このPMOSTのボディ電圧に格別条件はない。ただし、この回路が用いられている部分回路でのVBPが印加される。
1)構成1:
Nを1以上の自然数とするとき、パスゲートからなる原始2対1マルチプレクサをN段用いて構成した2N対1原始マルチプレクサの出力に初段出力バッファとして絶縁ゲート電界効果トランジスタMOSTからなる低しきい値CMOSインバータを接続した2N対1マルチプレクサであって、
前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタMOSTからなり、前記低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする2N対1マルチプレクサとする。
前記2N対1マルチプレクサの前記低しきい値CMOSインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、2N対1マルチプレクサの入力から前記低しきい値CMOSインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタMOSTの直列電流駆動力より小さくなるように構成したことを特徴とする構成1記載の2N対1マルチプレクサとする。
Nを1以上の自然数とするとき、パスゲートからなる原始1対2デマルチプレクサをN段用いて構成した1対2N原始マルチプレクサの各出力に初段出力バッファとして絶縁ゲート電界効果トランジスタMOSTからなる低しきい値CMOSインバータを接続した1対2Nデマルチプレクサであって、
前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタMOSTからなり、前記低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする1対2Nデマルチプレクサとする。
前記1対2Nデマルチプレクサの前記低しきい値CMOSインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、1対2Nデマルチプレクサの入力から前記低しきい値CMOSインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタMOSTの直列電流駆動力より小さくなるように構成したことを特徴とする構成2記載の1対2Nデマルチプレクサとする。
Nを1以上の任意の自然数とするとき、前記2N対1マルチプレクサをルックアップテーブルとしたことを特徴とするN変数ルックアップテーブル。
6)構成6:
前記絶縁ゲート電界効果トランジスタMOSTを四端子二重絶縁ゲート電界効果トランジスタDGMOSTとしたことを特徴とする構成1および2記載の2N対1マルチプレクサ。
前記絶縁ゲート電界効果トランジスタMOSTを四端子二重絶縁ゲート電界効果トランジスタDGMOSTとしたことを特徴とする構成3および4記載の1対2Nデマルチプレクサ。
8)構成8:
前記絶縁ゲート電界効果トランジスタMOSTを四端子二重絶縁ゲート電界効果トランジスタDGMOSTとしたことを特徴とする構成5記載のN変数ルックアップテーブル。
さらに、高速動作が優先される場合にMOSTまたはDGMOSTに、それらのしきい値電圧が小さくなるようなボディバイアスを印加することにより信号の消失あるいは誤り信号の発生なしに高速動作のセレクター回路、MUX、DEMUXまたはLUTが実現可能である。
トランスミッションゲートを用いたセレクター回路、MUX、DEMUX、LUTにおいて、これらにおけるトランスミッションゲートのPMOSTあるいはPDGMOSTの素子面積を小さくできるので、より小さな素子面積で各回路を実現することができる。
本発明は、一段または多段に従続接続され、そのボディ端子は可変電位をとるボディバイアス電源に接続されたパスゲートの出力にバッファとして例えば、図1、4および7のように工夫されたCMOSインバータ、即ち、低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したCMOSインバータを接続した構成を基本構成とすることにより、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、入力信号とMOSインバータの出力信号間の立ち上がりと立ち下がりでの伝搬遅延時間差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制することができるようにしたものである。前記基本構成は、本発明のマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路に用いられている。
相補型金属酸化膜半導体集積回路(CMOS)インバータ回路を構成するP形の絶縁ゲート電界効果トランジスタ(MOST)(PMOST)は、「弱い」(電流駆動力が標準CMOSインバータにおけるP形のMOST(PMOST)より小さい(流れる電流値が小さい))特徴を示すように構成されている。電流駆動力を小さくするには、例えば、チャネル長を相対的に長く構成する、又は、チャネル長は同じとするがチャネル幅を小さくする、等の手段を採用する。
CMOSインバータの入力ノードと出力ノードの間に設けられる正帰還のためのキーパーは、その電流駆動力がパスゲートを構成する絶縁ゲート電界効果トランジスタMOSTの電流駆動力より小さくなるように構成する。厳密にはMUX等の入力からその初段出力バッファの入力までに導通状態で直列接続されたパストランジスタの電流駆動力より小さくする。
ボディバイアス電源の電圧値によってMOSTのしきい値電圧が制御できる。
論理しきい値電圧VTLが小さいCMOSインバータ(低しきい値初段出力バッファ、Low VTL CMOS Inverter)は、例えば、PMOSTのチャネル幅を、標準CMOSバッファインバータの場合より小さくするか、NMOSTのチャネル幅をより大きくするか、あるいはその両方とするかで実現できる。
制御信号のパルス幅は通常入力信号のパルス幅より十分長いので、このようにしても動作解析結果に影響はほとんどない。なお、NMOSTであるM4のボディバイアスはそのしきい値電圧を変更することができ、例えばVSSとは異なる固定電圧に接続しても良い。
この効果を奏する理由は、図1の初段出力バッファインバータに用いた低しきい値CMOSインバータINV1のボディバイアスを、NMOSTは固定し、PMOSTは可変とした構成にしたため、論理しきい値電圧VTLのボディバイアス依存性が、NMOSTとPMOSTの両方に可変のボディバイアスを印加した図32で初段出力バッファインバータとして用いた低しきい値電圧CMOSインバータのINV400のそれと異なるからである。
すなわち、+のボディバイアスVBKではVTLはより大きくなり、−のボディバイアスVBKではVTLはより小さくなっているため、パストランジスタM1、M2のボディバイアスを印加したときの抵抗値の変化による伝搬遅延時間変化をその差が小さくなるように補償する働きがあるからである。
M1のゲートは制御信号源CSに接続され、M2のゲートは制御信号源CSB(CSの反転)に接続される。M7はキーパーPMOSTでその素子寸法は図36のMP330と同じである。M1とM2のボディはNMOST用ボディバイアス電源VBNにより可変にできる。
またキーパーM7のボディはPMOST用ボディバイアス電源VBPに接続され可変に出来るようになっている。NET5に接続される初段出力バッファINV2はNMOSTのM5とPMOSTのM6で構成された低しきい値電圧CMOSインバータで、M5とM6の素子寸法はそれぞれ、図36のMN320およびMP350と同じである。
本来ならば、M1およびM2のゲートには、制御信号である一つのパルス信号およびその反転がそれぞれ印加されるが、シミュレーションの簡単のためM1のゲートに印加されている制御信号CSはVDDに、M2のゲートに印加されている制御信号CSBはVSSに固定して印加し、NET3の信号が選択されるようにした。制御信号のパルス幅は通常入力信号のパルス幅より十分長いので、このようにしても動作解析結果に影響はほとんどない。なお、NMOSTであるM5のボディバイアスはそのしきい値電圧を変更する場合VSSとは異なる固定電圧に接続しても良い。
すなわち、INV500では図37で示されるように、+のボディバイアスVBKではVTLはより小さく、−のボディバイアスVBKではより大きくなるが、図6に示すように、本発明のINV2では逆になる。すなわち、+のボディバイアスVBKではVTLはより大きくなり、−のボディバイアスVBKではVTLはより小さくなっているため、パストランジスタM1、M2のボディバイアスを印加したときの抵抗値の変化による遅延時間変化をその差が小さくなるように補償する働きがあるからである。
NMOSTのM8とPMOSTのM10で第一のトランスミッションゲート(TG)を構成し、NMOSTのM11とPMOSTのM9で第二のTGを構成し、これらを用いたセレクターまたは2対1マルチプレクサを構成している。その初段出力バッファには、NMOSTのM12とPMOSTのM13とで構成される低しきい値CMOSインバータINV3を用い、かつM12のボディバイアスは固定し、M13のボディバイアスは可変とする。
なお、M12およびM13は上記実施例1のINV1や実施例2のINV2で用いたものと同じではなく、一般にはパスゲートの種類やその段数、回路ノードでの負荷容量の値などで設定値が異なる。実施例3ではシミュレーションで、VBK=+0.0V(VBN=+0.0V=VSS、VBP=+1.2V=VDD)のとき、遅延時間差が最小になるように設定した。
チューニング後の低しきい値CMOSインバータのP形MOST用とパストランジスタのNMOST用のボディバイアスVBKは+0.5V、+0.0V、−1.0Vの三種類で行った。VBK=+0.0Vの場合はTdr=2.142(ns)−2.102(ns)=40ps、Tdf=3.145(ns)−3.105(ns)=40psで遅延時間差はない。VBK=+0.5Vの場合は、Tdr=2.138(ns)−2.100(ns)=38ps、Tdf=3.137(ns)−3.100(ns)=37psとなり、TdrとTdfの差は1psであって、従来回路の結果の図41の場合のTdrとTdfの差10psより改善されている。さらにVBK=−1.0Vの場合は、Tdr=2.158(ns)−2.114(ns)=44ps,Tdf=3.165(ns)−3.115(ns)=50psで、その差は−6psであって、同じく従来回路の図41の場合の18psより大きく改善されている。
M20は、標準CMOSインバータで用いられたPMOSTよりチャネル幅を小さくする、あるいはチャネル長を長くするなどして、M30より電流駆動能力を弱くしたPMOSTであって、これによりボディバイアスVBK=0.0Vの場合において、CMOSインバータとしての論理しきい値電圧を標準CMOSインバータよりも小さくする。
図9(b)は四端子二重ゲート電界効果トランジスタ(DGMOST)を用いた場合を示している。N形のDGMOSTのM40はDGMOSTによる標準CMOSインバータで用いられたN形のDGMOSTと同じ最小チャネル寸法を有する。チャネル幅は等しいか大きくする。M50は、標準CMOSインバータで用いられたP形のDGMOSTよりチャネル幅を小さくする、あるいはチャネル長を長くするなどして、M40より電流駆動能力を弱くしたPDGMOSTであって、これによりボディバイアスVBK=0.0Vの場合において、CMOSインバータとしての論理しきい値電圧を標準CMOSインバータよりも小さくする。
すなわち、パスゲート(PTでもTGでも良い)のみで構成した原始4対1マルチプレクサのMX041およびMX042の入力ノードを用いて8個の入力ノードIN01ないしIN08を構成し、その出力ノードN140およびN150は原始2対1マルチプレクサMX021の入力ノードにそれぞれ接続する。MX021の出力ノードN160には本発明による低しきい値CMOSインバータINV4の入力ノードを接続し、その出力を8対1マルチプレクサとしての出力OUTとする。OUTには入力信号の反転が出力されるが必要に応じて非反転とするにはその後に標準CMOSインバータ等によるバッファを接続すれば良い。また、図では省略されているが、必要に応じてINV4の出力と入力間にキーパーを接続する。
: 絶縁ゲート電界効果トランジスタ
PMOST
: P形のMOST(MPと略記することもあり)
NMOST
: N形のMOST(MNと略記することもあり)
DGMOST
: 四端子二重絶縁ゲート電界効果トランジスタ
PDGMOST
: P形のDGMOST(MDGPと略記することもあり)
NDGMOST
: N形のDGMOST(MDGNと略記することもあり)
M1、M2、M3、M4、M5、M6、M7、M8、M9、
M10、M11、M12、M20、M30、M40、MP、MN、
MN100、MP100、MN110、MN120、MP110、MN130、
MN140、MN150、MN160、MN170、MN180、MP120、
MP130、MN190、MN200、MN210、MN220、MN230、
MN240、MP200、MN300、MN310、MN320、MP320、
MP330、MP340、MN400、MP400、MN410、MP410、
MN420、MP420 : MOST
MDGP、MDGN :
DGMOST
GP、DP、SP、BP : MPのゲート端子、ドレイン端子、ソース端子およびボディ端子
GN、DN、SN、BN : MNのゲート端子、ドレイン端子、ソース端子およびボディ端子
DGP1、DGP2、DDP、DSP : MDGPの第一ゲート端子、第二ゲート端子、
ドレイン端子およびソース端子
DGN1、DGN2、DDN、DSN : MDGNの第一ゲート端子、第二ゲート端子、
ドレイン端子およびソース端子
VDD、 : 高電位側の電源電圧
VSS、
: 低電位側の電源電圧
GND
: 接地
VBK : ボディバイアス電圧
VBP
: PMOSTのボディバイアス電圧、
またはP形のDGMOSTの第二ゲートバイアス電圧
VBN
: NMOSTのボディバイアス電圧、
またはN形のDGMOSTの第二ゲートバイアス電圧
V1、V2
: パルス信号源
V3、V4、V5、V6 : DC電源
CS、CS01、CS02、CS03 : 制御信号源
CSB、CS01B、CS02B : 制御信号CS、CS01、CS02の反転
VTL,
: CMOSインバータの論理しきい値電圧
LS,
: CMOSインバータの論理信号振幅
TR,
: CMOSインバータの遷移領域
TRHL, TRHH
: 遷移領域の境界値
NET1、NET2、NET3、NET4、NET5、NET6、
NET31NET32NET33NET34NET35 : 回路のノード
IN、IN01、IN02、IN03、IN04、
IN05、IN06、IN07、IN08
: 入力ノード
OUT、OUT01、OUT02、OUT03、OUT04 : 出力ノード
MX021
: 初段出力バッファ無しの2対1マルチプレクサ
MX041、MX042 : 初段出力バッファ無しの4対1マルチプレクサ
DMX04 : 1対4デマルチプレクサ(MX041の入力、出力を逆にした回路)
INV1、INV2、INV3、INV4、
INV5、INV6、INV7、INV8 : 本発明の低しきい値CMOSインバータ
INV10、INV20、INV21、INV22、INV23、INV24、
INV25、INV26、INV27、INV200、INV300 : 標準CMOSインバータ
INV400 : 低しきい値CMOSインバータ
BF01、BF02、BF03、BF04
: PMOSTによる正帰還付き標準CMOSインバータ
Tdr : 入力信号の立ち上がり部分での伝搬遅延時間
Tdf : 入力信号の立ち下がり部分での伝搬遅延時間
Claims (8)
- Nを1以上の自然数とするとき、パスゲートからなる原始2対1マルチプレクサをN段用いて構成した2N対1原始マルチプレクサの出力に初段出力バッファとして絶縁ゲート電界効果トランジスタMOSTからなる低しきい値CMOSインバータを接続した2N対1マルチプレクサであって、
前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタMOSTからなり、
前記低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする2N対1マルチプレクサ。 - 前記2N対1マルチプレクサの前記低しきい値CMOSインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、2N対1マルチプレクサの入力から前記低しきい値CMOSインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタMOSTの直列電流駆動力より小さくなるように構成したことを特徴とする請求項1記載の2N対1マルチプレクサ。
- Nを1以上の自然数とするとき、パスゲートからなる原始1対2デマルチプレクサをN段用いて構成した1対2N原始デマルチプレクサの各出力に初段出力バッファとして絶縁ゲート電界効果トランジスタMOSTからなる低しきい値CMOSインバータを接続した1対2Nデマルチプレクサであって、
前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタMOSTからなり、前記低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする1対2Nデマルチプレクサ。 - 前記1対2Nデマルチプレクサの前記低しきい値CMOSインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、1対2Nデマルチプレクサの入力から前記低しきい値CMOSインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタMOSTの直列電流駆動力より小さくなるようにしたことを特徴とする請求項3記載の1対2Nデマルチプレクサ。
- Nを1以上の任意の自然数とするとき、請求項1記載の2 N 対1マルチプレクサにおいて、2 N 個の各入力の論理値を固定し、N個の独立な制御信号を論理信号とし、2 N 個の固定された論理値の組み合わせによって任意のN変数論理関数を表したことを特徴とするN変数ルックアップテーブル。
- 前記絶縁ゲート電界効果トランジスタMOSTを四端子二重絶縁ゲート電界効果トランジスタDGMOSTとしたことを特徴とする請求項1または2記載の2N対1マルチプレクサ。
- 前記絶縁ゲート電界効果トランジスタMOSTを四端子二重絶縁ゲート電界効果トランジスタDGMOSTとしたことを特徴とする請求項3または4記載の1対2Nデマルチプレクサ。
- 前記絶縁ゲート電界効果トランジスタMOSTを四端子二重絶縁ゲート電界効果トランジスタDGMOSTとしたことを特徴とする請求項5記載のN変数ルックアップテーブル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011130761A JP5618275B2 (ja) | 2011-06-12 | 2011-06-12 | Cmosインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011130761A JP5618275B2 (ja) | 2011-06-12 | 2011-06-12 | Cmosインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013004998A JP2013004998A (ja) | 2013-01-07 |
JP5618275B2 true JP5618275B2 (ja) | 2014-11-05 |
Family
ID=47673154
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011130761A Expired - Fee Related JP5618275B2 (ja) | 2011-06-12 | 2011-06-12 | Cmosインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5618275B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016034984A1 (en) * | 2014-09-05 | 2016-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, driver ic, display device, and electronic device |
US10262902B2 (en) | 2015-10-02 | 2019-04-16 | National Institute Of Advanced Industrial Science And Technology | Multiplexer and integrated circuit using the same |
US10096631B2 (en) * | 2015-11-30 | 2018-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Signal processing circuit and semiconductor device including the signal processing circuit |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4067582B2 (ja) * | 1993-11-29 | 2008-03-26 | 株式会社ルネサステクノロジ | 半導体回路 |
JPH10229165A (ja) * | 1997-02-17 | 1998-08-25 | Ricoh Co Ltd | 半導体集積回路装置 |
JP2003030991A (ja) * | 2001-07-12 | 2003-01-31 | Sanyo Electric Co Ltd | メモリ |
JP2004241797A (ja) * | 2003-02-03 | 2004-08-26 | Fujitsu Ltd | マルチプレクサ及びデマルチプレクサ |
US7330052B2 (en) * | 2005-09-22 | 2008-02-12 | Altera Corporation | Area efficient fractureable logic elements |
US7592841B2 (en) * | 2006-05-11 | 2009-09-22 | Dsm Solutions, Inc. | Circuit configurations having four terminal JFET devices |
JP4461242B2 (ja) * | 2007-04-27 | 2010-05-12 | 独立行政法人産業技術総合研究所 | 再構成可能集積回路 |
-
2011
- 2011-06-12 JP JP2011130761A patent/JP5618275B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013004998A (ja) | 2013-01-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4922248B2 (ja) | Ac接続を用いたレベル・シフトするためのシステムおよび方法 | |
US9276574B2 (en) | Scan flip-flop circuits and scan test circuits including the same | |
US7772883B2 (en) | Level shifter | |
KR101987881B1 (ko) | 고속 전압 레벨 시프터 | |
US7952388B1 (en) | Semiconductor device | |
KR20150017673A (ko) | 레벨 시프터 | |
JP2011166449A (ja) | トランスミッションゲート及び半導体装置 | |
KR20100104124A (ko) | 레벨 쉬프팅이 가능한 로직 회로 | |
CN113691249B (zh) | 工作周期校正电路及其方法 | |
CN110932715A (zh) | 位准移位电路及操作位准移位器的方法 | |
JP5618275B2 (ja) | Cmosインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路 | |
JP2007067819A (ja) | 遅延調整回路及び該回路を備えた同期型半導体装置 | |
JP3581955B2 (ja) | インバータ回路 | |
JP2002368602A (ja) | 信号生成回路 | |
JPH09321596A (ja) | 差動信号生成回路 | |
US7030643B2 (en) | Output buffer circuits including logic gates having balanced output nodes | |
JP2005348296A (ja) | 半導体集積回路 | |
JP5577872B2 (ja) | レベルシフト回路 | |
US11271549B2 (en) | Semiconductor device for controlling voltage at an input node of a circuit during a low power mode | |
TW201601460A (zh) | 電流限制準位調整電路 | |
JP2006287699A (ja) | レベル変換回路 | |
WO2006087845A1 (ja) | レベルシフト回路及びこれを備えた半導体集積回路 | |
JP4010328B2 (ja) | 遅延回路 | |
US7038519B1 (en) | Digital clock manager having cascade voltage switch logic clock paths | |
JP4113172B2 (ja) | 電流切り替え型論理積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131203 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140515 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140610 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140725 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140902 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140908 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5618275 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |