JP2002368602A - 信号生成回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 高ノイズ耐性、低消費電力、及び、高速動作
を実現し、アイパターン規格を満足できる信号生成回路
を提供する。 【解決手段】 インバータ回路１１は、入力信号１０１
を反転して第１内部信号１０４を発生し、インバータ回
路１２は、第１内部信号１０４を反転して第２内部信号
１０５を発生する。フリップフロップ１は、第１内部信
号１０４又は第２内部信号１０５がＨレベルになると、
逆相信号１０２又は同相信号１０３をＨレベルにする。
ＲＣ直列回路２又は３は、製造要因によりトランジスタ
Ｑn1又はＱn2のオン抵抗が変動すると、駆動能力の変動
分を抑えるように制御する。
を実現し、アイパターン規格を満足できる信号生成回路
を提供する。 【解決手段】 インバータ回路１１は、入力信号１０１
を反転して第１内部信号１０４を発生し、インバータ回
路１２は、第１内部信号１０４を反転して第２内部信号
１０５を発生する。フリップフロップ１は、第１内部信
号１０４又は第２内部信号１０５がＨレベルになると、
逆相信号１０２又は同相信号１０３をＨレベルにする。
ＲＣ直列回路２又は３は、製造要因によりトランジスタ
Ｑn1又はＱn2のオン抵抗が変動すると、駆動能力の変動
分を抑えるように制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、信号生成回路に関
し、より詳細には、高速のインターフェイスで、同相信
号及び逆相信号から成る相補信号を取り扱う信号生成回
路に関するものである。
し、より詳細には、高速のインターフェイスで、同相信
号及び逆相信号から成る相補信号を取り扱う信号生成回
路に関するものである。
【０００２】
【従来の技術】入出力バッファは、高速化が進み、現在
では１ＧＨｚ以上の高速動作が要求される。ＬＶＤＳ(L
ow-Voltage Differential Signals)回路は、０．４Ｖ程
度の低い振幅の同相信号及び逆相信号から成る相補信号
を取り扱い、高ノイズ耐性、低消費電力、及び、高速動
作を実現する技術であるが、２つの問題点を有する。図
１０（ａ）及び（ｂ）は、ジッタ及び製造要因による影
響を示す。
では１ＧＨｚ以上の高速動作が要求される。ＬＶＤＳ(L
ow-Voltage Differential Signals)回路は、０．４Ｖ程
度の低い振幅の同相信号及び逆相信号から成る相補信号
を取り扱い、高ノイズ耐性、低消費電力、及び、高速動
作を実現する技術であるが、２つの問題点を有する。図
１０（ａ）及び（ｂ）は、ジッタ及び製造要因による影
響を示す。
【０００３】第１の問題点は、ジッタ又は製造要因の影
響によって、クロスポイントを振幅の５０％に維持する
ことが困難なことである。クロスポイントは、同相信号
及び逆相信号の交差点を示す。
響によって、クロスポイントを振幅の５０％に維持する
ことが困難なことである。クロスポイントは、同相信号
及び逆相信号の交差点を示す。
【０００４】一般に、ＬＶＤＳ回路のような高速インタ
ーフェイスでは、アイパターン規格が定められる。現在
のアイパターン規格（例えば、SONET/SDH、InfiniBan
d、FiberChannel等）では、振幅の５０％の点にクロス
ポイントが設定されている。振幅５０％の維持ができな
いと、アイパターンが歪み、規格が満足できなくなる。
同図（ａ）を使用してこの困難な理由を説明する。
ーフェイスでは、アイパターン規格が定められる。現在
のアイパターン規格（例えば、SONET/SDH、InfiniBan
d、FiberChannel等）では、振幅の５０％の点にクロス
ポイントが設定されている。振幅５０％の維持ができな
いと、アイパターンが歪み、規格が満足できなくなる。
同図（ａ）を使用してこの困難な理由を説明する。
【０００５】同図（ａ）に示すように、ＬＶＤＳ回路で
は、ジッタの影響があると信号伝送に遅延が生じ、その
変動方向が相補信号の双方で異なるため、クロスポイン
トＰ81又はＰ83がクロスポイントＰ82又はＰ84へ移動
し、振幅５０％を維持できなくなる。つまり、クロスポ
イント調整が難しいという問題である。
は、ジッタの影響があると信号伝送に遅延が生じ、その
変動方向が相補信号の双方で異なるため、クロスポイン
トＰ81又はＰ83がクロスポイントＰ82又はＰ84へ移動
し、振幅５０％を維持できなくなる。つまり、クロスポ
イント調整が難しいという問題である。
【０００６】第２の問題点は、高速インターフェイスに
おいて、製造要因の影響が出ることである。同図（ｂ）
に示すように、製造要因の影響による傾きの変動分は大
きく、その変動方向が相補信号の双方で異なるため、こ
の影響を極力小さくしないと、クロスポイントが生じな
いか或いは大きく移動し、アイパターン規格に対するマ
ージンを充分に確保できない。
おいて、製造要因の影響が出ることである。同図（ｂ）
に示すように、製造要因の影響による傾きの変動分は大
きく、その変動方向が相補信号の双方で異なるため、こ
の影響を極力小さくしないと、クロスポイントが生じな
いか或いは大きく移動し、アイパターン規格に対するマ
ージンを充分に確保できない。
【０００７】図１１（ａ）及び（ｂ）は、特開平０３−
２５８０１５号公報に記載の信号生成回路の回路図であ
る。同図（ａ）に示すように、インバータ回路８１及び
バッファ回路８２は、相補信号発生回路を構成し、入力
信号１０１が双方に入力される。インバータ回路８１
は、入力信号１０１を反転して逆相信号１０２を発生
し、バッファ回路８２は、入力信号１０１を増幅して同
相信号１０３を発生する。
２５８０１５号公報に記載の信号生成回路の回路図であ
る。同図（ａ）に示すように、インバータ回路８１及び
バッファ回路８２は、相補信号発生回路を構成し、入力
信号１０１が双方に入力される。インバータ回路８１
は、入力信号１０１を反転して逆相信号１０２を発生
し、バッファ回路８２は、入力信号１０１を増幅して同
相信号１０３を発生する。
【０００８】同図（ｂ）に示すように、インバータ回路
８１は、ｐチャネルＭＯＳトランジスタＱp21及びｎチ
ャネルＭＯＳトランジスタＱn21が直列に接続されたも
のであり、バッファ回路８２は、ｎチャネルＭＯＳトラ
ンジスタＱn22及びｐチャネルＭＯＳトランジスタＱp22
が直列に接続されたものである。
８１は、ｐチャネルＭＯＳトランジスタＱp21及びｎチ
ャネルＭＯＳトランジスタＱn21が直列に接続されたも
のであり、バッファ回路８２は、ｎチャネルＭＯＳトラ
ンジスタＱn22及びｐチャネルＭＯＳトランジスタＱp22
が直列に接続されたものである。
【０００９】
【発明が解決しようとする課題】上記従来の信号生成回
路では、入力信号１０１は、インバータ回路８１又はバ
ッファ回路８２から成る論理段数１の信号経路を夫々伝
わるので、理論的には双方の信号経路上の遅延が等しく
なり、逆相信号１０２及び同相信号１０３の変化点の開
始時刻が双方で同じである。
路では、入力信号１０１は、インバータ回路８１又はバ
ッファ回路８２から成る論理段数１の信号経路を夫々伝
わるので、理論的には双方の信号経路上の遅延が等しく
なり、逆相信号１０２及び同相信号１０３の変化点の開
始時刻が双方で同じである。
【００１０】しかし、現実には、ジッタ又は製造要因に
よる影響があると、相補信号の双方で、遅延又は波形の
傾きが別々に変化する。特にこの回路では、インバータ
回路８１及びバッファ回路８２は、クロスポイント維持
機能を有していないので、アイパターン規格を満足する
ように、クロスポイントを調整することが難しい。
よる影響があると、相補信号の双方で、遅延又は波形の
傾きが別々に変化する。特にこの回路では、インバータ
回路８１及びバッファ回路８２は、クロスポイント維持
機能を有していないので、アイパターン規格を満足する
ように、クロスポイントを調整することが難しい。
【００１１】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、高ノ
イズ耐性、低消費電力、及び、高速動作を実現し、アイ
パターン規格を満足できる信号生成回路を提供すること
を目的とする。
する問題点を解決するためになされたものであり、高ノ
イズ耐性、低消費電力、及び、高速動作を実現し、アイ
パターン規格を満足できる信号生成回路を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の信号生成回路は、入力信号から該入力信号
と同相の第１の同相信号及び前記入力信号と逆相の第１
の逆相信号を生成する相補信号生成部と、該相補信号生
成部から第１の同相信号及び逆相信号が各ゲートに入力
される一対の第１トランジスタを有し、前記第１の同相
信号及び逆相信号から第２の同相信号及び第２の逆相信
号からなる相補信号を出力するフリップフロップとを有
する信号生成回路において、前記一対の第１トランジス
タの各ゲートと第１の電源との間に夫々接続されるＲＣ
直列回路を備え、該ＲＣ直列回路の各抵抗が、前記第１
トランジスタと同じ導電型の第２トランジスタのオン抵
抗によって構成されることを特徴とする。
め、本発明の信号生成回路は、入力信号から該入力信号
と同相の第１の同相信号及び前記入力信号と逆相の第１
の逆相信号を生成する相補信号生成部と、該相補信号生
成部から第１の同相信号及び逆相信号が各ゲートに入力
される一対の第１トランジスタを有し、前記第１の同相
信号及び逆相信号から第２の同相信号及び第２の逆相信
号からなる相補信号を出力するフリップフロップとを有
する信号生成回路において、前記一対の第１トランジス
タの各ゲートと第１の電源との間に夫々接続されるＲＣ
直列回路を備え、該ＲＣ直列回路の各抵抗が、前記第１
トランジスタと同じ導電型の第２トランジスタのオン抵
抗によって構成されることを特徴とする。
【００１３】本発明の信号生成回路は、ジッタ又は製造
要因の影響で同相信号及び逆相信号の遅延又は傾きが変
動すると、フリップフロップが同じ信号経路で第２の同
相信号及び逆相信号を発生することにより、遅延又は傾
きの変動分が同方向に生じるので、クロスポイント維持
機能が働く。ここで、製造要因の影響で第１トランジス
タのオン抵抗が変動して駆動能力が変動すると、ＲＣ直
列回路が第２トランジスタの駆動能力の変動分を抑える
ように働くことにより、影響力が大きい同相信号及び逆
相信号の傾きの変動分を抑えるので、高ノイズ耐性、低
消費電力、及び、高速動作を実現し、アイパターン規格
を満足できる。
要因の影響で同相信号及び逆相信号の遅延又は傾きが変
動すると、フリップフロップが同じ信号経路で第２の同
相信号及び逆相信号を発生することにより、遅延又は傾
きの変動分が同方向に生じるので、クロスポイント維持
機能が働く。ここで、製造要因の影響で第１トランジス
タのオン抵抗が変動して駆動能力が変動すると、ＲＣ直
列回路が第２トランジスタの駆動能力の変動分を抑える
ように働くことにより、影響力が大きい同相信号及び逆
相信号の傾きの変動分を抑えるので、高ノイズ耐性、低
消費電力、及び、高速動作を実現し、アイパターン規格
を満足できる。
【００１４】本発明の信号生成回路では、前記フリップ
フロップは、一般的には前記第１トランジスタの夫々と
直列に接続される、第１トランジスタと逆の導電型の一
対の第３トランジスタを有し、該一対の第３トランジス
タのゲートとドレインとが互いにたすき掛けに接続され
る。
フロップは、一般的には前記第１トランジスタの夫々と
直列に接続される、第１トランジスタと逆の導電型の一
対の第３トランジスタを有し、該一対の第３トランジス
タのゲートとドレインとが互いにたすき掛けに接続され
る。
【００１５】また、本発明の信号生成回路では、前記第
２トランジスタは、該第２トランジスタと逆の導電型の
第３トランジスタと並列に接続されてトランスファーゲ
ートを構成することもできる。
２トランジスタは、該第２トランジスタと逆の導電型の
第３トランジスタと並列に接続されてトランスファーゲ
ートを構成することもできる。
【００１６】本発明の信号生成回路では、前記第１トラ
ンジスタと前記第２トランジスタの直列接続ノードと第
２の電源との間に夫々接続される別のＲＣ直列回路を備
え、該別のＲＣ直列回路の各抵抗が、前記第３トランジ
スタと同じ導電型の第４トランジスタのオン抵抗によっ
て構成されることが好ましい。この場合、製造要因の影
響で第３トランジスタのオン抵抗が変動しても、第１ト
ランジスタの場合と同様に、影響力が大きい第２の同相
信号及び逆相信号の傾きの変動分を抑えることができ
る。
ンジスタと前記第２トランジスタの直列接続ノードと第
２の電源との間に夫々接続される別のＲＣ直列回路を備
え、該別のＲＣ直列回路の各抵抗が、前記第３トランジ
スタと同じ導電型の第４トランジスタのオン抵抗によっ
て構成されることが好ましい。この場合、製造要因の影
響で第３トランジスタのオン抵抗が変動しても、第１ト
ランジスタの場合と同様に、影響力が大きい第２の同相
信号及び逆相信号の傾きの変動分を抑えることができ
る。
【００１７】また、本発明の信号生成回路では、前記第
２の同相信号及び第２の逆相信号を夫々入力とする一対
のインバータを備えることが好ましい。この場合、イン
バータ回路が逆相信号１０２及び同相信号１０３のクロ
スポイントを信号振幅の５０％に合わせる。このため、
フリップフロップのクロスポイント調整が不要になり、
設計が容易になる。
２の同相信号及び第２の逆相信号を夫々入力とする一対
のインバータを備えることが好ましい。この場合、イン
バータ回路が逆相信号１０２及び同相信号１０３のクロ
スポイントを信号振幅の５０％に合わせる。このため、
フリップフロップのクロスポイント調整が不要になり、
設計が容易になる。
【００１８】前記フリップフロップは、前記第１の電源
とは電圧が異なる別の電源ラインに接続されることも本
発明の好ましい態様である。この場合、レベルシフト機
能が働くので、異なる電源電圧で動作する回路間で信号
の送受信が行える。
とは電圧が異なる別の電源ラインに接続されることも本
発明の好ましい態様である。この場合、レベルシフト機
能が働くので、異なる電源電圧で動作する回路間で信号
の送受信が行える。
【００１９】
【発明の実施の形態】以下、本発明の実施形態例に基づ
いて、本発明の信号生成回路について図面を参照して説
明する。図１は、本発明の第１実施形態例の信号生成回
路の回路図である。本実施形態例の信号生成回路は、フ
リップフロップ１、ＲＣ直列回路２、３、相補信号生成
部６で構成され、入力信号１０１に基づいて逆相信号１
０２（第２の逆相信号）及び同相信号１０３（第２の同
相信号）を発生し、相補信号発生回路として動作する。
相補信号生成部６は、インバータ回路１１及び１２で構
成される。
いて、本発明の信号生成回路について図面を参照して説
明する。図１は、本発明の第１実施形態例の信号生成回
路の回路図である。本実施形態例の信号生成回路は、フ
リップフロップ１、ＲＣ直列回路２、３、相補信号生成
部６で構成され、入力信号１０１に基づいて逆相信号１
０２（第２の逆相信号）及び同相信号１０３（第２の同
相信号）を発生し、相補信号発生回路として動作する。
相補信号生成部６は、インバータ回路１１及び１２で構
成される。
【００２０】フリップフロップ１は、ｐチャネルＭＯＳ
トランジスタＱp1とＱp2（第３のトランジスタ）、及
び、ｎチャネルＭＯＳトランジスタＱn1とＱn2（第１の
トランジスタ）で構成される。ＲＣ直列回路２は、ｐチ
ャネルＭＯＳトランジスタＱp3及びトランスファーゲー
トＧ1で構成される。ＲＣ直列回路３は、ｐチャネルＭ
ＯＳトランジスタＱp4及びトランスファーゲートＧ2で
構成される。
トランジスタＱp1とＱp2（第３のトランジスタ）、及
び、ｎチャネルＭＯＳトランジスタＱn1とＱn2（第１の
トランジスタ）で構成される。ＲＣ直列回路２は、ｐチ
ャネルＭＯＳトランジスタＱp3及びトランスファーゲー
トＧ1で構成される。ＲＣ直列回路３は、ｐチャネルＭ
ＯＳトランジスタＱp4及びトランスファーゲートＧ2で
構成される。
【００２１】トランジスタＱp3及びＱp4は、ゲート容量
が容量成分として作用し、トランスファーゲートＧ１及
びＧ2（第２のトランジスタ）は、オン抵抗が抵抗成分
として作用する。
が容量成分として作用し、トランスファーゲートＧ１及
びＧ2（第２のトランジスタ）は、オン抵抗が抵抗成分
として作用する。
【００２２】トランジスタＱp3及びＱp4のソース及びド
レインは、電源電圧ＶDD（第１の電源）に双方接続され
る。トランスファーゲートＧ1及びＧ2のｎチャネルＭＯ
Ｓトランジスタのゲートは、電源電圧ＶDDに接続され、
トランスファーゲートＧ1及びＧ2のｐチャネルＭＯＳト
ランジスタのゲートは、グランド（第２の電源）に接続
される。
レインは、電源電圧ＶDD（第１の電源）に双方接続され
る。トランスファーゲートＧ1及びＧ2のｎチャネルＭＯ
Ｓトランジスタのゲートは、電源電圧ＶDDに接続され、
トランスファーゲートＧ1及びＧ2のｐチャネルＭＯＳト
ランジスタのゲートは、グランド（第２の電源）に接続
される。
【００２３】トランジスタＱp4のゲートは、トランスフ
ァーゲートＧ2を介して、トランジスタＱn2のゲート及
びインバータ回路１２の出力端子に接続される。トラン
ジスタＱp3のゲートは、トランスファーゲートＧ1を介
して、トランジスタＱn1のゲート、インバータ回路１１
の出力端子、及び、インバータ回路１２の入力端子に接
続される。
ァーゲートＧ2を介して、トランジスタＱn2のゲート及
びインバータ回路１２の出力端子に接続される。トラン
ジスタＱp3のゲートは、トランスファーゲートＧ1を介
して、トランジスタＱn1のゲート、インバータ回路１１
の出力端子、及び、インバータ回路１２の入力端子に接
続される。
【００２４】トランジスタＱp1及びＱp2のソースは、電
源電圧ＶDDに接続される。トランジスタＱp1のゲート
は、トランジスタＱp2及びＱn2のドレインに接続され
る。トランジスタＱp2のゲートは、トランジスタＱp1及
びＱn1のドレインに接続される。トランジスタＱn1及び
Ｑn2のソースは、グランドに双方接続される。
源電圧ＶDDに接続される。トランジスタＱp1のゲート
は、トランジスタＱp2及びＱn2のドレインに接続され
る。トランジスタＱp2のゲートは、トランジスタＱp1及
びＱn1のドレインに接続される。トランジスタＱn1及び
Ｑn2のソースは、グランドに双方接続される。
【００２５】図２は、図１の信号生成回路が取り扱う各
信号のタイムチャートである。図中の縦軸に付記された
“Ｈ”、“Ｙ”、及び、“Ｌ”は、ハイレベル、中間レ
ベル、及び、ロウレベルを夫々示す。中間レベルは、ロ
ウレベルからハイレベルまでの振幅の５０％である。入
力信号１０１は、Ｈレベル又はＬレベルの変化が周期Ｔ
inで繰り返される信号であり、インバータ回路１１の入
力端子に入力される。
信号のタイムチャートである。図中の縦軸に付記された
“Ｈ”、“Ｙ”、及び、“Ｌ”は、ハイレベル、中間レ
ベル、及び、ロウレベルを夫々示す。中間レベルは、ロ
ウレベルからハイレベルまでの振幅の５０％である。入
力信号１０１は、Ｈレベル又はＬレベルの変化が周期Ｔ
inで繰り返される信号であり、インバータ回路１１の入
力端子に入力される。
【００２６】インバータ回路１１は、入力信号１０１を
反転して第１内部信号１０４（第１の逆相信号）を発生
し、フリップフロップ１の一方の入力端子であるトラン
ジスタＱn1のゲート、インバータ回路１２の入力端子、
及び、ＲＣ直列回路２のトランスファーゲートＧ1に入
力する。
反転して第１内部信号１０４（第１の逆相信号）を発生
し、フリップフロップ１の一方の入力端子であるトラン
ジスタＱn1のゲート、インバータ回路１２の入力端子、
及び、ＲＣ直列回路２のトランスファーゲートＧ1に入
力する。
【００２７】インバータ回路１２は、第１内部信号１０
４を反転して第２内部信号１０５（第１の同相信号）を
発生し、フリップフロップ１の他方の入力端子であるト
ランジスタＱn2のゲート、及び、ＲＣ直列回路３のトラ
ンスファーゲートＧ2に入力する。第２内部信号１０５
は、第１内部信号１０４に比して、インバータ回路１２
を経由し伝わる分だけ遅延が大きい。
４を反転して第２内部信号１０５（第１の同相信号）を
発生し、フリップフロップ１の他方の入力端子であるト
ランジスタＱn2のゲート、及び、ＲＣ直列回路３のトラ
ンスファーゲートＧ2に入力する。第２内部信号１０５
は、第１内部信号１０４に比して、インバータ回路１２
を経由し伝わる分だけ遅延が大きい。
【００２８】トランジスタＱp1及びＱp2は、ゲート及び
ドレインがたすきがけに接続される。フリップフロップ
１は、トランジスタＱp1又はＱp2の何れか一方がオン状
態を維持する２つの保持状態を有し、第１内部信号１０
４又は第２内部信号１０５がＨレベルになると、何れか
の保持状態に決定される。第１内部信号１０４又は第２
内部信号１０５は、周期Ｔinで交互にＨレベルになる。
ドレインがたすきがけに接続される。フリップフロップ
１は、トランジスタＱp1又はＱp2の何れか一方がオン状
態を維持する２つの保持状態を有し、第１内部信号１０
４又は第２内部信号１０５がＨレベルになると、何れか
の保持状態に決定される。第１内部信号１０４又は第２
内部信号１０５は、周期Ｔinで交互にＨレベルになる。
【００２９】フリップフロップ１は、決定された保持状
態に基づいて、一方の出力端子であるトランジスタＱn1
のドレインから同相信号１０３を出力し、他方の出力端
子であるトランジスタＱn2のドレインから逆相信号１０
２を出力する。
態に基づいて、一方の出力端子であるトランジスタＱn1
のドレインから同相信号１０３を出力し、他方の出力端
子であるトランジスタＱn2のドレインから逆相信号１０
２を出力する。
【００３０】第１内部信号１０４がＨレベルの場合、ト
ランジスタＱn1は、ゲート電位が上昇し、同相信号１０
３をＬレベルにする。トランジスタＱp2は、ゲート電位
が下降し、逆相信号１０２をＨレベルにする。
ランジスタＱn1は、ゲート電位が上昇し、同相信号１０
３をＬレベルにする。トランジスタＱp2は、ゲート電位
が下降し、逆相信号１０２をＨレベルにする。
【００３１】第２内部信号１０５がＨレベルの場合、ト
ランジスタＱn2は、ゲート電位が上昇し、逆相信号１０
２をＬレベルにする。トランジスタＱp1は、ゲート電位
が下降し、同相信号１０３をＨレベルにする。
ランジスタＱn2は、ゲート電位が上昇し、逆相信号１０
２をＬレベルにする。トランジスタＱp1は、ゲート電位
が下降し、同相信号１０３をＨレベルにする。
【００３２】ＲＣ直列回路２は、抵抗分及び容量分が直
列に接続された直列回路と等価である。トランスファー
ゲートＧ1は、常にオンする。トランスファーゲートＧ1
のオン抵抗が、直列回路の抵抗分を構成し、トランジ
スタＱp3のゲート容量が、直列回路の容量分を構成す
る。
列に接続された直列回路と等価である。トランスファー
ゲートＧ1は、常にオンする。トランスファーゲートＧ1
のオン抵抗が、直列回路の抵抗分を構成し、トランジ
スタＱp3のゲート容量が、直列回路の容量分を構成す
る。
【００３３】直列回路は、トランジスタＱn1から見る
と、ゲートと電源電圧ＶDDとの間に接続されている。Ｒ
Ｃ直列回路２は、トランジスタＱn1に対して、駆動能力
を小さくする実効的負荷として動作する。ＲＣ直列回路
３は、ＲＣ直列回路２と同様に、トランジスタＱn2の実
効的負荷として動作する。
と、ゲートと電源電圧ＶDDとの間に接続されている。Ｒ
Ｃ直列回路２は、トランジスタＱn1に対して、駆動能力
を小さくする実効的負荷として動作する。ＲＣ直列回路
３は、ＲＣ直列回路２と同様に、トランジスタＱn2の実
効的負荷として動作する。
【００３４】ここで、クロスポイント調整について説明
する。入力信号１０１のレベル変化は、信号経路上の論
理素子が行うレベル反転動作として伝わり、逆相信号１
０２及び同相信号１０３のレベルが変化する。信号経路
上の論理素子は、インバータ回路１１、１２、トランジ
スタＱn1、Ｑn2、Ｑp1、又は、Ｑp2である。逆相信号１
０２と同相信号１０３とでは、論理素子が行うレベル反
転動作の回数を示す論理段数が異なる。
する。入力信号１０１のレベル変化は、信号経路上の論
理素子が行うレベル反転動作として伝わり、逆相信号１
０２及び同相信号１０３のレベルが変化する。信号経路
上の論理素子は、インバータ回路１１、１２、トランジ
スタＱn1、Ｑn2、Ｑp1、又は、Ｑp2である。逆相信号１
０２と同相信号１０３とでは、論理素子が行うレベル反
転動作の回数を示す論理段数が異なる。
【００３５】入力信号１０１のＨレベルの場合、入力信
号１０１の立上りは、インバータ回路１１、１２、及
び、トランジスタＱn2から成る論理段数３の信号経路Ｌ
1を伝わり、逆相信号１０２が立ち下がる。
号１０１の立上りは、インバータ回路１１、１２、及
び、トランジスタＱn2から成る論理段数３の信号経路Ｌ
1を伝わり、逆相信号１０２が立ち下がる。
【００３６】逆相信号１０２の立下りは、トランジスタ
Ｑp1のレベル反転動作により、同相信号１０３の立上り
になる。入力信号１０１は、信号経路Ｌ1にトランジス
タＱp1のレベル反転動作が加わり、論理段数４の信号経
路Ｌ2を伝わる。信号経路Ｌ2は、信号経路Ｌ1に比して
論理段数が１大きい。同相信号１０３の立上りは、逆相
信号１０２の立下りに比して、開始時刻が遅れる。
Ｑp1のレベル反転動作により、同相信号１０３の立上り
になる。入力信号１０１は、信号経路Ｌ1にトランジス
タＱp1のレベル反転動作が加わり、論理段数４の信号経
路Ｌ2を伝わる。信号経路Ｌ2は、信号経路Ｌ1に比して
論理段数が１大きい。同相信号１０３の立上りは、逆相
信号１０２の立下りに比して、開始時刻が遅れる。
【００３７】トランジスタＱp1は、トランジスタＱn2に
比して、オン抵抗が小さい。同相信号１０３の立上り
は、逆相信号１０２の立下りに比して、波形の傾きが大
きくなる。
比して、オン抵抗が小さい。同相信号１０３の立上り
は、逆相信号１０２の立下りに比して、波形の傾きが大
きくなる。
【００３８】入力信号１０１が立ち上がりＹレベルにな
る時刻から、逆相信号１０２が立ち下がりＹレベルにな
るまでの遅延時間ＴHL、及び、同相信号１０３が立ち上
がりＹレベルになるまでの遅延時間ＴHHが計測される。
トランジスタＱp1、Ｑp2、Ｑn1、及び、Ｑn2は、遅延時
間ＴHL及び遅延時間ＴHHが等しくなるように、対応する
ｐチャネル及びｎチャネルのオン抵抗の比率が調整さ
れ、所定のパラメータで設計される。逆相信号１０２及
び同相信号１０３は、同一時刻にＹレベルとなり、クロ
スポイントｐ1又はｐ3を通過する。
る時刻から、逆相信号１０２が立ち下がりＹレベルにな
るまでの遅延時間ＴHL、及び、同相信号１０３が立ち上
がりＹレベルになるまでの遅延時間ＴHHが計測される。
トランジスタＱp1、Ｑp2、Ｑn1、及び、Ｑn2は、遅延時
間ＴHL及び遅延時間ＴHHが等しくなるように、対応する
ｐチャネル及びｎチャネルのオン抵抗の比率が調整さ
れ、所定のパラメータで設計される。逆相信号１０２及
び同相信号１０３は、同一時刻にＹレベルとなり、クロ
スポイントｐ1又はｐ3を通過する。
【００３９】入力信号１０１のＬレベルの場合、入力信
号１０１の立下りは、インバータ回路１１及びトランジ
スタＱn1から成る論理段数２の信号経路Ｌ3を伝わり、
同相信号１０３が立ち下がる。
号１０１の立下りは、インバータ回路１１及びトランジ
スタＱn1から成る論理段数２の信号経路Ｌ3を伝わり、
同相信号１０３が立ち下がる。
【００４０】同相信号１０３の立下りは、トランジスタ
Ｑp2のレベル反転動作により、逆相信号１０２の立上り
になる。入力信号１０１は、信号経路Ｌ3にトランジス
タＱp2のレベル反転動作が加わり、論理段数３の信号経
路Ｌ4を伝わることになる。信号経路Ｌ4は、信号経路Ｌ
3に比して論理段数が１大きい。逆相信号１０２の立上
りは、同相信号１０３の立下りに比して、開始時刻が遅
くなる。
Ｑp2のレベル反転動作により、逆相信号１０２の立上り
になる。入力信号１０１は、信号経路Ｌ3にトランジス
タＱp2のレベル反転動作が加わり、論理段数３の信号経
路Ｌ4を伝わることになる。信号経路Ｌ4は、信号経路Ｌ
3に比して論理段数が１大きい。逆相信号１０２の立上
りは、同相信号１０３の立下りに比して、開始時刻が遅
くなる。
【００４１】トランジスタＱp2は、トランジスタＱn1に
比して、オン抵抗が小さい。逆相信号１０２の立上り
は、同相信号１０３の立下りに比して、波形の傾きが大
きくなる。
比して、オン抵抗が小さい。逆相信号１０２の立上り
は、同相信号１０３の立下りに比して、波形の傾きが大
きくなる。
【００４２】入力信号１０１が立ち下がりＹレベルにな
る時刻から、逆相信号１０２が立ち上がりＹレベルにな
るまでの遅延時間ＴLH、及び、同相信号１０３が立ち下
がりＹレベルになるまでの遅延時間ＴLLが計測される。
トランジスタＱp2及びＱn1は、遅延時間ＴLH及び遅延時
間ＴLLが等しくなるように、対応するｐチャネル及びｎ
チャネルのオン抵抗の比率が調整され、所定のパラメー
タで設計される。逆相信号１０２及び同相信号１０３
は、同一時刻にＹレベルとなり、クロスポイントｐ2又
はｐ4を通過する。
る時刻から、逆相信号１０２が立ち上がりＹレベルにな
るまでの遅延時間ＴLH、及び、同相信号１０３が立ち下
がりＹレベルになるまでの遅延時間ＴLLが計測される。
トランジスタＱp2及びＱn1は、遅延時間ＴLH及び遅延時
間ＴLLが等しくなるように、対応するｐチャネル及びｎ
チャネルのオン抵抗の比率が調整され、所定のパラメー
タで設計される。逆相信号１０２及び同相信号１０３
は、同一時刻にＹレベルとなり、クロスポイントｐ2又
はｐ4を通過する。
【００４３】信号生成回路は、クロスポイント維持機能
を有し、所定のパラメータで設計されたクロスポイント
（振幅の５０％）を維持するように制御して、ジッタ又
は製造要因の影響による特性バラツキを抑える。
を有し、所定のパラメータで設計されたクロスポイント
（振幅の５０％）を維持するように制御して、ジッタ又
は製造要因の影響による特性バラツキを抑える。
【００４４】図３は、図１の信号生成回路が行うジッタ
に対するクロスポイント維持機能を示す。ジッタの影響
があると、相補信号が遅れる。実線に示すように逆相信
号１０２と同相信号１０３との交差点Ｐ11及びＰ13は、
ジッタによる影響がない場合のクロスポイントを夫々示
し、点線に示すように逆相信号１０２と同相信号１０３
との交差点Ｐ12及びＰ14は、ジッタによる影響がある場
合のクロスポイントを夫々示す。
に対するクロスポイント維持機能を示す。ジッタの影響
があると、相補信号が遅れる。実線に示すように逆相信
号１０２と同相信号１０３との交差点Ｐ11及びＰ13は、
ジッタによる影響がない場合のクロスポイントを夫々示
し、点線に示すように逆相信号１０２と同相信号１０３
との交差点Ｐ12及びＰ14は、ジッタによる影響がある場
合のクロスポイントを夫々示す。
【００４５】ジッタは、相補信号発生回路の同相信号及
び逆相信号を発生させる信号経路が異なると、寄生素子
の影響により、同相信号と逆相信号との間で遅延時間が
異なり、差を生じる現象である。
び逆相信号を発生させる信号経路が異なると、寄生素子
の影響により、同相信号と逆相信号との間で遅延時間が
異なり、差を生じる現象である。
【００４６】入力信号１０１の立上りでジッタの影響が
ある場合、逆相信号１０２は、信号経路Ｌ1上で遅れ、
同相信号１０３は、信号経路Ｌ2上で遅れる。信号経路
Ｌ2は、全経路の大部分が信号経路Ｌ1である。
ある場合、逆相信号１０２は、信号経路Ｌ1上で遅れ、
同相信号１０３は、信号経路Ｌ2上で遅れる。信号経路
Ｌ2は、全経路の大部分が信号経路Ｌ1である。
【００４７】同図に示すように、遅延時間ＴHL及びＴHH
は、同じように双方とも増加する。逆相信号１０２の立
下り及び同相信号１０３の立上りは双方、遅れの増加分
が等しいので、実線から点線へ右に平行移動する。クロ
スポイントＰ11は、Ｙレベルに設定される。クロスポイ
ントＰ12は、クロスポイントＰ11から右に平行移動する
ので、Ｙレベルに維持される。
は、同じように双方とも増加する。逆相信号１０２の立
下り及び同相信号１０３の立上りは双方、遅れの増加分
が等しいので、実線から点線へ右に平行移動する。クロ
スポイントＰ11は、Ｙレベルに設定される。クロスポイ
ントＰ12は、クロスポイントＰ11から右に平行移動する
ので、Ｙレベルに維持される。
【００４８】入力信号１０１の立下りでジッタの影響が
ある場合、同相信号１０３は、信号経路Ｌ3で遅延が発
生し、逆相信号１０２は、信号経路Ｌ4で遅延が発生す
る。信号経路Ｌ4は、全経路の大部分が信号経路Ｌ3であ
る。
ある場合、同相信号１０３は、信号経路Ｌ3で遅延が発
生し、逆相信号１０２は、信号経路Ｌ4で遅延が発生す
る。信号経路Ｌ4は、全経路の大部分が信号経路Ｌ3であ
る。
【００４９】同図に示すように、遅延時間ＴLL及びＴLH
は、同じように増加する。同相信号１０３の立下り及び
逆相信号１０２の立上りは双方、遅れの増加分が等しい
ので、実線から点線へ右に平行移動する。クロスポイン
トＰ13は、Ｙレベルに設定される。クロスポイントＰ14
は、クロスポイントＰ13から右に平行移動するので、Ｙ
レベルに維持される。
は、同じように増加する。同相信号１０３の立下り及び
逆相信号１０２の立上りは双方、遅れの増加分が等しい
ので、実線から点線へ右に平行移動する。クロスポイン
トＰ13は、Ｙレベルに設定される。クロスポイントＰ14
は、クロスポイントＰ13から右に平行移動するので、Ｙ
レベルに維持される。
【００５０】図４は、図１の信号生成回路が行う製造要
因に対するクロスポイント維持機能を示す。製造要因の
影響があると、ｎチャネルＭＯＳトランジスタのオン抵
抗が変動し、相補信号の傾きが変化する。
因に対するクロスポイント維持機能を示す。製造要因の
影響があると、ｎチャネルＭＯＳトランジスタのオン抵
抗が変動し、相補信号の傾きが変化する。
【００５１】実線に示すように逆相信号１０２と同相信
号１０３との交差点Ｐ21は、製造要因の影響がない場合
のクロスポイントを示し、点線に示すように逆相信号１
０２と同相信号１０３との交差点Ｐ22及びＰ23は、製造
要因の影響がある場合のクロスポイントを夫々示す。入
力信号１０１の立上りでは、製造要因の影響により、逆
相信号１０２の立下り及び同相信号１０３の立上りの傾
きが変化する。
号１０３との交差点Ｐ21は、製造要因の影響がない場合
のクロスポイントを示し、点線に示すように逆相信号１
０２と同相信号１０３との交差点Ｐ22及びＰ23は、製造
要因の影響がある場合のクロスポイントを夫々示す。入
力信号１０１の立上りでは、製造要因の影響により、逆
相信号１０２の立下り及び同相信号１０３の立上りの傾
きが変化する。
【００５２】製造要因の影響によりｎチャネルＭＯＳト
ランジスタのオン抵抗が小さくなる場合、トランジスタ
Ｑn2は、オン抵抗が小さくなり、駆動能力が大きくな
る。逆相信号１０２の立下りは、傾きが増加する。
ランジスタのオン抵抗が小さくなる場合、トランジスタ
Ｑn2は、オン抵抗が小さくなり、駆動能力が大きくな
る。逆相信号１０２の立下りは、傾きが増加する。
【００５３】トランスファーゲートＧ2は、ｎチャネル
ＭＯＳトランジスタのオン抵抗が小さくなる。ＲＣ直列
回路３は、直列回路としての抵抗分が小さくなり、トラ
ンジスタＱn2に対する実効的負荷としての機能が増加す
る。トランジスタＱn2は、ゲートの電位上昇が遅くなる
ので、駆動能力が小さくなる。逆相信号１０２の立下り
は、傾きの増加が抑えられる。同相信号１０３の立上り
は、逆相信号１０２の立下りに基づいて発生されるの
で、同様に傾きの増加が抑えられる。
ＭＯＳトランジスタのオン抵抗が小さくなる。ＲＣ直列
回路３は、直列回路としての抵抗分が小さくなり、トラ
ンジスタＱn2に対する実効的負荷としての機能が増加す
る。トランジスタＱn2は、ゲートの電位上昇が遅くなる
ので、駆動能力が小さくなる。逆相信号１０２の立下り
は、傾きの増加が抑えられる。同相信号１０３の立上り
は、逆相信号１０２の立下りに基づいて発生されるの
で、同様に傾きの増加が抑えられる。
【００５４】相補信号は、互いに傾きが増加する。ＲＣ
直列回路３は、相補信号の傾きの増加を抑える。クロス
ポイントＰ22は、クロスポイントＰ21から左に平行移動
するので、Ｙレベルを維持する。
直列回路３は、相補信号の傾きの増加を抑える。クロス
ポイントＰ22は、クロスポイントＰ21から左に平行移動
するので、Ｙレベルを維持する。
【００５５】製造要因の影響によりｎチャネルＭＯＳト
ランジスタのオン抵抗が大きくなる場合、トランジスタ
Ｑn2は、オン抵抗が大きくなり、駆動能力が小さくな
る。逆相信号１０２の立下りは、傾きが減少する。
ランジスタのオン抵抗が大きくなる場合、トランジスタ
Ｑn2は、オン抵抗が大きくなり、駆動能力が小さくな
る。逆相信号１０２の立下りは、傾きが減少する。
【００５６】トランスファーゲートＧ2は、ｎチャネル
ＭＯＳトランジスタのオン抵抗が大きくなる。ＲＣ直列
回路３は、直列回路としての抵抗分が大きくなり、トラ
ンジスタＱn2に対する実効的負荷としての機能が減少す
る。トランジスタＱn2は、ゲートの電位上昇が速くなる
ので、駆動能力が大きくなる。逆相信号１０２の立下り
は、傾きの減少が抑えられる。同相信号１０３の立上り
は、逆相信号１０２の立下りに基づいて発生されるの
で、同様に傾きの減少が抑えられる。
ＭＯＳトランジスタのオン抵抗が大きくなる。ＲＣ直列
回路３は、直列回路としての抵抗分が大きくなり、トラ
ンジスタＱn2に対する実効的負荷としての機能が減少す
る。トランジスタＱn2は、ゲートの電位上昇が速くなる
ので、駆動能力が大きくなる。逆相信号１０２の立下り
は、傾きの減少が抑えられる。同相信号１０３の立上り
は、逆相信号１０２の立下りに基づいて発生されるの
で、同様に傾きの減少が抑えられる。
【００５７】相補信号は、互いに傾きが減少する。ＲＣ
直列回路３は、相補信号の傾きの減少を抑える。クロス
ポイントＰ23は、クロスポイントＰ21から右に平行移動
するので、Ｙレベルを維持する。
直列回路３は、相補信号の傾きの減少を抑える。クロス
ポイントＰ23は、クロスポイントＰ21から右に平行移動
するので、Ｙレベルを維持する。
【００５８】入力信号１０１の立下りでは、製造要因の
影響により、同相信号１０３の立下り及び逆相信号１０
２の立上りの傾きが変化する。ＲＣ直列回路２は、ＲＣ
直列回路３と同様に、製造要因の影響に対して、実効的
負荷として働き、相補信号の傾きの変化を抑え、上記と
同様に作用する。
影響により、同相信号１０３の立下り及び逆相信号１０
２の立上りの傾きが変化する。ＲＣ直列回路２は、ＲＣ
直列回路３と同様に、製造要因の影響に対して、実効的
負荷として働き、相補信号の傾きの変化を抑え、上記と
同様に作用する。
【００５９】図５は、ＳＰＩＣＥシュミレーション結果
を示し、図６は、一般的な相補信号発生回路を示す。Ｓ
ＰＩＣＥシュミレーションは、図６の回路及び図１の回
路に対して実行され、同相信号１０３の遅延時間ＴHH及
びＴLLが計測される。
を示し、図６は、一般的な相補信号発生回路を示す。Ｓ
ＰＩＣＥシュミレーションは、図６の回路及び図１の回
路に対して実行され、同相信号１０３の遅延時間ＴHH及
びＴLLが計測される。
【００６０】図１の回路は、Ｌμｍの設計条件、及び、
電源電圧１．８Ｖと温度２５℃の動作条件を標準条件と
して動作する。製造要因の影響を与える条件として、Ｓ
ＬＯＷ条件及びＦＡＳＴ条件を想定する。
電源電圧１．８Ｖと温度２５℃の動作条件を標準条件と
して動作する。製造要因の影響を与える条件として、Ｓ
ＬＯＷ条件及びＦＡＳＴ条件を想定する。
【００６１】ＳＬＯＷ条件では、標準Ｌμｍより細く、
電源電圧１．６５Ｖ、温度１２５℃に設定する。ＦＡＳ
Ｔ条件では、標準Ｌμｍより太く、電源電圧１．９５
Ｖ、温度−４０℃に設定する。
電源電圧１．６５Ｖ、温度１２５℃に設定する。ＦＡＳ
Ｔ条件では、標準Ｌμｍより太く、電源電圧１．９５
Ｖ、温度−４０℃に設定する。
【００６２】バラツキ値は、ＳＬＯＷ条件の結果とＦＡ
ＳＴ条件の結果との差である。図１の回路は、図６の回
路に比して、遅延時間ＴHHが０．０７１３から０．０６
６６に小さくなり、遅延時間ＴLLが０．０９４３から
０．０７６８に小さくなるので、クロスポイント維持機
能が有効に働くことを示す。
ＳＴ条件の結果との差である。図１の回路は、図６の回
路に比して、遅延時間ＴHHが０．０７１３から０．０６
６６に小さくなり、遅延時間ＴLLが０．０９４３から
０．０７６８に小さくなるので、クロスポイント維持機
能が有効に働くことを示す。
【００６３】上記実施形態例によれば、ジッタ又は製造
要因の影響で同相信号及び逆相信号の遅延又は傾きが変
動すると、フリップフロップ１が同じ信号経路で同相信
号１０３及び逆相信号１０２を発生することにより、遅
延又は傾きの変動分が同方向に生じるので、クロスポイ
ント維持機能が働く。ここで、製造要因の影響でトラン
ジスタＱn1及びＱn2のオン抵抗が変動して駆動能力が変
動すると、ＲＣ直列回路が第２トランジスタの駆動能力
の変動分を抑えるように働くことにより、影響力が大き
い同相信号１０３及び逆相信号１０２の傾きの変動分を
抑えるので、高ノイズ耐性、低消費電力、及び、高速動
作を実現し、アイパターン規格を満足できる。
要因の影響で同相信号及び逆相信号の遅延又は傾きが変
動すると、フリップフロップ１が同じ信号経路で同相信
号１０３及び逆相信号１０２を発生することにより、遅
延又は傾きの変動分が同方向に生じるので、クロスポイ
ント維持機能が働く。ここで、製造要因の影響でトラン
ジスタＱn1及びＱn2のオン抵抗が変動して駆動能力が変
動すると、ＲＣ直列回路が第２トランジスタの駆動能力
の変動分を抑えるように働くことにより、影響力が大き
い同相信号１０３及び逆相信号１０２の傾きの変動分を
抑えるので、高ノイズ耐性、低消費電力、及び、高速動
作を実現し、アイパターン規格を満足できる。
【００６４】図７は、本発明の第２実施形態例の信号生
成回路の回路図である。本実施形態例は、製造要因の影
響によるｐチャネルＭＯＳトランジスタのオン抵抗の変
動に対しても、クロスポイント維持機能が作用する。本
信号生成回路は、ＲＣ直列回路４及び５を有する。
成回路の回路図である。本実施形態例は、製造要因の影
響によるｐチャネルＭＯＳトランジスタのオン抵抗の変
動に対しても、クロスポイント維持機能が作用する。本
信号生成回路は、ＲＣ直列回路４及び５を有する。
【００６５】ＲＣ直列回路４は、ｎチャネルＭＯＳトラ
ンジスタＱn3及びトランスファーゲートＧ3で構成され
る。ＲＣ直列回路５は、ｎチャネルＭＯＳトランジスタ
Ｑn4及びトランスファーゲートＧ4で構成される。
ンジスタＱn3及びトランスファーゲートＧ3で構成され
る。ＲＣ直列回路５は、ｎチャネルＭＯＳトランジスタ
Ｑn4及びトランスファーゲートＧ4で構成される。
【００６６】トランジスタＱn3及びＱn4は、ゲート容量
が容量成分として作用し、トランスファーゲートＧ3及
びＧ4（第４のトランジスタ）は、オン抵抗が抵抗成分
として作用する。
が容量成分として作用し、トランスファーゲートＧ3及
びＧ4（第４のトランジスタ）は、オン抵抗が抵抗成分
として作用する。
【００６７】トランジスタＱn3及びＱn4のソース及びド
レインは、グランドに双方接続される。トランスファー
ゲートＧ3及びＧ4のｎチャネルＭＯＳトランジスタのゲ
ートは、電源電圧ＶDDに接続され、トランスファーゲー
トＧ3及びＧ4のｐチャネルＭＯＳトランジスタのゲート
は、グランドに接続される。
レインは、グランドに双方接続される。トランスファー
ゲートＧ3及びＧ4のｎチャネルＭＯＳトランジスタのゲ
ートは、電源電圧ＶDDに接続され、トランスファーゲー
トＧ3及びＧ4のｐチャネルＭＯＳトランジスタのゲート
は、グランドに接続される。
【００６８】トランジスタＱn4のゲートは、トランスフ
ァーゲートＧ4を介して、トランジスタＱp1のドレイン
に接続される。トランジスタＱn3のゲートは、トランス
ファーゲートＧ3を介して、トランジスタＱp2のドレイ
ンに接続される。
ァーゲートＧ4を介して、トランジスタＱp1のドレイン
に接続される。トランジスタＱn3のゲートは、トランス
ファーゲートＧ3を介して、トランジスタＱp2のドレイ
ンに接続される。
【００６９】ｐチャネルＭＯＳトランジスタは、製造要
因の影響があると、オン抵抗が変動する。ＲＣ直列回路
４及び５は夫々、トランジスタＱp2及びＱp1に対して、
ドレインの電位上昇を遅くし、駆動能力を小さくするこ
とにより、実効的負荷として働く。
因の影響があると、オン抵抗が変動する。ＲＣ直列回路
４及び５は夫々、トランジスタＱp2及びＱp1に対して、
ドレインの電位上昇を遅くし、駆動能力を小さくするこ
とにより、実効的負荷として働く。
【００７０】製造要因の影響によりｐチャネルＭＯＳト
ランジスタのオン抵抗が小さくなる場合、トランジスタ
Ｑp1及びＱp2は、駆動能力が大きくなるので、ドレイン
の電位上昇が速くなる。
ランジスタのオン抵抗が小さくなる場合、トランジスタ
Ｑp1及びＱp2は、駆動能力が大きくなるので、ドレイン
の電位上昇が速くなる。
【００７１】トランスファーゲートＧ3及びＧ4は、ｐチ
ャネルＭＯＳトランジスタのオン抵抗が夫々小さくな
る。ＲＣ直列回路４及び５は、トランジスタＱp1及びＱ
p2に対する実効的負荷の機能が夫々強くなり、ドレイン
の電位上昇を夫々遅くする。
ャネルＭＯＳトランジスタのオン抵抗が夫々小さくな
る。ＲＣ直列回路４及び５は、トランジスタＱp1及びＱ
p2に対する実効的負荷の機能が夫々強くなり、ドレイン
の電位上昇を夫々遅くする。
【００７２】製造要因の影響によりｐチャネルＭＯＳト
ランジスタのオン抵抗が大きくなる場合、トランジスタ
Ｑp1及びＱp2は、駆動能力が小さくなるので、ドレイン
の電位上昇が遅くなる。
ランジスタのオン抵抗が大きくなる場合、トランジスタ
Ｑp1及びＱp2は、駆動能力が小さくなるので、ドレイン
の電位上昇が遅くなる。
【００７３】トランスファーゲートＧ3及びＧ4は、ｐチ
ャネルＭＯＳトランジスタのオン抵抗が大きくなる。Ｒ
Ｃ直列回路４及びＲＣ直列回路５は、トランジスタＱp1
及びＱp2に対する実効的負荷の機能が夫々弱くなり、ド
レインの電位上昇を夫々速くする。
ャネルＭＯＳトランジスタのオン抵抗が大きくなる。Ｒ
Ｃ直列回路４及びＲＣ直列回路５は、トランジスタＱp1
及びＱp2に対する実効的負荷の機能が夫々弱くなり、ド
レインの電位上昇を夫々速くする。
【００７４】ＲＣ直列回路４及び５は、ＲＣ直列回路２
及び３と同様に、製造要因の影響に応じて、実効的負荷
の働きが作用し、相補信号の傾きの変化を抑える。
及び３と同様に、製造要因の影響に応じて、実効的負荷
の働きが作用し、相補信号の傾きの変化を抑える。
【００７５】上記実施形態例によれば、製造要因の影響
でトランジスタＱp1及びＱp2のオン抵抗が変動しても、
トランジスタＱn1及びＱn2の場合と同様に、影響力が大
きい同相信号１０３及び逆相信号１０２の傾きの変動分
を抑えることができる。
でトランジスタＱp1及びＱp2のオン抵抗が変動しても、
トランジスタＱn1及びＱn2の場合と同様に、影響力が大
きい同相信号１０３及び逆相信号１０２の傾きの変動分
を抑えることができる。
【００７６】図８は、本発明の第３実施形態例の信号生
成回路の回路図である。本実施形態例は、クロスポイン
ト調整を容易にする。本信号生成回路は、インバータ回
路１３及び１４を有する。
成回路の回路図である。本実施形態例は、クロスポイン
ト調整を容易にする。本信号生成回路は、インバータ回
路１３及び１４を有する。
【００７７】インバータ回路１３の入力端子は、トラン
ジスタＱp1のドレインに接続され、インバータ回路１４
の入力端子は、トランジスタＱp2のドレインに接続され
る。インバータ回路１３及び１４は、逆相信号１０２及
び同相信号１０３を夫々出力する。
ジスタＱp1のドレインに接続され、インバータ回路１４
の入力端子は、トランジスタＱp2のドレインに接続され
る。インバータ回路１３及び１４は、逆相信号１０２及
び同相信号１０３を夫々出力する。
【００７８】インバータ回路１３及び１４は、逆相信号
１０２及び同相信号１０３のクロスポイントが信号振幅
の５０％になるように、内部回路のｎチャネルＭＯＳト
ランジスタ及びｐチャネルＭＯＳトランジスタのオン抵
抗の比率が調整され、所定のパラメータで設計される。
インバータ回路１３及び１４は、相補信号のクロスポイ
ントを信号振幅の５０％に維持する。
１０２及び同相信号１０３のクロスポイントが信号振幅
の５０％になるように、内部回路のｎチャネルＭＯＳト
ランジスタ及びｐチャネルＭＯＳトランジスタのオン抵
抗の比率が調整され、所定のパラメータで設計される。
インバータ回路１３及び１４は、相補信号のクロスポイ
ントを信号振幅の５０％に維持する。
【００７９】上記実施形態例によれば、インバータ回路
が逆相信号１０２及び同相信号１０３のクロスポイント
を信号振幅の５０％に合わせる。このため、フリップフ
ロップのクロスポイント調整が不要になり、設計が容易
になる。
が逆相信号１０２及び同相信号１０３のクロスポイント
を信号振幅の５０％に合わせる。このため、フリップフ
ロップのクロスポイント調整が不要になり、設計が容易
になる。
【００８０】図９（ａ）及び（ｂ）は、本発明の第４実
施形態例の信号生成回路を示す。本実施形態例は、レベ
ルシフト機能を有する。本信号生成回路は、相補信号発
生回路１Ａを有する。
施形態例の信号生成回路を示す。本実施形態例は、レベ
ルシフト機能を有する。本信号生成回路は、相補信号発
生回路１Ａを有する。
【００８１】同図（ａ）に示すように、相補信号発生回
路１Ａは、電源電圧ＶDDに比して高い電源電圧ＶDD2が
供給される。トランジスタＱp1及びＱp2のソースは、電
源電圧ＶDD2に接続される。
路１Ａは、電源電圧ＶDDに比して高い電源電圧ＶDD2が
供給される。トランジスタＱp1及びＱp2のソースは、電
源電圧ＶDD2に接続される。
【００８２】同図（ｂ）に示すうように、信号生成回路
は、電源電圧ＶDDの入力信号１０１から、レベルシフト
機能が作用することにより、電源電圧ＶDD2の逆相信号
１０２及び同相信号１０３を発生する。
は、電源電圧ＶDDの入力信号１０１から、レベルシフト
機能が作用することにより、電源電圧ＶDD2の逆相信号
１０２及び同相信号１０３を発生する。
【００８３】上記実施形態例によれば、レベルシフト機
能が働くので、異なる電源電圧で動作する回路間の信号
伝送が行える。
能が働くので、異なる電源電圧で動作する回路間の信号
伝送が行える。
【００８４】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の信号生成回路は、上記実施
形態例の構成にのみ限定されるものでなく、上記実施形
態例の構成から種々の修正及び変更を施した信号生成回
路も、本発明の範囲に含まれる。
づいて説明したが、本発明の信号生成回路は、上記実施
形態例の構成にのみ限定されるものでなく、上記実施形
態例の構成から種々の修正及び変更を施した信号生成回
路も、本発明の範囲に含まれる。
【００８５】
【発明の効果】以上説明したように、本発明の信号生成
回路では、ジッタ又は製造要因の影響で同相信号及び逆
相信号の遅延又は傾きが変動すると、フリップフロップ
１が同じ信号経路で同相信号１０３及び逆相信号１０２
を発生することにより、遅延又は傾きの変動分が同方向
に生じるので、クロスポイント維持機能が働く。また、
製造要因の影響でトランジスタＱn1及びＱn2のオン抵抗
が変動して駆動能力が変動すると、ＲＣ直列回路が第２
トランジスタの駆動能力の変動分を抑えるように働くこ
とにより、影響力が大きい同相信号１０３及び逆相信号
１０２の傾きの変動分を抑える。このため、本発明の信
号生成回路は、高ノイズ耐性、低消費電力、及び、高速
動作を実現し、アイパターン規格を満足できる。
回路では、ジッタ又は製造要因の影響で同相信号及び逆
相信号の遅延又は傾きが変動すると、フリップフロップ
１が同じ信号経路で同相信号１０３及び逆相信号１０２
を発生することにより、遅延又は傾きの変動分が同方向
に生じるので、クロスポイント維持機能が働く。また、
製造要因の影響でトランジスタＱn1及びＱn2のオン抵抗
が変動して駆動能力が変動すると、ＲＣ直列回路が第２
トランジスタの駆動能力の変動分を抑えるように働くこ
とにより、影響力が大きい同相信号１０３及び逆相信号
１０２の傾きの変動分を抑える。このため、本発明の信
号生成回路は、高ノイズ耐性、低消費電力、及び、高速
動作を実現し、アイパターン規格を満足できる。
【図１】本発明の第１実施形態例の信号生成回路の回路
図である。
図である。
【図２】図１の信号生成回路が取り扱う各信号のタイム
チャートである。
チャートである。
【図３】図１の信号生成回路が行うジッタに対するクロ
スポイント維持機能を示す。
スポイント維持機能を示す。
【図４】図１の信号生成回路が行う製造要因に対するク
ロスポイント維持機能を示す。
ロスポイント維持機能を示す。
【図５】ＳＰＩＣＥシュミレーション結果を示す。
【図６】一般的な相補信号発生回路を示す。
【図７】本発明の第２実施形態例の信号生成回路の回路
図である。
図である。
【図８】本発明の第３実施形態例の信号生成回路の回路
図である。
図である。
【図９】同図（ａ）及び（ｂ）は、本発明の第４実施形
態例の信号生成回路を示す。
態例の信号生成回路を示す。
【図１０】同図（ａ）及び（ｂ）は、ジッタ及び製造要
因による影響を示す。
因による影響を示す。
【図１１】同図（ａ）及び（ｂ）は、特開平０３−２５
８０１５号公報に記載の信号生成回路の回路図である。
８０１５号公報に記載の信号生成回路の回路図である。
１ フリップフロップ ２〜５ ＲＣ直列回路 ６ 相補信号生成部 １１〜１４、８１ インバータ回路 ８２ バッファ回路 １０１ 入力信号 １０２ 逆相信号（第２の逆相信号） １０３ 同相信号（第２の同相信号） １０４ 第１内部信号（第１の逆相信号） １０５ 第２内部信号（第１の同相信号）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 幹夫 神奈川県川崎市中原区小杉町一丁目403番 53 エヌイーシーマイクロシステム株式会 社内 Ｆターム(参考） 5J039 EE01 KK04 KK10 KK34 MM03 MM04 MM08 MM16 5J056 AA00 BB02 BB17 BB18 BB32 CC21 DD13 DD29 DD51 EE11 FF08 GG10 KK01
Claims (6)
- 【請求項１】 入力信号から該入力信号と同相の第１の
同相信号及び前記入力信号と逆相の第１の逆相信号を生
成する相補信号生成部と、該相補信号生成部から第１の
同相信号及び逆相信号が各ゲートに入力される一対の第
１トランジスタを有し、前記第１の同相信号及び逆相信
号から第２の同相信号及び第２の逆相信号からなる相補
信号を出力するフリップフロップとを有する信号生成回
路において、 前記一対の第１トランジスタの各ゲートと第１の電源と
の間に夫々接続されるＲＣ直列回路を備え、該ＲＣ直列
回路の各抵抗が、前記第１トランジスタと同じ導電型の
第２トランジスタのオン抵抗によって構成されることを
特徴とする信号生成回路。 - 【請求項２】 前記フリップフロップは、前記第１トラ
ンジスタの夫々と直列に接続される、第１トランジスタ
と逆の導電型の一対の第３トランジスタを有し、該一対
の第３トランジスタのゲートとドレインとが互いにたす
き掛けに接続される、請求項１に記載の信号生成回路。 - 【請求項３】 前記第１トランジスタと前記第３トラン
ジスタの直列接続ノードと第２の電源との間に夫々接続
される別のＲＣ直列回路を備え、該別のＲＣ直列回路の
各抵抗が、前記第３トランジスタと同じ導電型の第４ト
ランジスタのオン抵抗によって構成される、請求項１又
は２に記載の信号生成回路。 - 【請求項４】 前記第２トランジスタは、該第２トラン
ジスタと逆の導電型の第３トランジスタと並列に接続さ
れてトランスファーゲートを構成する、請求項１又は２
に記載の信号生成回路。 - 【請求項５】 前記第２の同相信号及び第２の逆相信号
を夫々入力とする一対のインバータを備える、請求項１
〜４の何れかに記載の信号生成回路。 - 【請求項６】 前記フリップフロップは、前記第１の電
源とは電圧が異なる別の電源ラインに接続される、請求
項１〜５の何れかに記載の信号生成回路。
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| JP2001173533A JP3563370B2 (ja) | 2001-06-08 | 2001-06-08 | 信号生成回路 |
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| JP2001173533A JP3563370B2 (ja) | 2001-06-08 | 2001-06-08 | 信号生成回路 |
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|---|---|
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|---|---|---|---|---|
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| JP2007258891A (ja) * | 2006-03-22 | 2007-10-04 | Nec Electronics Corp | 相補信号生成回路 |
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| US7640463B2 (en) * | 2006-06-30 | 2009-12-29 | Lsi Corporation | On-chip receiver eye finder circuit for high-speed serial link |
| US7902882B2 (en) * | 2008-12-29 | 2011-03-08 | Daniele Vimercati | Apparatus including a follower output buffer having an output impedance that adapts to a transmission line impedance |
| US20120270512A1 (en) * | 2009-07-29 | 2012-10-25 | Kyocera Corporation | Transfer Gate Circuit and Power Combining Circuit, Power Amplifying Circuit, Transmission Device, and Communication Device Using the Transfer Gate Circuit |
| EP3934096A1 (en) * | 2020-06-29 | 2022-01-05 | Ams Ag | Driver circuit for low voltage differential signaling, lvds, line driver arrangement for lvds and method for operating an lvds driver circuit |
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- 2001-06-08 JP JP2001173533A patent/JP3563370B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-05 US US10/162,170 patent/US6617896B2/en not_active Expired - Lifetime
- 2002-06-06 EP EP02090206A patent/EP1265361A2/en not_active Withdrawn
- 2002-06-07 TW TW091112386A patent/TW550888B/zh active
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007258891A (ja) * | 2006-03-22 | 2007-10-04 | Nec Electronics Corp | 相補信号生成回路 |
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| WO2013069315A1 (en) * | 2011-11-09 | 2013-05-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
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