JPH03258015A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路に関し、特に相補性の信号
を発生する半導体集積回路に関するものである。

〔従来の技術〕

半導体集積回路において、相補性の信号を必要とする場
合がある。例えばクロック信号のような場合である。第
１０図に相補性のクロックを入力とし、重なりのない２
相のクロック信号を出力する回路の例を示す。図におい
て、ｚａ、１４ｂは論理和回路、ｌｏｇ、１０ｈはイン
バータ回路である。また、２１ａ、２１ｂは相補性のク
ロック信号が入力される入力端子、１３ａ、１３ｂは第
１及び第２のクロック信号が出力される第１及び第２の
出力端子である。１３ａから出力されるクロックは入力
端子２１ａから入力されるクロックと同相であり、１３
ｂから出力されるクロックは入力端子２１ｂから入力さ
れるクロックと同相である。これらの動作タイミングを
第１１図に示す。

一般に、２１ｂに入力されるクロック信号は第１の入力
端子２１ａに入力されるクロック信号を第１２図に示す
ようなインバータ回路を通して得ているため、インバー
タの遅延時間に起因して第１のクロック出力の“Ｈ″期
間第２のクロック出力の“Ｈ”期間よりも短くなる。そ
のため、入力されるクロックの周波数が高（なると、こ
の現象が無視できなくなり、ある周波数を超えるとつい
には第１のクロック出力が“Ｈ”にならない事態となる
。一方、第１０図の回路に全く同一のタイミングで変化
する相補性の信号を入力すると、このような現象は起こ
らず、さらに高い周波数の入力クロックに対しても正常
に動作する。即ち、入力クロックの変化タイミングのず
れが第１Ｏ図に示した回路の高速動作の制限要因になっ
ているといえる。

このように相補性の２つの信号の間の変化タイミングに
わずかにずれがあっても回路の動作速度が比較的低速で
ある場合には問題ない。しかし回路動作が高速になる場
合には、上記のような誤動作、あるいは動作マージンを
不足させる原因となる。

以上の理由から半導体集積回路内における相補信号は特
に高速動作をする回路においては同時に変化することが
望ましいといえる。

第１２図は従来の相補信号発生回路を示す図である。図
において、１はインバータ回路であり、３は入力端子、
４ａは反転出力が出力される第１の出力端子、４ｂは正
転出力が出力される第２の出力端子である。インバータ
回路１の入力は入力端子３に接続され、出力は反転出力
端子４ａに接続されている。正転出力端子４ｂは一入力
端子３に直接接続されている。

第１３図に従来の相補信号発生回路の動作タイミングチ
ャートを示す。入力信号Ａに対して反転出力Ｂはインバ
ータ回路１を介して出力されるため、インバータ回路１
の１段分の伝搬遅延（図中のｔｐａ）により遅延を生し
る。これに対し、正転出力Ｃは入力信号Ａと同一である
ため、上記のような遅延を生じないため結果的に反転信
号Ｂと正転信号Ｃとの間には変化タイミングのずれが生
じることになる。

〔発明が解決しようとする課題〕

従来の半導体集積回路の相補信号発生回路は以上のよう
に構成されているので、反転信号の通過経路にあるイン
バータの伝搬遅延によって出力信号の変化タイミングに
ずれが生しるという問題点があった。この出力信号の変
化タイミングのずれは従来の相補信号発生回路では回避
できず、半導体Ｓ積回路の高速動作に対して上述のよう
に悪影響を与えるものである。

この発明は上記のような問題点を解消するためになされ
たもので、同一のタイミングで信号出力が変化する相補
信号発生回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体集積回路の相補信号発生回路は、
ソースフォロアによるバッファ回路を介することにより
、インバータによる反転信号の遅延と同等の大きさの遅
延を正転信号に与えるようにしたものである。

〔作用〕

この発明においては、相補信号発生回路に、入力信号に
対しインバータによる反転信号の遅延と同等の大きさの
遅延を正転信号に与えるソースフォロアによるバッファ
回路を設けたから、同一のタイミングで変化する相補信
号を出力できる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例による半導体集積回路の相補
信号発生回路を示す回路図である。第１図において、１
はインバータ回路、２はバッファ回路、３は入力端子、
４ａは反転出力が出力される第１の出力端子、４ｂは正
転出力が出力される第２の出力端子である。インバータ
回路ｌの入力は入力端子３に接続され、出力は第１の出
力端子４ａに接続されている。バッファ回路２の入力は
入力端子３に接続され、出力は第２の出力端子４ｂに接
続されている。

入力Ａは入力端子３から入力され、インバータ回路１を
通過した後、反転出力Ｂとして第１の出力端子４ａから
出力される。同時に入力Ａはバッファ回路２を通過した
後、正転出力Ｃとして第２の出力端子４ｂから出力され
る。

第２図は第１図に示した相補信号発生回路の詳細回路の
一例を示す図である。第２図において、５ａ、５ｂは各
々第１及び第２のＰチャネルＭＯＳトランジスタであり
、そのゲートはいずれも入力端子３に接続され、ドレイ
ンは各々第１の出力端子４ａ及び接地点８に接続されて
おり、ソースは各々電源点７及び第２の出力端子４ｂに
接続されている。また第２図において、６ａ、６ｂは各
々第１及び第２のＮチャネルＭＯ３）ランジスタであり
、そのゲートはいずれも入力端子３に接続され、ドレイ
ンは各々第１の出力端子４ａ及び電源点７に接続されて
おり、ソースは各々接地点８及び第２の出力端子４ｂに
接続されている。第１のＰチャネルＭＯ３）ランジスタ
５ａ及び第１のＮチャネルＭＯＳトランジスタ６ａによ
りインバータ回路１が構成され、第２のＰチャネルＭ　
ＯＳトランジスタ５ｂ及び第２のＮチャネルＭＯ５）ラ
ンジスタロｂによりバッファ回路２が構成されている。

第１図に示した実施例の回路における動作のタイミング
について第３図に示したタイミングチャートを用いて説
明する。入力Ａに対して反転出力Ｂ二よ・ｆン・＼−タ
回路１段分の遅延をちって出力さる。これに対し、正転
出力Ｃはバッファ回路１段分の遅延をもって出力される
ため、二の両者の遅延時間を等しくすることにより、反
転出力Ｂと正転出力Ｃとを同一タイミングで変化させる
ことができる。

第１図では相補信号発生回路を単一のインバータ回路と
バッファ回路とにより構成する場合を示したが、第４図
のようにインバータ回路１及びバッファ回路２の出力を
受けるインバータ回路とともに構成することも可能であ
る。第４図において、１０ａ、ｌＯｂは各々第１及び第
２のインバータ回路であり、その入力はインバータ回路
１の出力及びバッファ回路２の出力に各々接続され、そ
の出力は第２の出力端子４ｂ及び第１の出力端子４ａに
接続されている。インバータ回路１の入力及びバッファ
回路２の入力が入力端子３に接続されている点は第１図
と同様である。

この場合、入力Ａは入力端子３から入力され、インバー
タ回路１及び第１のインバータ回路１０ａを通過した後
、正転出力Ｃとして第２の出力端子４ｂから出力され、
同時に入力Ａはバッファ回路２及び第２のインバータ回
路１０ｂを通過した後、反転出力Ｂとして第１の出力端
子４ａから出力される。この場合、入力Ａに対して反転
出力Ｂはインバータ回路１段とバッファ回路１段分の遅
延をもって出力される。これに対し、正転出力Ｃはイン
バータ回路２段分の遅延をもって出力されるため、第１
図に示した実施例と同じようにインバータ回路の遅延時
間とへソファ回路の遅延時間とを等しくすることにより
反転出力Ｂと正転出力Ｃとを同一タイミングで変化させ
ることができる。

第４図ではインバータ回路１０ａ、１０ｂは１段のゲー
トにより構成されている場合を示したが、当然、複数段
のゲートにより構成されていてもよい。

また、′Ｗ、５図に示したような相補信号発生回路の構
成も可能である。第５図において、１０Ｃ１１０ｄは各
々第３及び第４のインバータ回路であり、その入力は第
２の出力端子４ｂ及び第１の出力端子４ａに各々接続さ
れ、その出力は第１の出力端子４ａ及び第２の出力端子
４ｂに接続されている。回路の入出力信号に関する動作
は第１図に示したものと同様である。第３及び第４のイ
ンバータ回路１０Ｃ，１０ｄは第１の出力端子４ａ及び
第２の出力端子４ｂの電位を接地点８あるいは電源点７
のいずれかの電位と等しくするために設けられている。

さらに、第２図に示したインバータ回路１及びバッファ
回路２の構成を変更することにより、第６図に示すよう
な相補信号発生回路の回路構成も可能である。第６図に
おいて、１０ｅ及び１０ｆは各々第５．第６のインバー
タ回路であり、その入力はインバータ回路１及びバッフ
ァ回路２に各々接続され、その出力は第２の出力端子４
ｂ及び第１の出力端子４ａに各々接続されている。５０
〜５ｆは第３ないし第６のＰチャネルＭＯ３）ランジス
タであり、６Ｃ〜６ｆは第３ないし第６のＮチャネルＭ
Ｏ３）ランジスタである。

第３のＰチャネルＭＯ５）ランジスタ５Ｃ及び第４のＮ
チャネルＭＯＳトランジスタ６ｄのゲートはいずれも入
力端子３に接続されており、ソースは電源点７及び接地
点８に各々接続されていてドレインは第３のＮチャネル
ＭＯ３）ランジスタロＣ及び第４のＰチャネルＭＯ３）
ランジスタ５ｄのソースに各々接続されている。第３の
ＮチャネルＭＯ３Ｉ−ランジスタロＣ及び第４のＰチャ
ネルＭＯ３）ランジスタ５ｄのドレインはいずれも第５
のインバータ回路１０ｅの入力に接続されており、ゲー
トは各々電源点７及び接地点８に各々接続されている。

これら４つのＭＯＳトランジスタによりインバータ回路
１が構成されている。

第６のＰチャネルＭＯ５）ランジスタ５ｆ及び第５のＮ
チャネルＭＯ３）ランジスタロｅのゲートはいずれも入
力端子３に接続されており、ソースはいずれも第６のイ
ンバータ回路１０ｆの入力に接続されており、ドレイン
は第６のＮチャネルＭＯＳトランジスタ６ｆ及び第５の
ＰチャネルＭＯＳトランジスタ５ｅのドレインに各々接
続されている。第６のＮチャネルＭＯ５）ランジスタロ
ｒ及び第５のＰチャネルＭＯ３）ランジスタ５ｅのソー
スはそれぞれ接地点８及び電源点７に接続されており、
ゲートは各々電源点７及び接地点８に各々接続されてい
る。これら４つのＭＯＳトランジスタによりハ・ノファ
回路２が構成されている。

第６図に示した実施例による回路では、第２図に示した
インバータ回路１及びバッファ回路２に対して常時ＯＮ
状態にある４つのＭＯＳ）ランジスタ（第３のＮチャネ
ルＭＯ３）ランジスタロｃ。

第４のＰチャネルＭＯ５）ランジスタ５ｄ、第５のＰチ
ャネルＭＯ３Ｉ−ランジスタ５ｅ、第６のＮチャネルＭ
ＯＳトランジスタ６ｆ）を付加した構成になっており、
回路動作上は第４図に示した実施例と同様である。

以上、本発明の実施例について述べてきたが、いずれの
実施例においてもインバータ回路１による遅延と、バッ
ファ回路２による遅延とを等しくすることにより入力信
号Ａに対して同一の遅延時間の後に出力される正転信号
Ｃ及び反転信号Ｂを得ることができる。

本発明の正当性を証明するために第４図の回路について
回路シミュレーションを行った結果を第７図に示す。第
７図において、横軸は時間、縦軸は電圧であり、入力信
号Ａ９反反転量Ｂ及び正転信号Ｃの変化を調べている。

この図より正転信号Ｃ及び反転信号Ｂが同時刻に変化し
ている様子がわかる。

第８図には重なりのない２相クロ７り信号を発生する回
路を示す回路図であり、インバータ回路１、バッファ回
路２及び相補性の入力信号を受けて本入力信号に同期し
た重なりのない２つの信号を出力する回路ブロック１１
とから構成される。

第８図において、クロック入力１２はインバータ回路１
及びバッファ回路２の入力に接続され、インバータ回路
１の出力は回路ブロック１１のクロック入力に接続され
、バッファ回路２の出力は回路ブロック１１の反転クロ
ック入力に接続されており、第１のクロック出力１３ａ
は回路ブロック１１の第１のクロック出力に接続され、
第２のクロック出力１３ｂは回路ブロック１１の第２の
クロック出力に接続されている。

回路ブロック１１は、例えば第１０図に示した回路によ
り構成することができる。この第１０図に示した回路を
回路ブロック１１として用いた場合の第８図の重なりの
ない２相りロック発生回路の詳細回路の例を第９図に示
す。第９図において、クロック入力１２はインバータ回
路１及びへソファ回路２の入力に接続され、バッファ回
路２の出力は第１の２入力Ｎ　Ａ　Ｎ　Ｄ回路１４ａの
一方の入力に接続され、インバータ回路ｌの出力は第２
の２入力ＮＡＮＤ回路１４ｂの一方の入力に接続されて
いる。第１の２入力Ｎ　Ａ　Ｎ　Ｄ回路１４ａの出力は
第１のクロック出力１３ａ及び第７のインバータ回路１
０ｇの入力に接続され、第２の２入力ＮＡＮＤ回路１４
ｂの出力は第２のクロック出力１３ｂ及び第８のインバ
ータ回路１０ｈの入力に接続されており、第７のインバ
ータ回路１０ｇの出力は第２の２入力Ｎ　Ａ　Ｎ　Ｄ回
路１４ｂの他方の入力に接続され、第８のインバータ回
路１０ｈの出力は第１の２入力ＮＡＮＤ回路１４ａの他
方の入力に接続されている。

本回路；こおいて、クロック入力１２からクロック信号
を入力することにより第１及プ第このクロック出力から
入力されたクロ、・り信号に同期した、重なりのない２
相のクロック信号か得られる。この場合、従来のような
第１０図に示した回路に第１２図に示した相補信号発生
回路を付加して構成した重なりのない２相りロック発生
回路≧異なり、第９図に示した回路は同一タイミングで
変化する相補信号を用いているため、より高い周波数の
クロック信号に対しても正常に動作するこ辷ができる。

〔発明の効果〕

以上のように、この発明によれば、相補信号発生回路に
、入力信号乙こ対しインバータによる反転信号の遅延圭
同等の大きさの遅延を正転信号に与えるソースフォロア
によるバッファ回路を設けたから、正転出力信号と反転
出力信号が同一の遅延時間をもって出力されるため、同
一タイミングで変化する相補信号が得られ、この相補信
号発生回路を用いて相補信号を発生するここにより、重
なりのない２相りロック発生回路等の回路のより高速な
動作を可能とできる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明の一実施例を示す詳細回路図、第３図は第１図に
示した回路の動作タイ鋭ングを示す図、第４図〜第６図
はこの発明の他の実施例を示す回路図、第７図は第４図
に示した回路についての回路シミュレーションの結果を
示す図、第８図は重なりのない２相りロック信号を発生
する回路の例を示す回路図、第９図は第８図の詳細回路
の例を示す回路図、第１０図は一般の重なりのない２相
りロフク信号を発生する回路の例を示す回路図、第１１
図は第１０図の回路の動作タイミングを示す図、第１２
図は従来の相補信号発生回路を示す回路図、第１３図は
第１２図に示した回路の動作タイミングを示す図である
。 図において、１はインバータ回路、２はハソファ回路、
３は入力端子、４ａは反転信号が出力される第１の出力
端子、４ｂは正転信号が出力される第２の出力端子、５
ａ〜５ｆは第１ない５第６のＰチャネルＭＯ３）ランジ
スタ、６ａ〜６ｒは第１ないし第６のＮチャネルＭＯ３
）ランジスタ、７は電源点、８は接地点、１０３〜１０
ｈは第１ないし第８のインバータ回路、１１は回路ブロ
ック、１２はクロック入力端子、１３ａ、１３ｂは第１
及び第２のクロック出力、１４ａ、１４ｂは第１及び第
２の２入力ＮＡＮＤ回路、２１ａはクロック入力端子、
２１ｂは反転クロック入力端子である。 なお図中同一符号は同−又は相当部分を示す。 第１！ｌ！ｌｌ 第２図 １　：　ｆ）／／／”５７Ｎｔ？ ２°／ルノア厩ｑ

Claims (1)

【特許請求の範囲】
1. （１）半導体集積回路において、 第１の入力を入力とし該第１の入力を反転した第１の出
   力を出力するインバータ回路と、上記第１の入力を入力
   とし該第１の入力を、上記インバータ回路が上記第１の
   入力に対して与える遅延時間と等しい時間遅延した第２
   の出力を出力するバッファ回路とを有する相補信号発生
   回路を備えたことを特徴とする半導体集積回路。