KR890004378B1 - 다이나믹 디바이더 2 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 따른 다이나믹 디바이더 2의 회로도.
제2도는 본 발명에 따른 다이나믹 디바이더 2의 입출력 파형도.
본 발명은 디바이더 2 회로에 관한 것으로 특히 다이나믹 디바이더 2 회로에 관한 것이다.
종래의 모오스 집적회로에 사용되던 디바이더 2 회로는 스태틱 디바이더 회로로써 프리셀 신호가 "하이"상태에서 "로우"상태로 떨어지고난후 클럭신호에 따라 스태틱 디바이더 2를 통해 이 분주된 수정신호를 발생했었다.
종래의 스태틱 디바이더 2는 1회로에서 1개의 신호를 발생했으며 스태틱 구조이므로 속도가 느린 문제가 있었다. 따라서 본 발명의 목적은 동작속도가 빠르고 회로구성이 간단하여 모오스 집적회로의 고집적화를 이룰 수 있으며 1디바이더 회로에서 이 분주된 위상과 듀티가 다른 신호를 여러개 발생할수 있는 다이나믹 디바이더 2 회로를 제공함에 있다.
본 발명의 다이나믹 디바이더 2는 일정 주파수 이상의 클럭신호를 주기적으로 입력하여 소정 캐패시터에 일시적으로 데이타를 유지시켜 논리 레벨을 유지하는 방법을 사용한다.
또한 본 발명의 다이나믹 디바이더 2는 마이콤(MICOM)등과 같이 모오스 집적회로의 구현에 있어서 고주파가 입력되는 오실레이터 클럭 디바이더 회로에 사용된다.
이하 본 발명은 첨부한 도면을 참조하여 상세히 설명한다.
제1도는 본 발명에 따른 다이나믹 디바이더(Dynamic Divider) 2의 회로도로서 도시한 바와같이 4개의 피모오스 트랜지스터(PM1-PM4)와 6개의 엔모오스 트랜지스터(NM1-NM6)와 3개의 캐패시터(C1-C3)로 구성되어 있으며 프리셀신호(이하 PS라 칭함)와 클럭신호(이하 CK라 칭함)을 입력으로 하여 Q1, Q2, Q3에서 출력을 한다.
제2도는 본 발명 다이나믹 디바이더 2의 입출력 신호를 나타낸 도면으로서 제2(a)도는 프리셀신호 PS, 제2(b)도는 클럭신호 CK, 제2(c)도는 출력신호 Q1, 제2(d)도는 출력신호 Q2, 제2(e)도는 출력신호 Q3이다.
이 회로는 항상 PS 신호가 "하이"로 입력된 상태에서 부터 시작한다.
이하 제2도의 다이나믹 디바이더 2를 제3도의 신호도를 참조하여 상세히 설명하면 다음과 같다.
PS 신호가 "하이"로 입력되고 CK 신호가 "하이"로 입력된 상태에서 트랜지스터 NM6는 온, PM4는 온, NM1는 온, NM2는 온상태가 되므로 초기상태로 캐패시턴스 C1는 "로우", C2는 "로우", C3는 "하이"상태로 차아지 되게된다. 이와같은 초기상태에서 PS신호가 "로우"상태가 되고 이 시점에서 CK 신호가 주기적으로 입력된다면 제3도의 a점에서 각 모오스 트랜지스터의 상태는 PM1는 오프, PM2는 온, NM1는 온, PM3는 오프, NM2는 온, NM3는 오프, PM4는 온, MN4는 온, NM5는 오프, NM6는 오프가 되므로 캐패시터 캐패시턴스 C1, C2, C3는 초기상태와 같게 된다. 제2도의 b점에서 살펴보면 CK 신호가 "로우"상태이므로 모오스트랜지스터 PM1는 오프, PM2는 온, NM1은 온, PM3는 온, NM2는 오프, NM3는 오프, PM4는 온, NM4는 오프, NM5는 오프, 상태가되고 캐패시턴스 C1은 "로우", C2는 "하이" C3는 "하이"상태로 차아지 되게된다. 제3도의 C점에서 살펴보면 CK 신호가 "하이"상태이고 이전에 캐패시턴스가 C1은 "로우" C2는 "하이", C3는 "하이" 상태이므로 모오스 트랜지스터 PM1는 오프, PM2는 오프, NM1는 온, PM3는 오프, NM2는 온, NM3는 오프, PM4는 오프, NM4는 온, NM5는 온상태가 되어 캐패시턴스 C1은 "로우", C2는 "하이", C3는 "로우" 상태로 차아지 되게 된다.
제2도의 d점에서 살펴보면 CK 신호가 "로우"상태이고 이전에 캐패시턴스가 C1은 "로우", C2는 "하이", C3는 "로우" 상태이었으므로 모오스 트랜지스터 PM1는 온, PM2는 오프, NM1는 오프, PM3는 온, NM2는 오프, NM3는 온, PM4는 오프, NM4는 오프, NM5는 온상태가 되어 캐패시턴스 C1는 "하이", C2는 "하이", C3는 "로우"상태로 차아지 되게된다.
제2도의 e점에서 살펴보면 CK 신호가 "하이"상태이고 이전에 캐패시턴스가 C1은 "하이" C2는 "하이", C3는 "로우"상태이었으므로 모오스 트랜지스터 PM1는, 오프, PM2는 오프, NM1는 온, PM3는 오프, NM2는 온, NM3는 온, PM4는 온, NM4는 온, NM5는 온상태가 되어 캐패시턴스 C1은 "로우", C2는 "로우", C3는 "하이"상태로 차아지 되게된다.
제2도의 f점에서 살펴보면 CK 신호가 "로우"상태이고 이전의 캐패시턴스가 C1는 "로우", C2는 "로우", C3는 "하이"상태이었으므로 모오스 트랜지스터 PM1는 오프, PM2는 온, NM1는 온, PM3는 온, NM2는 오프, NM3는 오프, PM4는 오프, NM4는 오프, NM5는 온 상태가 되어 캐패시턴스 C1은 "로우", C2는 "하이", C3는 "하이"상태로 차아지 된다.
본 발명에서 가장 중요한 부분은 제3도에 표시한 e점으로서 안전된 상태로 e점과 같은 데이타가 출력되기까지는 몇번의 상태를 거치게 된다. 이 e점에서 동작을 다시 한번 살펴보면 다음과 같다.
CK 신호가 "하이"이므로 모오스 트랜지스터 PM3는 오프, PM2는 오프, NM2는 온이되고 NM3는 이전캐패시터 차아지된 값이 "하이"상태이므로 온상태로 되어서 캐패시터 C2를 "로우"상태로 차아지 시키게 된다. 이와같이 C2가 "로우"상태로 차아지되면 e점 초기에 오프가 되므로 캐패시터 C3는 "로우"상태에서 "하이"상태로 바뀌게 된다.
"하이"상태가된 C3에 의해 PM1은 오프, NM1은 온상태가 되므로 캐패시터 C3에 의해 PM1는 오프가 되고 NM1는 온상태가 되므로 캐패시터 C1은 "하이"상태에서 "로우"상태로 바뀌게 된다.
이와같이 몇번의 상태를 거쳐서 e점에서의 캐패시터 C1, C2, C3의 상태가 안정이되며 결과적으로 C1은 "로우", C2는 "로우", C3는 "하이"상태로 바뀌게 된다.
본 발명은 다이나믹 디바이더 2 회로에서 캐패시터 C1, C2, C3는 CK 신호의 주파수에 따라서 회로 시뮬레이션(Circuit simulation)을 통해 가장 적당한 값을 구해야 한다.
만약 CK 신호가 고주파(High-Frequency)라면 모오스 트랜지스터 자체의 게이트 캐패시터 만으로도 원하는 디바이더 데이타를 얻을 수 있다.
상술한 바와같은 본 발명의 다이나믹 디바이더 2는 기존의 스태틱 디바이더에 비해 모오스 트랜지스터의 갯수가 반정도로 줄어들기 때문에 모오스 집적회로의 초고집적화 하는데 유리할 뿐 아니라 또한 다이나믹 회로의 특성을 따라 동작속도가 빠르다.
또한 본 발명의 다이나믹 디바이더 2는 회로를 구성하는 각 노오드(Node)에서 위상(Phase)과 듀티(Duty)가 서로 다른 신호가 출력되므로 기존의 1개의 신호만을 출력 시키는 스태틱 디바이더에 비해 모오스 집적회로의 시스템 클럭과 같은 신호를 구성하는데 효율적이다.
Claims (1)
- 디바이더 2 회로에 있어서, 고주파 클럭(CK)을 제 1 피모오스 트랜지스터(PM1)의 드레인과 제 1 엔모오스 트랜지스터(NM1)의 드레인 사이에 접속된 제 2 피모오스 트랜지스터 (PM2)에 입력하여 상기 제 1 피모오스 트랜지스터 및 제 1 엔모오스 트랜지스의 입력과 클럭신호가 "로우"의 같은 논리를 가질때 제 1 엔모오스 트랜지스터와 병렬로 접속된 제 1 캐패시터 C1를 충전하고 그 상태를 출력하는 제 1 출력수단과, 상기 클럭신호를 제 3 피모오스 트랜지스터(PM3)와 제 2 엔모오스 트랜지스터(NM2)에 입력하고 상기 제 1 출력수단의 출력을 제 3 엔모오스 트랜지스터(NM3)에 입력하여 상기 클럭신호와 제 1 출력수단의 출력이 "하이"의 같은 논리를 가질때 제 2 엔모오스 트랜지스터의 드레인과 제 3 피모오스 트랜지스터의 드레인의 접속점과 접지사이에 접속된 제 2 캐패시터(C2)를 방전하고 그 상태를 출력하는 제 2 출력수단과, 제 4 엔모오스 트랜지스터(NM4)에 클럭신호를 입력하고 상기 제 2 출력수단의 출력을 제 4 피모오스 트랜지스터와 제 5 엔모오스트랜지스터에 입력하며 제5 엔모오스 트랜지스트의 게이트와 접지사이에 프리셀신호(PS)를 입력으로 하는 제 6 엔모오스 트랜지스터(NM6)를 접속하여 프리셀신호가 "하이"에서 "로우"로 변한 다음 부터 클럭신호를 이분주하여 제 4 피모오스 트랜지스터의 드레인과 제 4 엔모오스 트랜지스터의 접속점과 접지사이에 접속된 제 3 캐패시터(C3)를 충전하며, 제 3 캐패시터의 이전상태를 제 1 출력수단의 제 1 피모오스 트랜지스터와 제 1 엔모오스 트랜지스터로 입력함을 특징으로 하는 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870006727A KR890004378B1 (ko) | 1987-06-30 | 1987-06-30 | 다이나믹 디바이더 2 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870006727A KR890004378B1 (ko) | 1987-06-30 | 1987-06-30 | 다이나믹 디바이더 2 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR890000968A KR890000968A (ko) | 1989-03-17 |
| KR890004378B1 true KR890004378B1 (ko) | 1989-10-31 |
Family
ID=19262483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019870006727A KR890004378B1 (ko) | 1987-06-30 | 1987-06-30 | 다이나믹 디바이더 2 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR890004378B1 (ko) |
-
1987
- 1987-06-30 KR KR1019870006727A patent/KR890004378B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890000968A (ko) | 1989-03-17 |
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