JPH0392913A - タイミング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、自己校正タイよング回路、具体的には２つの
コンデンサの比を用いるタイミング回路に関するもので
、主クロック周波数のサブ・サイクルを発生させ、主ク
ロックの周波数とは無関係なタイミングエッジを作る回
路に関するものである。

〔従来の技術〕

マイクロプロセッサのような複雑なデジタル・システム
では、すべてのシーケンシャル事象のもとになる複数の
タイミングエッジを有す必要がある。従来、ＲＣ回路又
は遅延線を用いるような、基準クロック信号の１つ又は
それ以上のエッジを遅延させることによってタイミング
エッジをつくる様々な技術が使用されてきた。しかし従
来技術の回路は、遅延回路からなるデバイスの製造の際
の温度及びプロセスの変動に左右されやすいため、ノイ
ズ及び精度の問題を含んでいた。これらの問題は、遅延
を変化させてしまうのである。このような変化は、デジ
タル論理システムに誤動作を引き起こす。さらに、別の
従来技術のシステムは、タップ遅延線の制御ステージに
制御電圧を与えるような電圧制御発振器を用いるか、又
はスイッチで可変される複数のコンデンサを用いた。こ
のようなシステムも同じような問題を含み、好ましくな
い副作用を有していた。

それ故に、正確さ及び緻密さが要求されるマイクロ回路
構成において、安定でノイズが無くしかも低電力で容易
に可変できるタイミング回路が必要とされてきた。

〔発明が解決しようとする課題〕

本発明は、正確で緻密で低電力のタイ箋ング回路を用い
てこれらのノイズ及び精度の問題を解決することを目的
とする。

〔課題を解決するための手段〕

タイミング回路は、ノイズが無く温度に左右されない正
確なタイごングエッジでしかもタイ旦ング・クロックの
整数倍でも分数でもないタイミングエッジをつくり、こ
れを正確なアナログを用いずにレシオ・コンデンサ回路
によって実行させる。

本発明は主クロック周波数の整数倍又は分数に限定され
ず、従来技術の回路よりも安定でノイズ問題も生じにく
く、より簡易でより安価でより製造しやすい回路であり
、同時に自己校正能力、゛素早い調整能力、迅速かつ容
易な拡張能力を有し、使用される素子のパラメータの絶
対値に依存しない精度をもつという点で従来技術の回路
よりも優れている。

さらに具体的にいうと、本発明はクロック及び制御電流
発生器に接続されるレシオ回路からなる。

本発明のレシオ回路は少なくとも２つのコンデンサを使
用し、各コンデンサはトランジスタと一列に接続され、
並列に接続されている。各コンデンサ・トランジスタ対
は、制御電流源及び接地の間で互いに並列に接続される
。選択されるコンデンサ・トランジスタ列内で少なくと
も１つのトランジスタがオフとなり、同時に別のコンデ
ンサ・トランジスタ列はクロック・サイクルに直接制御
される。コンデンサの充電及び放電の手段は、この回路
に含まれる。

このように、本発明はクロック・サイクル内においてク
ロック・サイクルの機能を果たすタイミングエッジを発
生させる回路に関する。

〔実施例〕

第１図は、人力クロック信号に依存しない正確なタイ５
ング・パルスを得るための回路の構或図を示す。

基本的にこの回路は、レベル遷移の数を数えるためのカ
ウンタ１０を有し、選択された時間に電流源回路１１は
レシオ回路１２に選択された電流レベルを送る。カウン
タ１３ａ，２つのＡＮＤ回路１３ｂ及び１３ｃ，２つの
ＯＲ回路１３ｄ及び１３ｍ、微分回路１３ｅ及びラッチ
回路１３ｆを有する制御論理回路ｌ３は、レシオ回路ｌ
２に線１３ｈに制御信号をそして線１３ｋにリセット信
号を送る。制御論理回路Ｉ３のカウンタ１３ａは、クロ
ック５０及びＡＮＤ回路１３ｂに接続され、さらに線６
０を通って３つの入力を受け取るＡＮＤ回路１４の第１
の人力に接続されている。このＡＮＤ回路１４の出力は
、インバータ１４ａを経てカウンタ１０へ送られる。ク
ロック５０はカウンタ１３ａのみならず、インバータ５
０ａを経てＡＮＤ回路１３ｂ及び１３ｃへ、そして微分
回路１７へも接続される。

試験信号ａ１６は、レシオ回路１２、ＡＮＤ回路１４及
び１３ｂ、微分回路１８ｂに接続され、さらにインパー
タ１６ａを経てＡＮＤ回路１３ｃに接続されている。微
分回路１８ｂは、ＯＲ回路１３ｍを経てラッチ回路１３
ｆのリセットに接続される。レシオ回路１２は、差動増
幅器２１の入力２１ａに接続される。この差動増幅器２
１は、もう１つの入力２ｌｂに接続される基準電圧源２
３を有する。そしてこの差動増幅器２ｌの出力２１ｃは
微分回路２４を経て回路出力２５に送られ、そこから制
御論理回路１３のＯＲ回路１３ｍを経てラッチ回路１３
ｆに送られ、ＡＮＤゲート１８ａを経て比較ラッチ回路
１８にも送られる。ＡＮＤ回路１３ｂの出力はＯＲ回路
１３ｄへ送られ、一方ではＡＮＤ回路１３ｃの出力はＯ
Ｒ回路１３ｄの別の人力へ送られる。ＯＲ回路１３ｄの
出力は微分回路１３ｅを経てラッチ回路１３ｆへ送られ
る。

微分回路１７の出力は、ＡＮＤ回路１８ａを経て、比較
ラッチ回路１８へ送られる。このＡＮＤ回路１８ａでは
、微分回路ｌ７の出力が出力２５と論理積され比較ラッ
チ回路ｌ８を設定する。この比較ラッチ回路１８は、微
分回路１８ｂの出力によってリセットされる。所定の比
較がなされると、比較ラッチ回路ｌ８の出力はインバー
タ１９によってレベル変換され、ＡＮＤ回路１４の第２
の入力へ送られる。

第１図のレシオ回路１２の詳細な図を第２図に示す。第
２図に示されるように、この回路はＱ，ないしＱ６の６
つのトランジスタ、異なる静電容量値のコンデンサＣ１
及びＣ２、ＡＮＤゲート３０を有する。このＡＮＤゲー
ト３０をレシオ回路から分離し、外に出しても構わない
。第２図において、線１３ｈのラッチ回路１３ｆからの
信号と共に、試験信号１６がＡＮＤゲートに与えられる
。

このラッチ信号線１３ｈは、トランジスタＱ，及びＱ６
のゲートにも接続される。ラッチ回路１３ｆからのもう
１つの線１３ｋは、トランジスタＱ，、Ｑ４及びＱ，の
ゲートに接続される。ＡＮＤゲート３０の出力はトラン
ジスタＱ２のゲートに送られる。第２図に示されるよう
に、トランジスタＱ，及びＱ２のソースは共通ノードＢ
に接続され、ドレインはそれぞれコンデンサＣ１及びＣ
ｔを経て、それぞれリセット・トランジスタＱ３及びＱ
４を経て接地される。トランジスタＱ，のソースは電流
源回路ｌ１からの出力と接続され、ドレインはノードＢ
に接続される。同時にトランジスタＱ５のソースもノー
ドＢに接続され、ドレインは接地される。

第３図は、第１図及び第２図で示されたノード及び回路
を選択するパルス形状を表わしたタイ兆ング図である。

まずはじめにクロック５０を動作し、試験信号源１６を
低レベルに保持すると仮定する。また、カウンタ１０の
すべての桁をＯに合わせる等行なって、リセットし、レ
シオ回路ｌ２に電流源ｌ１から電流を供給しないとする
。こうするとレシオ回路１２内のノードＢは電圧が変化
せず、出力２５は低レベルとなる。

時間Ｔ０においてクロック５０は立ち上がり、カウンタ
１３ａは高レベルになり、クロックが再び高レベルにな
るまで保持されるような第１状態にラッチされる。この
ラッチ状態において、カウンタ１３ａは高レベル信号を
、線６０を通ってＡＮＤ回路１４に送る。しかし、試験
信号源１６が低レベルであるので、ＡＮＤ回路１４は低
レベルのままで線１４ｅを高レベルに保持させる。第２
図に示されるレシオ回路１２内のＡＮＤ回路３０も低レ
ベルのままである。従ってトランジスタＱ２のゲートは
低レベルで保持され、トランジスタＱ２はオフのままと
なる。

時間Ｔ＋において、クロック５０が低レベルになる時微
分回路１７は高レベルのパルスを出すが、増幅器２１が
低レベルなのでＡＮＤ回路１８ａは低レベルのままとな
る。同時に試験信号源ｌ６は高レベルとなる。試験信号
源１６が高レベルになると、微分回路１８ｂはラッチ回
路１３ｆ及び１８の両方をリセットさせ、高レベルにす
る信号（図示されていない）を出す。ラッチ回路１３ｆ
がリセットされると、線１３ｈは低レベルになり、同時
に比較ラッチ回路１８からの信号がインバータ１９を通
って、ＡＮＤ回路１４に接続する線ｌ４ｂを高レベルに
させる。カウンタ１３ａからの線６０の信号、試験信号
源１６からの信号、及びインバータ１９からの線１４ｂ
の信号のすべての高レベル人力信号を受けとると、ＡＮ
Ｄ回路１４は高レベル信号を出す。この高レベル信号は
インバータ１４ａによってレベル変換され、線１４ｅを
通ってカウンタ１０に低レベル信号として送られる。高
レベルの遷移を入力線１４ｅに受け取る時のみカウンタ
１０が減少するので、カウンタ１０の値は変化しない。

また、時間Ｔ１においてラッチ回路１３ｆの出力線１３
ｈは低レベルとなり、トランジスタＱ＋、及びＱ＆をオ
フに保持させる。

線１３ｋは高レベルとなり、トランジスタＱ３、Ｑ４及
びＱ５をオンにさせる。従ってノードＢは低レベルのま
まで、コンデンサＣ，及びＣｔは放電されたままとなる
。この時間Ｔ，において、回路は初期設定される． 時間Ｔ２においてクロック５０は再び高レベルとなる。

これによってカウンタ１３ａは低レベルとなり、線６０
でＡＮＤ回路１４に低レベル信号を送る。同時にＡＮＤ
回路１３ｂへの線１３ｊは高レベルとなるが、クロック
５０が高レベルであることで、インバータ５０ａは線５
０ｂで低レベル信号を送り、ＡＮＤ回路１３ｂを低レベ
ルに保持させる。線６０が低レベルになると、ＡＮＤ回
路１４は低レベルとなり、インバータ回路１４ａは線１
４ｅでカウンタ１０の入力に高レベル信号を送り、従っ
てカウンタ１０は減少する。カウンタ１０の減少によっ
て電流源１１はオン状態になり、レシオ回路１２に最大
電流を供給する。しかし、線１３ｈが低レベルなので、
トランジスタＱ．、Ｑ２及びＱ６のすべてがオフのまま
で、しかもトランジスタＱ．　、Ｑ．及びＱ５のすべて
がオンのままで、従ってノードＢも低レベルのままとな
る。

時間Ｔ３において、クロック信号５０は低レベルのまま
のカウンタ１３ａの状態に影響を与えずに、再び低レベ
ルとなる。すると線５０ｂは高レベルとなり、ＡＮＤ回
路１３ｂ及びＯＲ回路１３ｄをイネーブルし、従って微
分回路１３ｅから導びかれる線は、ラッチ回路１３ｆを
立ち上がらせ設定する。ラッチ回路１３ｆが設定される
と、線１３ｈは高レベルとなり、線１３ｋは低レベルと
なる。線１３ｈが立ち上がると、レシオ回路１２内でト
ランジスタＱ．，Ｑ２及びＱ，はオンとなり、トランジ
スタＱ．　、Ｑ．及びＱ，はオフとなる。このことで電
流源ｌ１からの電流が並列に組合わせたコンデンサＣＩ
及びＣ２に供給され、基準電圧源２３と等しくなるまで
ノードＢの電圧を上げる。基準電圧源２３の電圧レベル
は、コンデンサＣ，及びＣ２の操作範囲によって決めら
れる。

時間Ｔ３Ａにおいて、ノードＢが基準電圧源２３の値に
達すると、比較回路として働く差動増幅器２ｌは低レベ
ルから高レベルとなり、微分回路２４は出力線２５に高
レベルのパルスを出す。ＯＲ回路１３ｍ及びＡＮＤ回路
１８ａに供給されるこの出力線２５の出力パルスは、Ｏ
Ｒ回路１３ｍを経てラッチ回路１３ｆをリセットし、ま
たＡＮＤ回路１８ａの片方にこのパルスを与える。ラッ
チ回路１３ｆがリセットされたので、線１３ｋは高レベ
ルとなりトランジスタＱ３、Ｑ４及びＱ，をオンにし、
線１３ｈは低レベルとなりトランジスタＱ．，Ｑ．及び
Ｑ６をオフにする。このことでコンデンサＣＩ及びＣ２
は放電し、ノードＢは次の充電及び放電のサイクルの準
備をする。微分回路１３ｅの出力線が低レベルであるの
でラッチ回路１３ｆは変化せず、線１３ｋは高レベルの
ままで線１３ｈは低レベルのままである。

クロックが高レベルから低レベルへの遷移状態にないの
で、ＡＮＤゲート１８ａはイネーブルされず、微分回路
１７からのパルスは出力線２５と同期しない。ＡＮＤゲ
ートｌ８ａはイネーブルされず、比較ラッチ回路１８は
非設定状態又は低レベル状態のままである。

時間Ｔ，においてクロックは再び高レベルになり、カウ
ンタ入力線１４ｅは低レベルになる。そして再びクロッ
ク・パルスが立ち上がる時間Ｔ６において、線１４ｅは
再び高レベル状態になり、カウンタ１０は再び減少する
。このようにクロック・サイクルＴ２において始まった
充電及び放電サイクルが繰り返される。カウンタ１３ａ
が低レベルになる場合には、線６０も低レベルになり、
カウンタｌＯの入力線１４ｅは高レベルになってカウン
タ１０を１つ減少させ、電流源１１の設定を変える。そ
の結果、わずかに少ない電流がレシオ回路内のコンデン
サＣｌ゛及びＣ２に充電される。

この電流源１１からの少ない電流で２つのコンデンサＣ
Ｉ及びＣｚを充電させるには、その分長い時間を必要と
する。しかし、やはり微分回路１７の出力１７ａの立ち
上がりは、出力線２５の立ち上がりとは一致せず、ラッ
チ回路１８はイネーブルされず、コンデンサＣ１及びＣ
２は前述のように放電される。再びサイクルは時間Ｔｌ
３まで繰り返されると、電流源１１からさらに少ない電
流がコンデンサＣ１及びＣ２に充電され、その分長い時
間が必要となり、ついに出力線２５のパルス及び微分回
路ｌ７の出力１７ａが同期し、ＡＮＤゲ−｝１８ａによ
って検出される。そして比較ラッチ回路工８の出力線１
８ｃは高レベルとなり、インバータ１９の出力は低レベ
ルとなる。従ってＡＮＤゲート１４はイネーブルされず
、カウンタ１０の減少は起こらない。比較ラッチ回路ｌ
８の出力線１８ｃが高レベルになる、外部にある回路（
図示されていない）はクロック５ｏの次の高レベル遷移
時間Ｔ１４において試験信号源１６をリセットする。従
ってＡＮＤゲー｝１３ｂ及びＡＮＤゲートｌ４はイネー
ブルされないが、ＡＮＤゲート１３ｃはイネーブルされ
る。

時間Ｔ，ＳＳＴ，，・旧・・においてクロック５ｏは再
び低レベル遷移し、インバータ５０ａを経てＡＮＤゲー
ト１３ｃ及び１３ｄは高レベルとなり、線１３ｈが高レ
ベルとなるようにラッチ回路１３ｆは設定される。試験
信号線１６が低レベルであるので、ＡＮＤゲート３０は
設定されず、トランジスタＱ！はオフのままである。試
験信号１６が低レベルの間、カウンタ１０は固有値に設
定され、電流源１ｌからの電流がコンデンサＣＩのみに
充電される。このことはクロック５０の連続する低レベ
ル状態間の時間よりも短い時間内で起こり、再び試験信
号ｌ６が立ち上がってパルスＴ２及びＴｌ３の間の前述
のようなサイクルが繰り返されるまで、続けられる正確
なサブ・サイクルのタイミング発生器を与える。

１つの半導体チップ内に前述のようなトランジスターコ
ンデンサのレシオ回路を与えることによって、レシオ回
路のトランジスタ及びコンデンサの比及び自己トラッキ
ングの態様を決定する際の重要な利点が確認された。

例えば、コンデンサＣＩ及びＣｚは所望の比に依存して
、等しい値にも異なる値にもなりうる。

〔発明の効果〕

本発明は、従来技術の回路よりも安価でしかも製造しや
すい精密なタイξング回路を提供することができる。

【図面の簡単な説明】

第１図は本発明のレシオ回路を用いたシステムの構成図
である。 第２図は本発明のレシオ回路の詳細図である。 第３図は第１図の回路の様々なノードにおいて現われる
パルスを示すタイミング図である。 １０、１３ａ・・・・カウンタ、１１・・・・電流源、
１２・・・・レシオ回路、１３・・・・制御論理回路、
１４、１３ｂ、１　３　ｃ，１　８ａ，３０・−−−Ａ
ＮＤ回路、１３ｄ、１３ｍ・・・・ＯＲ回路、１３ｅ，
１７、１８ｂ，２４・−・−微分回路、１４ａ、１９、
５ｏａ・・・・インバータ、１３ｆ、１８・・・・ラッ
チ回路、２ｌ・・・・差動増幅器、２３・・・・基準電
圧源、１６・・・・試験信号源、５０・・・・クロック
信号源、Ｑ１〜Ｑ６・・・・トランジスタ、ＣＩ　、Ｃ
ｔ・・・・コンデンサ。

Claims (1)

1. 【特許請求の範囲】 １、一定の周波数のクロック・サイクルを生成するクロ
   ック手段と、 電流源と、 互いに並列に接続され前記電流源及びコンデンサと直列
   に接続された一対のトランジスタと、前記各トランジス
   タ対を前記クロックに接続する手段と、 前記クロックサイクルの１サイクルの時間周期よりも短
   い時間で前記コンデンサの１つを選択的に充電及び放電
   させる手段とを備えた自己校正タイミング回路。 ２、クロック手段と、 制御された電流を発生する手段と、 前記クロック手段及び前記制御された電流を発生する手
   段に接続されたレシオ回路とを備えたものおいて、 前記レシオ回路は少なくとも２つのコンデンサを有し、 前記各コンデンサは各々トランジスタと直列に接続され
   、 前記各コンデンサとトランジスタの直列接続は、前記制
   御された電流発生手段及び接地の間で並列に接続され、 前記クロック手段は、前記対のトランジスタの一方のト
   ランジスタの制御電極に直接的に接続され、 かつ、前記対のトランジスタの他方のトランジスタを選
   択的にオフにする手段と、 前記コンデンサを放電させる手段とを備えていることを
   特徴とする、クロックサイクル内でのタイミング・エッ
   ジ発生回路。