JPH11205096A - ダブル・エッジトリガ・フリップフロップ - Google Patents

Abstract

(57)【要約】 【課題】 ダブル・エッジトリガ・フリップフロップに
おいて、クロック信号の電位が一定の期間にデータ信号
の電位が複数回変化した場合に消費する電力を削減して
低消費電力化を実現する。 【解決手段】 ゲート回路２１，２２，２３を備えてお
り、ゲート回路２１（２２）は、データ信号１０および
クロック信号１１（クロック反転信号１２）が同レベル
のときにそれを反転したレベルを出力し、それ以外のと
きにはハイインピーダンス状態をとる。また、ゲート回
路２１，２２は、クロック信号１１および反転クロック
信号１２の電位が一定の期間にデータ信号１０の電位が
変化しても、ただ一度出力電位を変化するだけでそれ以
上の電位の遷移は起こさない。ゲート回路２３は、接続
されたゲート回路２１，２２の出力電位が共に同レベル
のときにはそれを反転したレベルを出力し、それ以外の
ときにはそれ以前の出力電位を維持出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ等のＬＳＩに用いられるダブル・エッジトリガ・フリ
ップフロップに関するものである。

【０００２】

【従来の技術】近年、マイクロプロセッサ等のデジタル
ＬＳＩは、大規模化の一途をたどっているが、そこで使
用される回路の大部分は、フリップフロップとフリップ
フロップの間に組合せ回路をはさむことで構成される同
期型の順序回路よりなっている。この様なＬＳＩにおい
ては、それに含まれる全てのフリップフロップにクロッ
ク信号を供給するために要する消費電力がＬＳＩ全体で
消費する電力の数１０％に達すると言われている。

【０００３】通常、上記の様な順序回路にはエッジトリ
ガ型のフリップフロップが用いられており、それはクロ
ックの立ち上がりエッジに同期してその出力を更新す
る。最近のデジタルＬＳＩに多いＣＭＯＳ型の回路の場
合、信号の立ち上がり／立ち下がりの両方で電力を消費
するのに対して、上記のエッジトリガ型フリップフロッ
プでは見かけ上、クロックの立ち上がりエッジのみを使
用するため、クロック信号の立ち下がりの際に消費され
る電力（すなわち、クロックの消費する電力の半分）は
有効に利用されているとは言えない。

【０００４】そこで、クロックの立ち上がり／立ち下が
りの両方に同期して出力を更新するダブル・エッジトリ
ガ・フリップフロップが提案されている（例えば、特開
平６−１５２３３６号公報，特開平２−２７８１１号公
報）。以下、図面を用いて上記の従来例について説明す
る。まず、特開平６−１５２３３６号公報に示されたも
のを第１の従来例として説明する。

【０００５】図５は第１の従来例のダブル・エッジトリ
ガ・フリップフロップの回路図である。図５において、
３１，３２，３３，３４はＣＭＯＳトランジスタからな
るダイナミックタイプのゲート回路（以下、単に「ゲー
ト」という）、３５はＮＡＮＤゲートである。この第１
の従来例では、データ信号１０を入力し、Ｐチャンネル
側にクロック信号１１／反転クロック信号１２入力のあ
るゲート３１／３３と、プリチャージ電位がハイレベル
となるダイナミックインバータであるゲート３２／３４
とが各々直列に接続されて、それらの出力がスタティッ
クタイプのＮＡＮＤゲート３５に接続され、出力信号１
３を出力する構成となっている。

【０００６】すなわち、ゲート３１，３２は、クロック
信号１１の立ち上がりエッジに同期したＤタイプのエッ
ジトリガ・フリップフロップ（ただし、クロック信号１
１がロウレベルの期間はハイレベルを出力）を構成し、
また、ゲート３３，３４は、反転クロック信号１２の立
ち上がりエッジに同期したＤタイプのエッジトリガ・フ
リップフロップ（ただし、反転クロック信号１２がロウ
レベルの期間はハイレベルを出力）を構成して、ＮＡＮ
Ｄゲート３５において双方の出力が合成される構成とな
っている。

【０００７】以上の様に構成された第１の従来例のダブ
ル・エッジトリガ・フリップフロップについて、以下そ
の動作を図６に示すタイミングチャートを用いて説明す
る。クロック信号１１がロウレベルのときには、ゲート
３１はインバータとして動作し、データ信号１０の入力
を反転した電位を出力する。ゲート３２はクロック信号
１１のロウレベルによりハイレベルにプリチャージさ
れ、ハイレベルを出力する。

【０００８】クロック信号１１が立ち上がってハイレベ
ルに遷移した（同時に反転クロック信号１２は立ち下が
ってロウレベルに遷移した）ときの状況を考察する。こ
のとき、データ信号１０がロウレベルであった場合、ゲ
ート３１はハイ・インピーダンス状態（ＨｉＺ）とな
り、その出力は以前の値すなわちハイレベルを保持す
る。したがって、ゲート３２はディスチャージしてロウ
レベルを出力し、ＮＡＮＤゲート３５はハイレベルの出
力信号１３を出力する。

【０００９】また、データ信号１０がハイレベルであっ
た場合は、ゲート３１はロウレベルを出力する。したが
って、ゲート３２はハイ・インピーダンス状態（Ｈｉ
Ｚ）となり、その出力は以前の値すなわちハイレベルを
保持する。この時、ゲート３４は、反転クロック信号１
２のロウレベルによりハイレベルを出力するため、ＮＡ
ＮＤゲート３５は両入力がハイレベルとなり、ロウレベ
ルの出力信号１３を出力する。

【００１０】次に、クロック信号１１が立ち下がってロ
ウレベルに遷移した（同時に反転クロック信号１２は立
ち上がってハイレベルに遷移した）ときの状況を考察す
る。このとき、データ信号１０がロウレベルであった場
合、ゲート３３はハイ・インピーダンス状態（ＨｉＺ）
となり、その出力は以前の値すなわちハイレベルを保持
する。したがって、ゲート３４はディスチャージしてロ
ウレベルを出力し、ＮＡＮＤゲート３５はハイレベルの
出力信号１３を出力する。

【００１１】また、データ信号１０がハイレベルであっ
た場合は、ゲート３３はロウレベルを出力する。したが
って、ゲート３４はハイ・インピーダンス状態（Ｈｉ
Ｚ）となり、その出力は以前の値すなわちハイレベルを
保持する。この時、ゲート３２は、クロック信号１１の
ロウレベルによりハイレベルを出力するため、ＮＡＮＤ
ゲート３５は両入力がハイレベルとなり、ロウレベルの
出力信号１３を出力する。

【００１２】上記のように、第１の従来例の回路は、ク
ロック信号１１の立ち上がり（反転クロック１２の立ち
下がり）および立ち下がり（反転クロック１２の立ち上
がり）の両エッジに同期してデータ信号１０をサンプリ
ングし、その反転を出力信号１３に出力するダブル・エ
ッジトリガ・フリップフロップとして動作する。次に、
特開平２−２７８１１号公報に示されたものを第２の従
来例として説明する。

【００１３】図７は第２の従来例のダブル・エッジトリ
ガ・フリップフロップの回路図である。図７において、
４１，４２はデータ信号１０を入力するラッチ回路、４
３はマルチプレクサ回路である。ラッチ４１，４２はそ
れぞれデータ信号１０を入力し、ラッチ４１はクロック
信号１１をイネーブル信号（Ｅ）とし、ラッチ４２は反
転クロック信号１２をイネーブル信号（Ｅ）として接続
する。マルチプレクサ回路４３は、ラッチ４１およびラ
ッチ４２の出力を入力して、クロック信号１１の電位に
より入力のいずれかを選択して出力信号１３として出力
する構成となっている。

【００１４】以上の様に構成された第２の従来例のダブ
ル・エッジトリガ・フリップフロップについて、以下そ
の動作を図８に示すタイミングチャートを用いて説明す
る。クロック信号１１がロウレベル（すなわち、反転ク
ロック信号１２がハイレベル）の時には、ラッチ４２は
イネーブルの状態となりデータ信号１０の入力の電位を
出力に伝達する。そして、クロック信号１１が立ち上が
ってハイレベルに遷移した時（同時に反転クロック信号
１２は立ち下がってロウレベルに遷移する）には、ラッ
チ４２は保持状態となり、この時のデータ信号１０がロ
ウレベルであった場合にはロウレベルを、ハイレベルで
あった場合にはハイレベルを保持出力する。この時（ク
ロック信号１１がハイレベルの期間）、マルチプレクサ
回路４３はラッチ４２に保持された出力を選択して出力
信号１３として出力する。また、このとき、ラツチ４１
はイネーブルの状態となりデータ信号１０の入力の電位
を出力に伝達している。

【００１５】次に、クロック信号１１が立ち下がってロ
ウレベルに遷移した時（同時に反転クロック信号１２は
立ち上がってハイレベルに遷移する）には、ラッチ４１
は保持状態となり、この時のデータ信号１０の電位をク
ロック信号１１がロウレベルである期間保持出力する。
この期間、マルチプレクサ回路４３はラッチ４１に保持
された出力を選択して出力信号１３として出力する。

【００１６】上記のように、第２の従来例の回路におい
ても、クロック信号１１および反転クロック信号１２の
立ち上がり／立ち下がり両エッジに同期してデータ信号
１０をサンプリングし、出力信号１３に出力するダブル
・エッジトリガ・フリップフロップとして動作する。

【００１７】

【発明が解決しようとする課題】上記第１および第２の
従来例のダブル・エッジトリガ・フリップフロップにお
いては、クロック信号の立ち上がり／立ち下がり両エッ
ジに同期して出力を更新することにより、クロック信号
の供給に消費する電力を有効に利用できる様になってい
る。しかしながら、これらのフリップフロップはデータ
信号１０の入力の電位が変化した時に消費する電力に関
して必ずしも有効とはいえない。

【００１８】すなわち、一般的に組合せ回路の出力をフ
リップフロップのデータ信号へ入力する場合、組合せ回
路の出力は必ずしも一度の電位の変化では確定せず、何
度かの変化を経た後で最終的な電位に確定する場合が多
い。この場合、上記の第１の従来例のダブル・エッジ・
フリップフロップにおいては、データ信号１０の電位の
変化に応じて、クロック信号１１がロウレベルの場合で
あればゲート３１が、また反転クロック信号１２がロウ
レベルの場合であればゲート３３がその出力する電位を
何度も変化し（図６）、その度にそこで電力を消費する
ことになる。第２の従来例の場合も同様に、ラッチ４１
もしくはラッチ４２の出力がデータ信号１０の電位の変
化に応じて変化し（図８）、電力を消費する。

【００１９】図９に一般的なクロック信号の立ち上がり
に同期してデータを更新するエッジトリガ型のフリップ
フロップの回路図を示し、図１０にそのタイミングチャ
ートを示す。この回路は、データ信号１０と反転クロッ
ク信号１２を接続するマスターラッチ５１に、クロック
信号１１を接続するスレーブラッチ５２が接続された構
成であり、図１０に示すように、クロック信号１１の立
ち上がり（反転クロック信号１２の立ち下がり）に同期
して、データ信号１０をサンプリングし出力信号１３に
出力する。このエッジトリガ型のフリップフロップにお
いては、クロック信号１１がハイレベルの期間には、デ
ータ信号１０に入力する電位が変化してもマスターラッ
チ５１の出力する電位が変化することはなく、フリップ
フロップ内部で消費する電力は上記のダブル・エッジト
リガ・フリップフロップに比較して少ないと言える。

【００２０】したがって、上記のダブル・エッジトリガ
・フリップフロップを使用して順序回路を構成した場
合、エッジトリガ・フリップフロップを使用した場合に
比較してフリップフロップ内部での電力消費が大きくな
るという問題が発生する。さらに、第１の従来例におい
ては、ダイナミックタイプのゲート回路３１，３２，３
３，３４が用いられており、これらがハイインピーダン
ス状態（ＨｉＺ）となった期間は、それ以前の出力電位
を保持している必要がある。したがって、クロック信号
１１および反転クロック信号１２に入力するクロック周
波数が低い場合には、ＣＭＯＳ回路のリーク電流の影響
により電位の保持が困難となり、動作不能になるという
問題点がある。

【００２１】本発明の第１の目的は、クロック信号の電
位が一定の期間にデータ信号の電位が変化しても、ゲー
ト内部で消費する電力の少ないダブル・エッジトリガ・
フリップフロップを提供することである。また、本発明
の第２の目的は、第１の目的に加え、ハイインピーダン
ス状態による電位の保持が困難となる様な低いクロック
周波数で動作が可能なダブル・エッジトリガ・フリップ
フロップを提供することである。

【００２２】

【課題を解決するための手段】請求項１記載のダブル・
エッジトリガ・フリップフロップは、データ信号とクロ
ック信号を入力する第１のゲート回路と、データ信号と
反転クロック信号を入力する第２のゲート回路と、第１
のゲート回路の出力信号と第２のゲート回路の出力信号
とを入力して出力信号を出力する第３のゲート回路とを
備えている。

【００２３】第１のゲート回路は、電源電位と接地電位
との間に、第１および第２のＰチャンネル型ＭＯＳトラ
ンジスタの直列回路と第１および第２のＮチャンネル型
ＭＯＳトランジスタの直列回路とを直列に接続してい
る。第２のゲート回路は、電源電位と接地電位との間
に、第３および第４のＰチャンネル型ＭＯＳトランジス
タの直列回路と第３および第４のＮチャンネル型ＭＯＳ
トランジスタの直列回路とを直列に接続している。

【００２４】第３のゲート回路は、電源電位と接地電位
との間に、第５および第６のＰチャンネル型ＭＯＳトラ
ンジスタの直列回路と第５および第６のＮチャンネル型
ＭＯＳトランジスタの直列回路とを直列に接続し、電源
電位と接地電位との間に、第７および第８のＰチャンネ
ル型ＭＯＳトランジスタの並列回路と第９のＰチャンネ
ル型ＭＯＳトランジスタと第７のＮチャンネル型ＭＯＳ
トランジスタと第８および第９のＮチャンネル型ＭＯＳ
トランジスタの並列回路とを直列に接続し、第５および
第６のＰチャンネル型ＭＯＳトランジスタの直列回路と
第５および第６のＮチャンネル型ＭＯＳトランジスタの
直列回路との接続点と、第９のＰチャンネル型ＭＯＳト
ランジスタと第７のＮチャンネル型ＭＯＳトランジスタ
との接続点とを出力信号線に接続し、この出力信号線を
インバータ回路の入力端に接続し、インバータ回路の出
力端を第９のＰチャンネル型ＭＯＳトランジスタのゲー
トおよび第７のＮチャンネル型ＭＯＳトランジスタのゲ
ートに接続している。

【００２５】さらに、第１のゲート回路の第１および第
２のＰチャンネル型ＭＯＳトランジスタの直列回路と第
１および第２のＮチャンネル型ＭＯＳトランジスタの直
列回路との接続点を、第３のゲート回路の第５および第
７のＰチャンネル型ＭＯＳトランジスタのゲートおよび
第５および第９のＮチャンネル型ＭＯＳトランジスタの
ゲートに接続し、第２のゲート回路の第３および第４の
Ｐチャンネル型ＭＯＳトランジスタの直列回路と第３お
よび第４のＮチャンネル型ＭＯＳトランジスタの直列回
路との接続点を、第３のゲート回路の第６および第８の
Ｐチャンネル型ＭＯＳトランジスタのゲートおよび第６
および第８のＮチャンネル型ＭＯＳトランジスタのゲー
トに接続している。

【００２６】そして、クロック信号を、第１のゲート回
路の第１のＰチャンネル型ＭＯＳトランジスタのゲート
および第２のＮチャンネル型ＭＯＳトランジスタのゲー
トに入力し、反転クロック信号を、第２のゲート回路の
第３のＰチャンネル型ＭＯＳトランジスタのゲートおよ
び第４のＮチャンネル型ＭＯＳトランジスタのゲートに
入力し、データ信号を、第１のゲート回路の第２のＰチ
ャンネル型ＭＯＳトランジスタのゲートおよび第１のＮ
チャンネル型ＭＯＳトランジスタのゲートと、第２のゲ
ート回路の第４のＰチャンネル型ＭＯＳトランジスタの
ゲートおよび第３のＮチャンネル型ＭＯＳトランジスタ
のゲートとに入力するようにしている。

【００２７】この構成により、クロック信号および反転
クロック信号の電位がハイレベルまたはロウレベルで一
定の期間にデータ信号の電位が複数回変化しても、第１
のゲート回路もしくは第２のゲート回路の出力電位はた
だ一度ハイレベルもしくはロウレベルに変化するだけで
それ以上の出力電位の遷移を起こさない。このように、
クロック信号および反転クロック信号の電位が一定の期
間にデータ信号の電位が変化した場合の内部ゲートの出
力電位の変化による電力の消費を削減して、低消費電力
化を実現できる。

【００２８】請求項２記載のダブル・エッジトリガ・フ
リップフロップは、請求項１記載のダブル・エッジトリ
ガ・フリップフロップにおいて、第１のゲート回路は、
第２のＰチャンネル型ＭＯＳトランジスタと第１のＮチ
ャンネル型ＭＯＳトランジスタとを隣接して接続し、第
２のＰチャンネル型ＭＯＳトランジスタに第１０のＰチ
ャンネル型ＭＯＳトランジスタを並列接続し、第１のＮ
チャンネル型ＭＯＳトランジスタに第１０のＮチャンネ
ル型ＭＯＳトランジスタを並列接続し、第２のＰチャン
ネル型ＭＯＳトランジスタおよび第１のＮチャンネル型
ＭＯＳトランジスタの接続回路と並列に、第１１のＰチ
ャンネル型ＭＯＳトランジスタおよび第１１のＮチャン
ネル型ＭＯＳトランジスタの直列回路を接続している。

【００２９】また、第２のゲート回路は、第４のＰチャ
ンネル型ＭＯＳトランジスタと第３のＮチャンネル型Ｍ
ＯＳトランジスタとを隣接して接続し、第４のＰチャン
ネル型ＭＯＳトランジスタに第１２のＰチャンネル型Ｍ
ＯＳトランジスタを並列接続し、第３のＮチャンネル型
ＭＯＳトランジスタに第１２のＮチャンネル型ＭＯＳト
ランジスタを並列接続し、第４のＰチャンネル型ＭＯＳ
トランジスタおよび第３のＮチャンネル型ＭＯＳトラン
ジスタの接続回路と並列に、第１３のＰチャンネル型Ｍ
ＯＳトランジスタおよび第１３のＮチャンネル型ＭＯＳ
トランジスタの直列回路を接続している。

【００３０】そして、第１のゲート回路の第３のゲート
回路に接続する第２のＰチャンネル型ＭＯＳトランジス
タと第１のＮチャンネル型ＭＯＳトランジスタとの接続
点を、第２のゲート回路の第１３のＰチャンネル型ＭＯ
Ｓトランジスタのゲートおよび第１３のＮチャンネル型
ＭＯＳトランジスタのゲートにも接続している。また、
第２のゲート回路の第３のゲート回路に接続する第４の
Ｐチャンネル型ＭＯＳトランジスタと第３のＮチャンネ
ル型ＭＯＳトランジスタとの接続点を、第１のゲート回
路の第１１のＰチャンネル型ＭＯＳトランジスタのゲー
トおよび第１１のＮチャンネル型ＭＯＳトランジスタの
ゲートにも接続している。さらに、第１のゲート回路の
第１１のＰチャンネル型ＭＯＳトランジスタと第１１の
Ｎチャンネル型ＭＯＳトランジスタとの接続点を、第２
のゲート回路の第１２のＰチャンネル型ＭＯＳトランジ
スタのゲートおよび第１２のＮチャンネル型ＭＯＳトラ
ンジスタのゲートに接続している。また、第２のゲート
回路の第１３のＰチャンネル型ＭＯＳトランジスタと第
１３のＮチャンネル型ＭＯＳトランジスタとの接続点
を、第１のゲート回路の第１０のＰチャンネル型ＭＯＳ
トランジスタのゲートおよび第１０のＮチャンネル型Ｍ
ＯＳトランジスタのゲートに接続している。

【００３１】この構成により、請求項１記載の構成によ
る作用効果に加え、第１のゲート回路および第２のゲー
ト回路は、クロック信号および反転クロック信号の電位
が一定の期間にデータ信号の電位が変化しても、その出
力がハイインピーダンス状態とならず、ハイインピーダ
ンス状態による電位の保持が困難となる低いクロック周
波数でも動作可能となる。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。 〔第１の実施の形態〕図１は本発明の第１の実施の形態
のダブル・エッジトリガ・フリップフロップの回路図で
ある。図１において、２１，２２はＣＭＯＳトランジス
タからなるダイナミックタイプのゲート回路（第１，第
２のゲート回路）、２３はＣＭＯＳトランジスタからな
るゲート回路（第３のゲート回路）である。

【００３３】ゲート回路２１（以下「ゲート２１」とい
う）は、データ信号１０とクロック信号１１を入力し、
ゲート回路２２（以下「ゲート２２」という）は、デー
タ信号１０と反転クロック信号１２を入力する。ゲート
回路２３（以下「ゲート２３」という）は、ゲート２
１，２２の出力を入力して出力信号１３を出力する。ゲ
ート２１，２２はそれぞれ、電源電位と接地電位の間に
Ｐチャンネル型ＭＯＳトランジスタ（ＰＭＯＳトランジ
スタ）Ｐ１，Ｐ２と、Ｎチャンネル型ＭＯＳトランジス
タ（ＮＭＯＳトランジスタ）Ｎ１，Ｎ２とを直列に接続
した構成となっており、ＰＭＯＳトランジスタＰ２とＮ
ＭＯＳトランジスタＮ１との接続部をゲート２１，２２
の出力としている。

【００３４】そして、ゲート２１は、ＰＭＯＳトランジ
スタＰ２とＮＭＯＳトランジスタＮ１のゲート入力にデ
ータ信号１０を接続し、ＰＭＯＳトランジスタＰ１とＮ
ＭＯＳトランジスタＮ２のゲート入力にはクロック信号
１１を接続する。また、ゲート２２は、ＰＭＯＳトラン
ジスタＰ２とＮＭＯＳトランジスタＮ１のゲート入力に
データ信号１０を接続し、ＰＭＯＳトランジスタＰ１と
ＮＭＯＳトランジスタＮ２のゲート入力には反転クロッ
ク信号１２を接続する。

【００３５】また、ゲート２３は、電源電位と接地電位
の間にＰＭＯＳトランジスタＰ１１，Ｐ１２と、ＮＭＯ
ＳトランジスタＮ１１，Ｎ１２とを直列に接続し、ま
た、これと並列に電源電位と接地電位間にＰＭＯＳトラ
ンジスタＰ１３，Ｐ１５とＮＭＯＳトランジスタＮ１
５，Ｎ１３とを直列に接続し、ＰＭＯＳトランジスタＰ
１２とＮＭＯＳトランジスタＮ１１の接続部とＰＭＯＳ
トランジスタＰ１５とＮＭＯＳトランジスタＮ１５の接
続部とが同電位になるように接続し、これを出力信号線
に接続して出力信号１３としている。さらに、ＰＭＯＳ
トランジスタ１３と並列にＰＭＯＳトランジスタＰ１４
を接続し、またＮＭＯＳトランジスタＮ１３と並列にＮ
ＭＯＳトランジスタＮ１４を接続している。そして、Ｐ
ＭＯＳトランジスタＰ１１，Ｐ１３およびＮＭＯＳトラ
ンジスタＮ１１，Ｎ１４のゲート入力にはゲート２１の
出力を接続し、ＰＭＯＳトランジスタＰ１２，Ｐ１４お
よびＮＭＯＳトランジスタＮ１２，Ｎ１３のゲート入力
にはゲート２２の出力を接続する。さらに、ＰＭＯＳト
ランジスタＰ１５およびＮＭＯＳトランジスタＮ１５の
ゲート入力には、ゲート２３の出力信号１３をインバー
タ回路ＩＮＶによって反転した信号が接続される。

【００３６】ここで、ゲート２１は、データ信号１０お
よびクロック信号１１が共にハイレベルのときにはロウ
レベルを、共にロウレベルのときにはハイレベルを出力
し、それ以外の入力電位の組合せのときにはハイインピ
ーダンス状態をとる。ゲート２２も同様に、データ信号
１０および反転クロック信号１２が共にハイレベルのと
きにはロウレベルを、共にロウレベルのときにはハイレ
ベルを出力し、それ以外の入力電位の組合せのときには
ハイインピーダンス状態をとる。

【００３７】ゲート２１，２２をこの様な構成とするこ
とにより、クロック信号１１および反転クロック信号１
２の電位が一定の期間にデータ信号１０の電位が変化し
ても、ただ一度ハイレベルもしくはロウレベルに出力電
位を変化するだけでそれ以上の電位の遷移は起こらな
い。ゲート２３は、接続されたゲート２１，２２の出力
の電位が共にハイレベルのときにはロウレベルを、共に
ロウレベルのときにはハイレベルを出力し、それ以外の
電位の組合せのときにはそれ以前の出力電位を維持出力
する構成となっている。

【００３８】以上の様に構成された第１の実施の形態の
ダブル・エッジトリガ・フリップフロップについて、以
下その動作を図２に示すタイミングチャートを用いて説
明する。クロック信号１１がロウレベルの時、データ信
号１０がロウレベルであればゲート２１はハイレベルを
出力する。この状態で、クロック信号１１が立ち上がっ
てハイレベルに遷移した場合（同時に反転クロック信号
１２は立ち下がってロウレベルに遷移する）、ゲート２
１はハイインピーダンス状態（ＨｉＺ）となりその出力
はハイレベルを保持する。同時にゲート２２では、デー
タ信号１０と反転クロック信号１２がともにロウレベル
となるためハイレベルを出力する。したがって、ゲート
２３に接続されるゲート２１，２２の両出力がハイレベ
ルになることからゲート２３はロウレベルを出力する。

【００３９】また、クロック信号１１がロウレベル（反
転クロック信号１２がハイレベル）の時に、データ信号
１０がハイレベルであった場合には、ゲート２２はロウ
レベルを出力する。この状態で、クロック信号１１が立
ち上がってハイレベルに遷移した場合（同時に反転クロ
ック信号１２は立ち下がってロウレベルに遷移する）、
ゲート２２はハイインピーダンス状態（ＨｉＺ）となり
その出力はロウレベルを保持する。同時にゲート２１で
は、データ信号１０とクロック信号１１がともにハイレ
ベルとなるためロウレベルを出力する。したがって、ゲ
ート２３に接続されるゲート２１，２２の両出力がロウ
レベルになることからゲート２３はハイレベルを出力す
る。

【００４０】また、クロック信号が１１がハイレベルか
らロウレベルへ遷移する場合についても同様に、データ
信号１０がロウレベルであった場合には、ゲート２２が
ハイレベルを出力する状態から、ゲート２２がハイイン
ピーダンス状態（ＨｉＺ）でゲート２１がハイレベルを
出力する状態へ遷移し、ゲート２３はロウレベルを出力
する。また、データ信号１０がハイレベルであった場合
には、ゲート２１がロウレベルを出力する状態から、ゲ
ート２１がハイインピーダンス状態（ＨｉＺ）でゲート
２２がロウレベルを出力する状態へ遷移し、ゲート２３
はハイレベルを出力する。

【００４１】このように、クロック信号１１および反転
クロック信号１２の立ち上がり／立ち下がり両エッジに
同期してデータ信号１０をサンプリングし、出力信号１
３に出力するダブル・エッジトリガ・フリップフロップ
として動作する。次に、本実施の形態において特徴的
な、クロック信号１１および反転クロック信号１２がハ
イレベルまたはロウレベルで一定の期間に、データ信号
１０の電位が変化した場合の動作を説明する。

【００４２】データ信号１０がロウレベルの時にクロッ
ク信号１１がロウレベル（反転クロック信号１２がハイ
レベル）に遷移すると、上記のようにゲート２２はハイ
インピーダンス状態（ＨｉＺ）でハイレベルを保持し、
ゲート２１はハイレベルを出力し、したがって、ゲート
２３はロウレベルを出力している。この状態からデータ
信号１０がハイレベルに遷移すると、ゲート２２はロウ
レベル出力となり、また、ゲート２１はハイインピーダ
ンス状態（ＨｉＺ）となりハイレベルを保持する。した
がって、ゲート２３の入力はハイレベルとロウレベルの
組合せとなるため、その出力は以前の値すなわちロウレ
ベルを維持する。次に、この状態からデータ信号１０が
ロウレベルに遷移した場合、ゲート２２はハイインピー
ダンス状態（ＨｉＺ）となってロウレベルを保持し、ゲ
ート２１はハイレベルを出力する状態となるが、ゲート
２１，２２の出力電位はともに変化しない。したがっ
て、ゲート２３はロウレベル出力を維持する。さらに、
この後、データ信号１０の電位が変化してもクロック信
号１１および反転クロック信号１２の電位が変化しない
間はゲート２１，２２の出力電位はともに変化しない。

【００４３】上記の動作は、クロック信号１１が立ち下
がる際にデータ信号１０がローレベルであった場合であ
るが、クロック信号１１が立ち下がる際にデータ信号１
０がハイレベルであった場合、およびクロック信号１１
が立ち上がってハイレベルになった場合でも同様で、ク
ロック信号１１および反転クロック信号１２がハイレベ
ルまたはロウレベルで一定の期間にデータ信号１０の電
位が変化すると、ゲート２１もしくはゲート２２の出力
電位が一度だけ変化して、ゲート２３は出力電位を維持
する状態になる。そして、それ以降、データ信号１０の
電位が変化しても、ゲート２１，２２の出力は変化しな
い。

【００４４】以上のように第１の実施の形態によれば、
クロック信号１１および反転クロック信号１２がハイレ
ベルまたはロウレベルで電位が一定の期間に、データ信
号１０の電位が複数回変化した場合でも、内部のゲート
２１もしくは２２の出力電位の変化が一度に限られてお
り、従来例に比較してその際に消費する電力を低減する
ことができる。

【００４５】また、図５に示す第１の従来例の回路で
は、クロック信号１１および反転クロック信号１２は、
各々２個のＰＭＯＳトランジスタと１個のＮＭＯＳトラ
ンジスタのゲートに接続されるのに対して、本実施の形
態においては、各々１個のＰＭＯＳトランジスタ（Ｐ
１）と１個のＮＭＯＳトランジスタ（Ｎ２）のゲートに
接続され、クロック信号１１と反転クロック信号１２の
かかる負荷の低減が図られており、クロック信号１１
（反転クロック信号１２）を供給するのに必要な電力が
少なくなっている。

【００４６】さらに、ゲート２１／２２を構成する直列
接続された４個のトランジスタのゲート入力には、ＰＭ
ＯＳトランジスタ，ＮＭＯＳトランジスタの各々にデー
タ信号１０とクロック信号１１／反転クロック信号１２
が接続されている。したがって、データ信号１０かクロ
ック信号１１／反転クロック信号１２のいずれかの電位
が確定している限り、少なくとも１個のトランジスタが
電流を遮断するため、データ信号１０もしくはクロック
信号１１／反転クロック信号１２の電位が遷移する際
に、ゲート内部で電源電位から接地電位まで貫通電流が
流れることはない。したがって、データ信号１０および
クロック信号１１の電位が遷移した時にゲート内で消費
する電力は少ない構成となっている。

【００４７】なお、ゲート２１において、データ信号１
０をＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタ
Ｎ１のゲートに、クロック信号１１をＰＭＯＳトランジ
スタＰ１とＮＭＯＳトランジスタＮ２のゲートに接続し
ているが、データ信号１０を、ＰＭＯＳトランジスタＰ
１とＰ２のうちのいずれか一つのゲートと、ＮＭＯＳト
ランジスタＮ１とＮ２のうちのいずれか一つのゲートと
に接続し、残りのＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタのゲートにクロック信号１１（反転クロック信
号１２）を接続してあればよい。

【００４８】また、ゲート２２において、データ信号１
０をＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタ
Ｎ１のゲートに、反転クロック信号１２をＰＭＯＳトラ
ンジスタＰ１とＮＭＯＳトランジスタＮ２のゲートに接
続しているが、データ信号１０を、ＰＭＯＳトランジス
タＰ１とＰ２のうちのいずれか一つのゲートと、ＮＭＯ
ＳトランジスタＮ１とＮ２のうちのいずれか一つのゲー
トとに接続し、残りのＰＭＯＳトランジスタとＮＭＯＳ
トランジスタのゲートに反転クロック信号１２を接続し
てあればよい。

【００４９】また、ゲート２３のＰＭＯＳトランジスタ
Ｐ１１，Ｐ１２およびＮＭＯＳトランジスタＮ１１，Ｎ
１２の回路において、ゲート２１の出力をＰＭＯＳトラ
ンジスタＰ１１とＮＭＯＳトランジスタＮ１１のゲート
に、ゲート２２の出力をＰＭＯＳトランジスタＰ１２と
ＮＭＯＳトランジスタＮ１２のゲートに接続している
が、ゲート２１の出力を、ＰＭＯＳトランジスタＰ１１
とＰ１２のうちのいずれか一つのゲートと、ＮＭＯＳト
ランジスタＮ１１とＮ１２のうちのいずれか一つのゲー
トとに接続し、残りのＰＭＯＳトランジスタとＮＭＯＳ
トランジスタのゲートにゲート２２の出力を接続してあ
ればよい。

【００５０】〔第２の実施の形態〕以下、本発明の実施
の形態について、図面を参照しながら説明する。図３は
本発明の第２の実施の形態のダブル・エッジトリガ・フ
リップフロップの回路図である。図３において、２４，
２５はＣＭＯＳトランジスタからなるダイナミックタイ
プのゲート回路（第１，第２のゲート回路）である。

【００５１】本実施の形態において、第１の実施の形態
と異なるのは、ゲート回路２４，２５（以下「ゲート２
４，２５」という）の構成であり、ゲート２４，２５
は、それぞれ第１の実施の形態のゲート２１，２２にＰ
ＭＯＳトランジスタＰ３，Ｐ４およびＮＭＯＳトランジ
スタＮ３，Ｎ４が追加接続されている。ゲート２３は第
１の実施の形態と同様の構成である。

【００５２】すなわち、ゲート２４は、第１の実施の形
態のゲート２１の回路構成に加えて、ゲート２５の第２
の出力１５ｂをゲート入力に接続したＰＭＯＳトランジ
スタＰ３，ＮＭＯＳトランジスタＮ３をそれぞれＰＭＯ
ＳトランジスタＰ２，ＮＭＯＳトランジスタＮ１と並列
に接続している。さらに、ＰＭＯＳトランジスタＰ２と
ＮＭＯＳトランジスタＮ１の接続回路と並列に、ゲート
２５の第１の出力１５ａをゲート入力に接続したＰＭＯ
ＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４の
直列回路を接続し、ＰＭＯＳトランジスタＰ４とＮＭＯ
ＳトランジスタＮ４の接続部を第２の出力１４ｂとする
構成となっている。

【００５３】また、ゲート２５も同様に、第１の実施の
形態のゲート２２の回路構成に、ＰＭＯＳトランジスタ
Ｐ３，Ｐ４およびＮＭＯＳトランジスタＮ３，Ｎ４を追
加接続し、ゲート２４の第２の出力１４ｂをＰＭＯＳト
ランジスタＰ３およびＮＭＯＳトランジスタＮ３のゲー
ト入力に接続し、ゲートの第１の出力１４ａをＰＭＯＳ
トランジスタＰ４およびＮＭＯＳトランジスタＮ４のゲ
ート入力に接続し、ＰＭＯＳトランジスタＰ４とＮＭＯ
ＳトランジスタＮ４の接続部を第２の出力１５ｂとする
構成となっている。

【００５４】このように、ゲート２４は、データ信号１
０とクロック信号１１に加えてゲート２５の第１および
第２の出力１５ａ，１５ｂを入力し、ゲート２５は、デ
ータ信号１０と反転クロック信号１２に加えてゲート２
４の第１および第２の出力１４ａ，１４ｂを入力する。
また、ゲート２３は、ゲート２４および２５の第１の出
力１４ａ，１５ａを入力し、第１の実施の形態と同様の
構成である。

【００５５】ここで、ゲート２４は、第１の実施の形態
のゲート２１と同様に、データ信号１０およびクロック
信号１１が共にハイレベルの場合にはロウレベルを、共
にロウレベルの場合にはハイレベルを第１の出力１４ａ
に出力する。さらに、クロック信号１１がハイレベル
で、かつゲート２５の第２の出力１５ｂがハイレベルの
場合にはロウレベルを、クロック信号１１がロウレベル
で、かつゲート２５の第２の出力１５ｂがロウレベルの
場合にはハイレベルを第１の出力１４ａに出力する。ま
た、クロック信号１１がハイレベルでゲート２５の第１
の出力１５ａがハイレベルの場合にはロウレベルを、ク
ロック信号１１がロウレベルでゲート２５の第１の出力
１５ａがロウレベルの場合にはハイレベルを第２の出力
１４ｂに出力する。ゲート２５も同様に、反転クロック
信号１２とデータ信号１０もしくはゲート２４の第２の
出力１４ｂが共にハイレベルの場合にはロウレベルを、
共にロウレベルの場合にはハイレベルを第１の出力１５
ａに出力する。また、反転クロック信号１２がハイレベ
ルで、かつゲート２４の第１の出力１４ａがハイレベル
の場合にはロウレベルを、反転クロック信号１２がロウ
レベルで、かつゲート２４の第１の出力１４ａがロウレ
ベルの場合にはハイレベルを第２の出力１５ｂに出力す
る。

【００５６】ゲート２４，２５をこの様な構成とするこ
とにより、クロック信号１１とデータ信号１０が一旦共
にハイレベル（反転クロック信号１２はロウレベル）と
なり（この時、ゲート２４は第１の出力１４ａにロウレ
ベルを出力し、ゲート２５は第２の出力１５ｂにハイレ
ベルを出力する）、その後データ信号１０がロウレベル
に遷移した場合に、ゲート２４の第１の出力１４ａはハ
イインピーダンス状態に変化することがなくロウレベル
を出力し続ける。また、クロック信号１１とデータ信号
１０が共にロウレベルになった場合、および反転クロッ
ク信号１２とデータ信号１０が同電位になった場合も同
様に、一旦出力したゲート２４の第１の出力１４ａまた
はゲート２５の第１の出力１５ａは、データ信号１０の
電位が変化してもハイインピーダンスとはならず維持出
力される構成となっている。

【００５７】以上の様に構成された第２の実施の形態の
ダブル・エッジトリガ・フリップフロップについて、以
下その動作を図４に示すタイミングチャートを用いて説
明する。図４において、クロック信号１１および反転ク
ロック信号１２の立ち上がり／立ち下がり両エッジに同
期してデータ信号１０をサンプリングし、出力信号１３
に出力するダブル・エッジトリガ・フリップフロップと
して動作するのは第１の実施の形態と同様である。

【００５８】第１の実施の形態と異なっているのは、ク
ロック信号１１および反転クロック信号１２の電位がハ
イレベルまたはロウレベルで一定の期間にデータ信号１
０の電位が変化した場合のゲート２４とゲート２５の出
力の状態である。例えば、データ信号１０がハイレベル
のときにクロック信号１１が立ち下がってゲート２４
（ゲート２１）がロウレベル保持状態かつゲート２５
（ゲート２２）がロウレベル出力状態にあり、さらに、
その後、データ信号１０がロウレベルに変化した場合の
状況を考察する。

【００５９】このとき、第１の実施の形態においては、
ゲート２１の出力がハイレベル出力に遷移すると同時に
ゲート２２はハイインピーダンス状態となる。ゲート２
２はハイインピーダンス状態であるため、その出力電位
は短期的にはロウレベルを保持することが可能である
が、ＭＯＳトランジスタのリーク電流などの影響により
時間と共に電位が変化しハイレベルに達することが起こ
り得る。その場合、ゲート２３の両入力がハイレベルと
なり、出力信号１３の電位がロウレベルに遷移してフリ
ップフロップとしては誤動作を発生することになる。こ
れに対して、第２の実施の形態においては、上記の状況
で、データ信号１０がロウレベルに変化しても、ゲート
２５の第１の出力１５ａはハイインピーダンス状態には
ならず、ロウレベル出力を継続する。したがって、時間
の経過によってもゲート２３はハイレベルを維持し続
け、誤動作を招くことはない。

【００６０】以上のように第２の実施の形態において
は、第１の実施の形態の効果に加えて、クロック信号１
１および反転クロック信号１２の電位が一定の期間にデ
ータ信号１０の電位が変化した場合に、ゲート２４およ
びゲート２５のいずれの出力（１４ａ，１５ａ）もハイ
インピーダンス状態にならず、互いに相反する電位を出
力する構成となっており、したがって、その状態で時間
が経過しても誤動作を招くことがなく、クロック信号１
１および反転クロック信号１２に入力するクロック周波
数が低くハイインピーダンス状態による電位の保持が困
難な場合においても、正しい動作が可能である。

【００６１】なお、ゲート２３のＰＭＯＳトランジスタ
Ｐ１１，Ｐ１２およびＮＭＯＳトランジスタＮ１１，Ｎ
１２の回路において、ゲート２４の第１の出力１４ａを
ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ
１１のゲートに、ゲート２５の第１の出力１５ａをＰＭ
ＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２
のゲートに接続しているが、ゲート２４の第１の出力１
４ａを、ＰＭＯＳトランジスタＰ１１とＰ１２のうちの
いずれか一つのゲートと、ＮＭＯＳトランジスタＮ１１
とＮ１２のうちのいずれか一つのゲートとに接続し、残
りのＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲ
ートにゲート２５の第１の出力１５ａを接続してあれば
よい。

【００６２】

【発明の効果】以上のように本発明によれば、クロック
信号および反転クロック信号の電位がハイレベルまたは
ロウレベルで一定の期間にデータ信号の電位が複数回変
化しても、第１のゲート回路もしくは第２のゲート回路
の出力電位はただ一度ハイレベルもしくはロウレベルに
変化するだけでそれ以上の出力電位の遷移を起こさな
い。このように、クロック信号および反転クロック信号
の電位が一定の期間にデータ信号の電位が変化した場合
の内部ゲートの出力電位の変化による電力の消費を削減
して、低消費電力化を実現できる。

【００６３】さらに、第１のゲート回路および第２のゲ
ート回路を、クロック信号および反転クロック信号の電
位が一定の期間にデータ信号の電位が変化しても、その
出力がハイインピーダンス状態とならないように構成す
ることにより、ハイインピーダンス状態による電位の保
持が困難な低いクロック周波数でも動作することが可能
となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のダブル・エッジト
リガ・フリップフロップの回路図である。

【図２】同実施の形態における動作説明のためのタイミ
ングチャートである。

【図３】本発明の第２の実施の形態のダブル・エッジト
リガ・フリップフロップの回路図である。

【図４】同実施の形態における動作説明のためのタイミ
ングチャートである。

【図５】第１の従来例のダブル・エッジトリガ・フリッ
プフロップの回路図である。

【図６】同従来例における動作説明のためのタイミング
チャートである。

【図７】第２の従来例のダブル・エッジトリガ・フリッ
プフロップの回路図である。

【図８】同従来例における動作説明のためのタイミング
チャートである。

【図９】従来のエッジトリガ・フリップフロップの回路
図である。

【図１０】同従来例における動作説明のためのタイミン
グチャートである。

【符号の説明】

１０ データ信号 １１ クロック信号 １２ 反転クロック信号 １３ 出力信号 ２１ （第１の）ゲート回路 ２２ （第２の）ゲート回路 ２３ （第３の）ゲート回路 ２４ （第１の）ゲート回路 ２５ （第２の）ゲート回路 Ｐ１〜Ｐ４，Ｐ１１〜Ｐ１５ Ｐチャンネル型ＭＯＳ
トランジスタ Ｎ１〜Ｎ４，Ｎ１１〜Ｎ１５ Ｎチャンネル型ＭＯＳ
トランジスタ ＩＮＶ インバータ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 電源電位と接地電位との間に、第１およ
   び第２のＰチャンネル型ＭＯＳトランジスタの直列回路
   と第１および第２のＮチャンネル型ＭＯＳトランジスタ
   の直列回路とを直列に接続した第１のゲート回路と、 電源電位と接地電位との間に、第３および第４のＰチャ
   ンネル型ＭＯＳトランジスタの直列回路と第３および第
   ４のＮチャンネル型ＭＯＳトランジスタの直列回路とを
   直列に接続した第２のゲート回路と、 電源電位と接地電位との間に、第５および第６のＰチャ
   ンネル型ＭＯＳトランジスタの直列回路と第５および第
   ６のＮチャンネル型ＭＯＳトランジスタの直列回路とを
   直列に接続し、電源電位と接地電位との間に、第７およ
   び第８のＰチャンネル型ＭＯＳトランジスタの並列回路
   と第９のＰチャンネル型ＭＯＳトランジスタと第７のＮ
   チャンネル型ＭＯＳトランジスタと第８および第９のＮ
   チャンネル型ＭＯＳトランジスタの並列回路とを直列に
   接続し、前記第５および第６のＰチャンネル型ＭＯＳト
   ランジスタの直列回路と前記第５および第６のＮチャン
   ネル型ＭＯＳトランジスタの直列回路との接続点と、前
   記第９のＰチャンネル型ＭＯＳトランジスタと前記第７
   のＮチャンネル型ＭＯＳトランジスタとの接続点とを出
   力信号線に接続し、この出力信号線をインバータ回路の
   入力端に接続し、前記インバータ回路の出力端を前記第
   ９のＰチャンネル型ＭＯＳトランジスタのゲートおよび
   前記第７のＮチャンネル型ＭＯＳトランジスタのゲート
   に接続した第３のゲート回路とを備え、 前記第１のゲート回路の前記第１および第２のＰチャン
   ネル型ＭＯＳトランジスタの直列回路と前記第１および
   第２のＮチャンネル型ＭＯＳトランジスタの直列回路と
   の接続点を、前記第３のゲート回路の前記第５および第
   ７のＰチャンネル型ＭＯＳトランジスタのゲートおよび
   前記第５および第９のＮチャンネル型ＭＯＳトランジス
   タのゲートに接続し、 前記第２のゲート回路の前記第３および第４のＰチャン
   ネル型ＭＯＳトランジスタの直列回路と前記第３および
   第４のＮチャンネル型ＭＯＳトランジスタの直列回路と
   の接続点を、前記第３のゲート回路の前記第６および第
   ８のＰチャンネル型ＭＯＳトランジスタのゲートおよび
   前記第６および第８のＮチャンネル型ＭＯＳトランジス
   タのゲートに接続し、 クロック信号を、前記第１のゲート回路の前記第１のＰ
   チャンネル型ＭＯＳトランジスタのゲートおよび前記第
   ２のＮチャンネル型ＭＯＳトランジスタのゲートに入力
   し、 反転クロック信号を、前記第２のゲート回路の前記第３
   のＰチャンネル型ＭＯＳトランジスタのゲートおよび前
   記第４のＮチャンネル型ＭＯＳトランジスタのゲートに
   入力し、 データ信号を、前記第１のゲート回路の前記第２のＰチ
   ャンネル型ＭＯＳトランジスタのゲートおよび前記第１
   のＮチャンネル型ＭＯＳトランジスタのゲートと、前記
   第２のゲート回路の前記第４のＰチャンネル型ＭＯＳト
   ランジスタのゲートおよび前記第３のＮチャンネル型Ｍ
   ＯＳトランジスタのゲートとに入力するようにしたダブ
   ル・エッジトリガ・フリップフロップ。
2. 【請求項２】 第１のゲート回路は、第２のＰチャンネ
   ル型ＭＯＳトランジスタと第１のＮチャンネル型ＭＯＳ
   トランジスタとを隣接して接続し、前記第２のＰチャン
   ネル型ＭＯＳトランジスタに第１０のＰチャンネル型Ｍ
   ＯＳトランジスタを並列接続し、前記第１のＮチャンネ
   ル型ＭＯＳトランジスタに第１０のＮチャンネル型ＭＯ
   Ｓトランジスタを並列接続し、前記第２のＰチャンネル
   型ＭＯＳトランジスタおよび前記第１のＮチャンネル型
   ＭＯＳトランジスタの接続回路と並列に、第１１のＰチ
   ャンネル型ＭＯＳトランジスタおよび第１１のＮチャン
   ネル型ＭＯＳトランジスタの直列回路を接続し、 第２のゲート回路は、第４のＰチャンネル型ＭＯＳトラ
   ンジスタと第３のＮチャンネル型ＭＯＳトランジスタと
   を隣接して接続し、前記第４のＰチャンネル型ＭＯＳト
   ランジスタに第１２のＰチャンネル型ＭＯＳトランジス
   タを並列接続し、前記第３のＮチャンネル型ＭＯＳトラ
   ンジスタに第１２のＮチャンネル型ＭＯＳトランジスタ
   を並列接続し、前記第４のＰチャンネル型ＭＯＳトラン
   ジスタおよび前記第３のＮチャンネル型ＭＯＳトランジ
   スタの接続回路と並列に、第１３のＰチャンネル型ＭＯ
   Ｓトランジスタおよび第１３のＮチャンネル型ＭＯＳト
   ランジスタの直列回路を接続し、 前記第１のゲート回路の第３のゲート回路に接続する前
   記第２のＰチャンネル型ＭＯＳトランジスタと前記第１
   のＮチャンネル型ＭＯＳトランジスタとの接続点を、前
   記第２のゲート回路の前記第１３のＰチャンネル型ＭＯ
   Ｓトランジスタのゲートおよび前記第１３のＮチャンネ
   ル型ＭＯＳトランジスタのゲートにも接続し、 前記第２のゲート回路の前記第３のゲート回路に接続す
   る前記第４のＰチャンネル型ＭＯＳトランジスタと前記
   第３のＮチャンネル型ＭＯＳトランジスタとの接続点
   を、前記第１のゲート回路の前記第１１のＰチャンネル
   型ＭＯＳトランジスタのゲートおよび前記第１１のＮチ
   ャンネル型ＭＯＳトランジスタのゲートにも接続し、 前記第１のゲート回路の前記第１１のＰチャンネル型Ｍ
   ＯＳトランジスタと第１１のＮチャンネル型ＭＯＳトラ
   ンジスタとの接続点を、前記第２のゲート回路の前記第
   １２のＰチャンネル型ＭＯＳトランジスタのゲートおよ
   び前記第１２のＮチャンネル型ＭＯＳトランジスタのゲ
   ートに接続し、 前記第２のゲート回路の前記第１３のＰチャンネル型Ｍ
   ＯＳトランジスタと第１３のＮチャンネル型ＭＯＳトラ
   ンジスタとの接続点を、前記第１のゲート回路の前記第
   １０のＰチャンネル型ＭＯＳトランジスタのゲートおよ
   び前記第１０のＮチャンネル型ＭＯＳトランジスタのゲ
   ートに接続したことを特徴とする請求項１記載のダブル
   ・エッジトリガ・フリップフロップ。