JP2016036151A - ラッチ構造、周波数分周器、及びそれらを動作させる方法 - Google Patents
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Abstract
【課題】入力の立ち上がり及び立ち下がりエッジの両方を遷移させることのできるラッチ構造、そのようなラッチ構造によって作成される周波数分周器を提供する。【解決手段】ラッチは３つの回路を含んでいる。第１の回路は、第１の入力Ｄ及び第１のクロック位相ＣＫがともにロウであるときに第１の出力ＱＢを第１のレベルに、Ｄ及びＣＫがともにハイであるときに第２のレベルに駆動し、異なったロジックレベルがＤ及びＣＫに印加されたときにハイインピーダンス（ＨＩ−Ｚ）を与える。第２の回路は、第１の回路と同様な動作を行う。第３の回路は、第１及び第２の回路がＱ及びＱＢにＨＩ−Ｚを与えるときにＱ及びＱＢの電圧を維持する。そのようなラッチで構成された奇数ドライバは、出力パルス幅を入力期間の整数倍に限定することなく、５０％デューティサイクル動作を生成する。【選択図】図１Ａ
Description
（関連出願の表示）特許のための本出願は、２００８年９月１９日に出願された“ラッチ構造及び周波数分周器”と題された仮の（provisional）米国特許出願番号６１／０９８６６５の利益を主張し、それは譲受人に譲受され、その全体において参照することによってここに組み入れられる。
本発明は、一般に電子回路及び通信装置に関する。特に、一視点において発明は、ラッチ、周波数分周器、シンセサイザ、及びそれらのデバイスを採用する無線通信デバイスに関する。
周波数分周器（frequency divider）は、セルラー電話及びパーソナルデジタルアシスタントといったポータブル無線デバイスを含む種々の電子デバイスに用いられる。周波数分周器の出力波形は、典型的には分周器の入力の立ち上がりエッジ或いは立ち下がりエッジに由来する。そのため、奇数分周器（例えば、３、５、７等の分周）は、それらの入力の期間の整数倍であるパルス幅に一般に制限された出力を有する。奇数周波数分周器のフル出力サイクルは、その入力サイクル期間の奇数に等しいので、５０パーセントデューティサイクルを得るには一般に、入力サイクルの非整数に対応するパルス幅を必要とする。これは、奇数分周器を用いる装置の設計者が利用可能な周波数選択を不必要に制限するかもしれない。
奇数で分周する際に、存在する回路の上述した制限を克服し、動作周波数の選択を不当に制限することがない、周波数分周器、ラッチのような周波数分周器コンポーネント、及び周波数分周器を動作させる方法に対して要求が存在する。さらなる要求が、そのような分周器を有する無線通信装置を含む通信装置に対して存在する。
ここで述べる態様は、入力の立ち上がり及び立ち下がりエッジの両方を遷移させることのできるラッチ構造、そのようなラッチ構造によって作成される周波数分周器（frequency divider）の態様、及びそのような周波数分周器を採用する送信機及び受信機の態様を提供することによって、上述した要求の１以上を処理するかもしれない。
一態様では、電子的ラッチ（electric latch）は、第１の入力が第１の入力ロジックレベル（例えば、ハイ）で、第２の入力が第１の入力ロジックレベルであるときに、第１の出力を第１の出力ロジックレベル（例えば、ロウ）に駆動し、第１の入力が第２の入力ロジックレベル（例えば、ロウ）で、第２の入力が第２の入力ロジックレベルであるときに、第１の出力を第１の出力ロジックレベルとは異なる第２の出力ロジックレベル（例えば、ハイ）に駆動し、第１の入力及び第２の入力に異なった入力ロジックレベルが印加されたときに、第１の出力をハイインピーダンス状態に設定するように構成された第１の回路を含む。電子的ラッチはまた、第３の入力が第１の入力ロジックレベルで、第４の入力が第１の入力ロジックレベルであるときに、第２の出力を第１の出力ロジックレベルに駆動し、第３の入力が第２の入力ロジックレベルで、第４の入力が第２の入力ロジックレベルであるときに、第２の出力を第２の出力ロジックレベルに駆動し、第３の入力及び第４の入力に異なった入力ロジックレベルが印加されたときに、第２の出力をハイインピーダンス状態に設定するように構成された第２の回路を含む。電子的ラッチはさらに、第１の回路が第１の出力をハイインピーダンス状態に駆動し、第２の回路が第２の出力をハイインピーダンス状態に駆動するときに、第１及び第２の出力の電圧レベルを維持するように構成された第３の回路を含む。
一態様では、電子的ラッチは、第１の入力が第１の入力レベルで、第２の入力が第１の入力レベルであるときに、第１の出力を第１の出力レベルに駆動し、第１の入力が第２の入力レベルで、第２の入力が第２の入力レベルであるときに、第１の出力を第１の出力レベルとは異なる第２の出力レベルに駆動し、第１の入力及び第２の入力に異なった入力レベルが印加されたときに、第１の出力をハイインピーダンス状態に設定する手段を含む。電子的ラッチはまた、第３の入力が第１の入力レベルで、第４の入力が第１の入力レベルであるときに、第２の出力を第１の出力レベルに駆動し、第３の入力が第２の入力レベルで、第４の入力が第２の入力レベルであるときに、第２の出力を第２の出力レベルに駆動し、第３の入力及び第４の入力に異なった入力レベルが印加されたときに、第２の出力をハイインピーダンス状態に設定する手段を含む。電子的ラッチはさらに、第１の出力を駆動する手段が第１の出力をハイインピーダンス状態に駆動し、第２の出力を駆動する手段が第２の出力をハイインピーダンス状態に駆動するときに、第１及び第２の出力の電圧レベルを維持する手段を含む。
一態様では、周波数分周器は、複数のラッチを含む。複数のラッチの各ラッチは、クロックの立ち上がり及び立ち下がりエッジの両方で選択的に状態をオンにスイッチするように構成されている。
一態様では、電子的ラッチを動作させるために方法が提供される。方法は、第１の入力及び第１のクロック位相（clock phase）が第１の入力ロジックレベルであることに応答して、第１の出力ロジックレベルで第１の出力を駆動することを含む。方法はまた、第２の入力及び第２のクロック位相が第１の入力ロジックレベルであることに応答して、第１の出力ロジックレベルで第２の出力を駆動することを含む。方法はまた、第１の入力及び第１のクロック位相が第２の入力ロジックレベルであることに応答して、第２の出力ロジックレベルで第１の出力を駆動することを含む。方法はさらに、第２の入力及び第２のクロック位相が第２の入力ロジックレベルであることに応答して、第２の出力ロジックレベルで第２の出力を駆動することを含む。方法はさらに、第１の入力及び第１のクロック位相が異なった入力ロジックレベルであることに応答して、第１の出力にハイインピーダンスを与えることを含む。方法はさらに、第２の入力及び第２のクロック位相が異なった入力ロジックレベルであることに応答して、第２の出力にハイインピーダンスを与えることを含む。方法はさらに、第１の入力及び第１のクロック位相が異なった入力ロジックレベルであり、第２の入力及び第２のクロック位相が異なった入力ロジックレベルであるときに、第１及び第２の出力のロジックレベルを維持することを含む。
本発明のこれら及び他の視点は、以下の説明、図面及び添付の請求項を参照することで、より理解されるであろう。
このドキュメントにおいて、“態様（embodiment）”、“変形（variant）”及び類似の表現は、特定の（particular）装置、プロセス、或いは製造のアーティクル（article）に言及するために用いられ、同一の装置、プロセス、或いは製造のアーティクルに必ずしも言及されない。それ故、１つの場所（place）或いはコンテキスト（context）で用いられる“一態様（one embodiment）”（或いは、類似の表現）は、特定の装置、プロセス、或いは製造のアーティクルに言及するかもしれず、異なった場所（place）での同一或いは類似の表現は、異なった装置、プロセス、或いは製造のアーティクルに言及するかもしれない。“代替の態様（alternative embodiment）”、“代替的（alternatively）”及び類似のフレーズの表現は、多くの異なった可能な態様の１つを示すために用いられるかもしれない。可能な態様の数は、２或いは他の量（quantity）に必ずしも限定されない。
“例示的（exemplary）”なる語句は、“例（example）、例（instance）、或いは例証（illustration）として仕える（serving as）”ことを意味するためにここで用いられるかもしれない。“例示的（exemplary）”としてここで述べられる態様（embodiment）及び変形（variant）は、他の態様及び変形にわたって好ましい或いは効果的であるとして必ずしも解釈されない。この説明において述べられる態様及び変形の全ては、当業者が発明を作成及び使用することを可能とするために提供される例示的な態様及び変形であり、発明が与えられる（afforded）法的な保護（legal protection）の範囲を必ずしも限定しない。
図１Ａ及び１Ｂはそれぞれ、例示的なラッチ１００の選択されたコンポーネント及び同一のラッチ１００の回路シンボルを示している。ラッチ１００は、以下に述べるような周波数分周器（frequency divider）に用いられるかもしれない。
説明目的のため、図１Ａに示されたラッチ１００の選択されたコンポーネントは、３つのトランジスタグループに分けられるかもしれない。図１Ａにおいて、第１のトランジスタグループ１０３は、トランジスタＭ１Ａ、Ｍ７、Ｍ６及びＭ０Ａを含む。第２のトランジスタグループ１０５は、トランジスタＭ１Ｂ、Ｍ９、Ｍ８及びＭ０Ｂを含む。第３のトランジスタグループ１０７は、トランジスタＭ２、Ｍ３、Ｍ４及びＭ５を有するクロス結合されたインバータ（cross-coupled inverter）のペアを含んでいる。図において、ＤＢは／Ｄ（Ｄバー）或いはＤ入力の反転信号を表し、同様に、ＱＢは／Ｑ（Ｑバー）或いはＱ出力の反転信号を表し、ＣＫＢは／ＣＫ（ＣＫバー）或いはＣＫ入力の反転クロック信号を表すことを付記しておく。
ラッチ１００の第１のトランジスタグループ１０３の動作をまず見てみる。Ｄ及びＣＫの両者がハイであるとき、トランジスタＭ１Ａ及びＭ７はオフ状態（導電性ではない）であり、トランジスタＭ０Ａ及びＭ６はオン状態（導電性である）である。その結果、／Ｑ出力はプルダウンされる。逆に、Ｄ及びＣＫの両者がロウであるとき、トランジスタＭ１Ａ及びＭ７はオン状態であり、トランジスタＭ０Ａ及びＭ６はオフ状態である。その結果、／Ｑ出力はハイにプルされる（pulled）。最後に、ＣＫの状態がＤの状態と逆（ＤがハイでＣＫがロウ、或いはその逆）であるとき、ラッチ１００のトランジスタグループ１０３が／Ｑに対してハイインピーダンスを与えることは容易に理解され、なぜならばトランジスタＭ１Ａ／Ｍ７の一方がオフであり、トランジスタＭ０Ａ／Ｍ６の一方がオフであるからである。
図１Ａに示されるように、ここではポジティブサプライ電圧ＶＤＤを想定しているが、発明の範囲から逸脱することなく他の態様において極性が異なっていてもよい。それ故、回路は、Ｍ１Ａ及びＭ１Ｂのソースに接続されたグラウンド電位、及びＭ０Ａ及びＭ０Ｂのソースに接続されたＶＳＳによって動作してもよい。さらに、当業者が本開示の熟読後に困難なく理解するであろうように、ＮチャネルトランジスタがＰチャネルトランジスタに置き換えられてもよく、その逆でもよい。
ラッチ１００の第２のトランジスタグループ１０５の動作は、参照符号（reference designator）の必要な変更により、第１のトランジスタグループ１０３の動作に類似する。言い換えると、／Ｄ及び／ＣＫの両者がハイであるとき、トランジスタＭ１Ｂ及びＭ９はオフ状態（導電性ではない）であり、トランジスタＭ０Ｂ及びＭ８はオン状態（導電性である）である。その結果、Ｑ出力はプルダウンされる。逆に、／Ｄ及び／ＣＫの両者がロウであるとき、トランジスタＭ１Ｂ及びＭ９はオン状態であり、トランジスタＭ０Ｂ及びＭ８はオフ状態である。その結果、Ｑ出力はハイにプルされる（pulled）。最後に、／ＣＫの状態が／Ｄの状態と逆（／Ｄがハイで／ＣＫがロウ、或いはその逆）であるとき、ラッチ１００の第２のトランジスタグループ１０５がＱに対してハイインピーダンスを与え、なぜならばトランジスタＭ１Ｂ／Ｍ９の一方がオフであり、トランジスタＭ０Ｂ／Ｍ８の一方がオフであるからである。
次に、第３のトランジスタグループ１０７のトランジスタＭ２−Ｍ５で作成されるクロス結合されたインバータ（cross-coupled inverter）の動作に移るが、この回路は、ラッチ１００の第１及び第２のトランジスタグループ１０３及び１０５が／Ｑ及びＱをロウ或いはハイロジック値で駆動しないときに／Ｑ及びＱ出力のロジック状態を維持するが、その代わりにこれらの出力にハイインピーダンスを与える。これは、Ｄ及びＣＫのレベルが異なる（もちろん、同時に／Ｄ及び／ＣＫのレベルもまた異なる）場合である。例えば、Ｑがハイで／Ｑがロウである場合を考える。トランジスタＭ２及びＭ５がオンであり、トランジスタＭ３及びＭ４がオフである。その結果、クロス結合されたトランジスタＭ２−Ｍ５は、／Ｑをロウに引っ張り（pull）、Ｑをハイに引っ張る。ラッチ１００の第１のトランジスタグループ１０３及び第２のトランジスタグループ１０５がＱ及び／Ｑにハイインピーダンスを与え始めると、トランジスタＭ２−Ｍ５はＱ及び／Ｑをそれぞれハイ及びロウに駆動し続ける。Ｑがロウで／Ｑがハイであるとき、動作は対称的（symmetrical）である。いずれの場合も、前に存在する（すなわち、第１及び第２のトランジスタグループ１０３／１０５がＱ及び／Ｑにハイインピーダンスを与え始める丁度前に存在する）Ｑ及び／Ｑのロジック状態が維持され続ける。
それ故、Ｄ及びＣＫがハイのとき、Ｑ及び／Ｑは対応する電圧レベル（それぞれ、ハイ及びロウ）であり、Ｄ及びＣＫがロウのとき、Ｑ及び／Ｑは対応する電圧レベル（それぞれ、ロウ及びハイ）である。Ｄ及びＣＫ入力の一方のみの状態が変化するとき、第１及び第２のトランジスタグループ１０３／１０５はＱ及び／Ｑにハイインピーダンスを与え、第３のトランジスタグループ１０７のクロス結合されたインバータは、Ｄ及びＣＫ入力の相違（divergence）の丁度前にＱ及び／Ｑが想定する電圧レベルを維持する。
ラッチ１００はそれ故、ＣＫの立ち上がり或いは立ち下がりエッジのいずれかではなく、ＣＫの立ち上がり及び立ち下がりエッジの両方で状態を変化させることができる。
図２は、３つのラッチ（ラッチ１、ラッチ２及びラッチ３）を含んだ周波数分周器２００の選択されたコンポーネントを示しており、それぞれはクロックＣＫの立ち上がり及び立ち下がりエッジの両方で遷移するように構成されている。変形（variant）では、３つのラッチのそれぞれは、図１Ａ及び１Ｂに示されたラッチ１００と同一或いは実質的に同じであり、図１及び図２で同じ参照符号が用いられている。周波数分周器２００は、３分周されるように構成され、その出力（例えば、ラッチ３のＱ３及び／又はＱＢ３）に実質的に５０パーセントのデューティサイクルを有する波形を与える。
図３は、周波数分周器２００の動作の選択されたタイミングアスペクト（timing aspect）を示している。図３の陰影領域（shaded area）は、知られていない状態／遷移（unknown states/transitions）に対応し、以下では議論しない。参照符号（reference designator）Ｑ１はラッチ１のＱ出力を示し、Ｑ２はラッチ２のＱ出力を示し、Ｑ３はラッチ３のＱ出力を示している。参照符号Ｑ３はまた、全体としての周波数分周器２００の出力の１つを示している。
図３の矢印は、状態及び遷移間の因果関係（causal relationship）を示している。それ故、矢印“１”は、Ｑ３がロウの最中にＣＫ立ち上がりエッジが生じるために、ロウからハイへのＱ１の最初の（インタイム（in time）、すなわち図３の最も左）遷移を示している。矢印“２”は、Ｑ１がハイを維持している最中にＣＫの立ち下がりエッジがフォロウ（follow）する結果として、Ｑ２の最初の立ち上がりエッジがフォロウすることを示している。矢印“３”は、Ｑ２がハイの最中のＣＫ立ち上がりエッジの結果として、Ｑ３の立ち下がりエッジが生じることを示している。同様に、矢印“４”は、Ｑ３がハイを維持している最中にＣＫの立ち下がりエッジから結果として生じる次のＱ１の立ち下がりエッジを示し、矢印“５”は、Ｑ１がロウである最中にＣＫ立ち上がりエッジから結果として生じる次のＱ２の立ち下がりエッジを示し、矢印“６”は、Ｑ２がロウである最中にＣＫ立ち下がりエッジの結果としてＱ３の立ち下がりエッジがフォロウすることを示している。
図２及び３からわかり、本ドキュメント及び添付図面の熟読後に当業者によって容易に理解されるように、ラッチ１−３のそれぞれにおけるＱの状態遷移は、クロックＣＫ（及びＣＫＢ）の立ち上がり及び立ち下がりエッジの両方で生じ、それは出力Ｑ３で３分周される。
周波数分周器２００、或いは図１Ａに示された態様にしたがったラッチによって作成される他の周波数分周器は、セルラー電話或いはパーソナルデジタルアシスタントといった無線通信デバイス（wireless communication device）の受信機及び／又は送信機に用いられるかもしれない。例えば、そのような周波数分周器は、シンセサイザに入力される参照周波数を分周するため、或いはシンセサイザの出力を分周するために、シンセサイザのフェイズロックループ（ＰＬＬ）のフィードバックパスに用いられるかもしれない。
図４は、図１Ａ及び１Ｂのラッチ１００のような、立ち上がり及び立ち下がりクロックエッジの両方で遷移するように構成されたラッチを動作させる方法４００の選択されたステップを示している。
フローポイント４１０において、ラッチはパワーアップされて動作が準備されるように構成される。
ステップ４１０では、ラッチ内の第１の回路（１０３）は、それぞれが第１の入力ロジックレベル（例えば、ロジックハイ）である第１の入力（Ｄ）及びクロック（ＣＫ）の第１の位相（phase）に応答して、第１の出力（／Ｑ）の第１の出力ロジックレベル（例えば、ロジックロウ）を発生する。
ステップ４２０では、ラッチ内の第２の回路（１０５）は、それぞれが第１の入力ロジックレベルである第２の入力（／Ｄ）及びクロック（／ＣＫ）の第２の位相（phase）に応答して、第２の出力（Ｑ）の第１の出力ロジックレベルを発生する。
ステップ４３０では、ラッチ内の第１の回路は、それぞれが第２の入力ロジックレベル（例えば、ロジックロウ）である第１の入力及びクロックの第１の位相に応答して、第１の出力の第２の出力ロジックレベル（例えば、ロジックハイ）を発生する。
ステップ４４０では、ラッチ内の第２の回路は、それぞれが第２の入力ロジックレベル（例えば、ロジックロウ）である第２の入力及びクロックの第２の位相に応答して、第２の出力の第２の出力ロジックレベル（例えば、ロジックハイ）を発生する。
ステップ４５０では、ラッチ内の第１の回路は、異なった入力ロジックレベル（例えば、クロックがハイで第１の入力がロウ、或いはその逆）である第１の入力及びクロックの第１の位相に応答して、第１の出力でハイインピーダンス状態を発生する。
ステップ４６０では、ラッチ内の第２の回路は、異なった入力ロジックレベル（例えば、クロックがハイで第２の入力がロウ、或いはその逆）である第２の入力及びクロックの第２の位相に応答して、第２の出力でハイインピーダンス状態を発生する。
ステップ４７０では、ラッチ内の第３の回路（１０７）は、クロックの第１の位相及び第１の入力の状態が異なる、或いはクロックの第２の位相及び第２の入力の状態が異なる、丁度前に存在していた第１及び第２の出力のロジック状態を維持する。
方法４００のステップは、必要に応じて連続的に繰り返される。
当業者が本開示の熟読後に理解するであろうように、本ドキュメントにしたがった奇数周波数分周器は、３以外、例えば５、７、９、或いは任意の他の奇数の分周数にもインプリメントできるかもしれない。分周器は、チェイン（chain）のトータル分周比が奇数、偶数、及び／又はプログラマブルとなるように、他の分周器を含むチェインでインプリメントされるかもしれない。当業者は、本ドキュメントにしたがったラッチが、入力及び出力の両方に異なった信号を用いてインプリメントされるかもしれないことを、本開示の熟読後にさらに理解するであろう。実際は、グラウンドシンボルが反転された入力／出力の異なる（differential）参照レベル（“−”）に置換され、入力（Ｑ及びＱＢ）及び出力（Ｄ及びＤＢ）が非反転の異なる（differential）入力／出力（“＋”）であると考えられるとすると、上述し及び図面に示された態様及び変形に差異があり得る。奇数分周器は、図２及び３に示された原理を用いて構成されることができる。
種々の方法のステップ及び決定（decision）ブロックが本開示では連続的に（serially）述べられてきたが、これらのステップ及び決定のいくつかは、連結して（in conjunction）或いは並列に（in parallel）、非同期（asynchronously）或いは同期（synchronously）で、パイプラインマナー（pipelined manner）、等で、分離されたエレメントによって実行されるかもしれない。ステップ及び決定は、明白に示されている、さもなければ文脈（context）から明確にされている、或いは本質的に（inherently）要求されている場合を除いて、説明がそれらを載せている（list）のと同じ順序で実行されることを、特に要求してはいない。しかしながら、選択された変形（variant）において、ステップ及び決定は、上述された及び／又は添付された図面に示された特定されたシーケンスで実行されることに留意すべきである。さらに、特別に説明されてきてはいないいくつかのステップ及び決定はいくつかのシステムにおいて望ましい或いは必要である一方、全ての説明されたステップ及び決定が全てのシステムで必要なわけではない。
当業者は、本ドキュメントで説明された通信技術は、双方向トラフィックトランスミッション（bidirectional traffic transmission）のみならず単方向トラフィックトランスミッション（unidirectional traffic transmission）に用いられるかもしれないことを理解するであろう。
当業者はまた、情報及び信号が、任意の種々の異なったテクノロジー及びテクニックを用いて表現されるかもしれないことを理解するであろう。例えば、上記説明によって及ぼされるかもしれないデータ、インストラクション、コマンド、インフォメーション、シグナル、ビット、シンボル及びチップが、電圧、電流、電磁波、磁気フィールド或いは粒子（particle）、光学フィールド或いは粒子、或いはそれらの任意の組み合わせによって表現されるかもしれない。
当業者はさらに、ここで開示された実施形態に関連して述べられた種々の例証的なロジカルブロック、モジュール、回路、及びアルゴリズムステップが、電子的ハードウェア、コンピュータソフトウェア、或いは両者の組み合わせとしてインプリメントされるかもしれないことを、認識するであろう。ハードウェア及びソフトウェア、種々の例証的なコンポーネント、ブロック、モジュール、回路及びステップの互換性を明らかにすることは、それらの機能性（functionality）の観点から上述されているかもしれない。そのような機能性がハードウェア、ソフトウェア、或いはハードウェアとソフトウェアの組み合わせとしてインプリメントされるか否かは、全体のシステムにインポーズされた特別のアプリケーション及びデザイン制約に依存する。当業者は、各特別のアプリケーションのための各種の方法において、説明された機能をインプリメントするかもしれないが、そのようなインプリメンテーションの決定は、本発明の範囲からの逸脱を引き起こすものとして解釈すべきではない。
ここで開示された実施形態に関連して述べられた種々の例証的なロジカルブロック、モジュール及び回路は、ここで述べられた機能を実行するように意図された、汎用目的プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他のプログラマブルロジックデバイス、ディスクリートゲート又はトランジスタロジック、ディスクリートハードウェアコンポーネント、或いはそれらの任意の組み合わせによって、インプリメント或いは実行されるかもしれない。汎用目的プロセッサはマイクロプロセッサであるかもしれないが、代替的に、プロセッサは、任意のコンベンショナルプロセッサ、コントローラ、マイクロコントローラ、或いはステートマシーンでもよい。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと関連した１以上のマイクロプロセッサ、或いは任意の他のそのような構成として、インプリメントされるかもしれない。
ここで開示された実施形態に関連して述べられた方法或いはアルゴリズムのステップは、ハードウェアで直接、プロセッサによって実行されるソフトウェアモジュール、或いは２つの組み合わせで実現されるかもしれない。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤＲＯＭ、或いは任意の形態の公知の記憶媒体に存在するかもしれない。代表的な記憶媒体が、プロセッサが記憶媒体から情報を読み出し及び記憶媒体に情報を書き込むことができるように、プロセッサに結合される。或いは、記憶媒体は、プロセッサと一体であるかもしれない。プロセッサ及び記憶媒体は、ＡＳＩＣに存在するかもしれない。ＡＳＩＣは、アクセスターミナルに存在するかもしれない。或いは、プロセッサ及び記憶媒体は、アクセスターミナル内のディスクリートコンポーネントとして存在するかもしれない。
開示された実施形態の上述した説明は、当業者が本発明を作成或いは利用することができるように提供されている。これらの実施形態に対する種々の変更は、当業者にとって明白であり、ここで規定された一般的な原理は、他の実施形態に適用されるかもしれない。それ故、本発明は、ここで示された実施形態に限定されることを意図しておらず、ここで開示された原理及び発明の特徴に矛盾しない最も広い範囲で扱われるべきである。
開示された実施形態の上述した説明は、当業者が本発明を作成或いは利用することができるように提供されている。これらの実施形態に対する種々の変更は、当業者にとって明白であり、ここで規定された一般的な原理は、他の実施形態に適用されるかもしれない。それ故、本発明は、ここで示された実施形態に限定されることを意図しておらず、ここで開示された原理及び発明の特徴に矛盾しない最も広い範囲で扱われるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１の入力が第１の入力ロジックレベルで第２の入力が前記第１の入力ロジックレベルであるときに第１の出力を第１の出力ロジックレベルに駆動し、前記第１の入力が第２の入力ロジックレベルで前記第２の入力が前記第２の入力ロジックレベルであるときに前記第１の出力を第１の出力ロジックレベルとは異なる第２の出力ロジックレベルに駆動し、前記第１の入力及び前記第２の入力に異なった入力ロジックレベルが印加されたときに前記第１の出力をハイインピーダンス状態に設定するように構成された第１の回路と、
第３の入力が前記第１の入力ロジックレベルで第４の入力が前記第１の入力ロジックレベルであるときに第２の出力を前記第１の出力ロジックレベルに駆動し、前記第３の入力が前記第２の入力ロジックレベルで前記第４の入力が前記第２の入力ロジックレベルであるときに前記第２の出力を前記第２の出力ロジックレベルに駆動し、前記第３の入力及び前記第４の入力に異なった入力ロジックレベルが印加されたときに前記第２の出力を前記ハイインピーダンス状態に設定するように構成された第２の回路と、
前記第１の回路が前記第１の出力を前記ハイインピーダンス状態に駆動し、前記第２の回路が前記第２の出力を前記ハイインピーダンス状態に駆動するときに、前記第１及び第２の出力の電圧レベルを維持するように構成された第３の回路と、
を備えた電子的ラッチ。
［Ｃ２］
前記第１の出力ロジックレベルはロジックロウであり、
前記第２の出力ロジックレベルはロジックハイであり、
前記第１の入力ロジックレベルはロジックハイであり、
前記第２の入力ロジックレベルはロジックロウである
Ｃ１の電子的ラッチ。
［Ｃ３］
前記第３の回路は、クロス結合されたインバータのペアを備えている
Ｃ１の電子的ラッチ。
［Ｃ４］
前記第１の回路は第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを備え、前記第１、第２、第３及び第４のトランジスタは直列に接続され、前記第１、第２、第３及び第４のトランジスタのそれぞれはドレイン、ソース及びゲートを備え、前記第１の入力は前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートに結合され、前記第１の出力は前記第２のトランジスタのドレイン及び前記第３のトランジスタのドレインに結合され、
前記第２の回路は第５のトランジスタ、第６のトランジスタ、第７のトランジスタ及び第８のトランジスタを備え、前記第５、第６、第７及び第８のトランジスタは直列に接続され、前記第５、第６、第７及び第８のトランジスタのそれぞれはドレイン、ソース及びゲートを備え、前記第３の入力は前記第６のトランジスタのゲート及び前記第７のトランジスタのゲートに結合され、前記第２の出力は前記第６のトランジスタのドレイン及び前記第７のトランジスタのドレインに結合されている
Ｃ３の電子的ラッチ。
［Ｃ５］
前記第３の回路は、クロス結合されたインバータのペアを備えている
Ｃ４の電子的ラッチ。
［Ｃ６］
前記第３の回路は第９のトランジスタ、第１０のトランジスタ、第１１のトランジスタ及び第１２のトランジスタを備え、前記第９、第１０、第１１及び第１２のトランジスタの各トランジスタはゲート、ソース及びドレインを備え、
前記第９のトランジスタのドレインは、前記第１０のトランジスタのドレイン、前記第１１のトランジスタのゲート、前記第１２のトランジスタのゲート及び前記第１の出力に結合され、前記第１１のトランジスタのドレインは、前記第１２のトランジスタのドレイン、前記第９のトランジスタのゲート、前記第１０のトランジスタのゲート及び前記第２の出力に結合されている
Ｃ４の電子的ラッチ。
［Ｃ７］
複数のラッチを備えた周波数分周器であって、前記複数のラッチの各ラッチはＣ１にしたがい、前記周波数分周器は奇整数によって分周するように構成されている周波数分周器。
［Ｃ８］
Ｃ７の周波数分周器を備えた周波数発生器。
［Ｃ９］
Ｃ８の周波数発生器を備えた無線通信デバイス。
［Ｃ１０］
Ｃ８の周波数発生器を備えたモバイル通信デバイス。
［Ｃ１１］
第１の入力が第１の入力レベルで第２の入力が前記第１の入力レベルであるときに第１の出力を第１の出力レベルに駆動し、前記第１の入力が第２の入力レベルで前記第２の入力が前記第２の入力レベルであるときに前記第１の出力を前記第１の出力レベルとは異なる第２の出力レベルに駆動し、前記第１の入力及び前記第２の入力に異なった入力レベルが印加されたときに前記第１の出力をハイインピーダンス状態に設定する手段と、
第３の入力が前記第１の入力レベルで第４の入力が前記第１の入力レベルであるときに第２の出力を前記第１の出力レベルに駆動し、前記第３の入力が前記第２の入力レベルで前記第４の入力が前記第２の入力レベルであるときに前記第２の出力を前記第２の出力レベルに駆動し、前記第３の入力及び前記第４の入力に異なった入力レベルが印加されたときに前記第２の出力を前記ハイインピーダンス状態に設定する手段と、
前記第１の出力を駆動する手段が前記第１の出力を前記ハイインピーダンス状態に駆動し、前記第２の出力を駆動する手段が前記第２の出力を前記ハイインピーダンス状態に駆動するときに、前記第１及び第２の出力の電圧レベルを維持する手段と、
を備えた電子的ラッチ。
［Ｃ１２］
前記第１の出力レベルはロジックロウであり、
前記第２の出力レベルはロジックハイであり、
前記第１の入力レベルはロジックハイであり、
前記第２の入力レベルはロジックロウである
Ｃ１１の電子的ラッチ。
［Ｃ１３］
前記第１の出力を駆動する手段は、第１の複数のＮ−チャネルトランジスタを備え、
前記第２の出力を駆動する手段は、第２の複数のＮ−チャネルトランジスタを備え、
前記電圧レベルを維持する手段は、第３の複数のＮ−チャネルトランジスタを備える
Ｃ１０の電子的ラッチ。
［Ｃ１４］
前記第１の出力を駆動する手段は、第１の複数のＰ−チャネルトランジスタを備え、
前記第２の出力を駆動する手段は、第２の複数のＰ−チャネルトランジスタを備え、
前記電圧レベルを維持する手段は、第３の複数のＰ−チャネルトランジスタを備える
Ｃ１１の電子的ラッチ。
［Ｃ１５］
ポジティブサプライ電圧とグラウンド電位との間で動作するように構成されたＣ１１の電子的ラッチ。
［Ｃ１６］
ネガティブサプライ電圧とグラウンド電位との間で動作するように構成されたＣ１１の電子的ラッチ。
［Ｃ１７］
周波数発生器を備えた無線通信デバイスであって、前記周波数発生器は奇整数によって分周するように構成された周波数分周器を備え、前記周波数分周器は複数のラッチを備え、前記複数のラッチの各ラッチはＣ１１にしたがっている無線通信デバイス。
［Ｃ１８］
複数のラッチを備えた周波数分周器であって、前記複数のラッチの各ラッチはクロックの立ち上がり及び立ち下がりエッジの両方で選択的に状態をオンにスイッチするように構成されている周波数分周器。
［Ｃ１９］
前記複数のラッチは、奇数によって前記クロックの周波数を分周して実質的に５０パーセントに等しいデューティサイクルを有する少なくとも１つの出力を得るように構成されているＣ１８の周波数分周器。
［Ｃ２０］
高周波セクションを備えた無線デバイスであって、前記高周波セクションはＣ１９の周波数分周器を備えている無線デバイス。
［Ｃ２１］
前記奇数は３であるＣ１８の周波数分周器。
［Ｃ２２］
前記奇数は５であるＣ１８の周波数分周器。
［Ｃ２３］
前記奇数は５よりも大きいＣ１８の周波数分周器。
［Ｃ２４］
電子的ラッチを動作させる方法であって、
第１の入力及び第１のクロック位相が第１の入力ロジックレベルであることに応答して第１の出力ロジックレベルで第１の出力を駆動することと、
第２の入力及び第２のクロック位相が前記第１の入力ロジックレベルであることに応答して前記第１の出力ロジックレベルで第２の出力を駆動することと、
前記第１の入力及び前記第１のクロック位相が第２の入力ロジックレベルであることに応答して第２の出力ロジックレベルで前記第１の出力を駆動することと、
前記第２の入力及び前記第２のクロック位相が前記第２の入力ロジックレベルであることに応答して前記第２の出力ロジックレベルで第２の出力を駆動することと、
前記第１の入力及び前記第１のクロック位相が異なった入力ロジックレベルであることに応答して前記第１の出力にハイインピーダンスを与えることと、
前記第２の入力及び前記第２のクロック位相が異なった入力ロジックレベルであることに応答して前記第２の出力に前記ハイインピーダンスを与えることと、
前記第１の入力及び前記第１のクロック位相が異なった入力ロジックレベルであり、前記第２の入力及び前記第２のクロック位相が異なった入力ロジックレベルであるときに、前記第１及び第２の出力のロジックレベルを維持することと、
を備えた方法。
［Ｃ２５］
前記第２の入力は前記第１の入力の補数（Ｃomplement）であり、
前記第２のクロック位相は前記第１のクロック位相の補数（Ｃomplement）である
Ｃ２４の方法。
［Ｃ２６］
前記第１の出力ロジックレベルはロジックロウであり、
前記第２の出力ロジックレベルはロジックハイであり、
前記第１の入力ロジックレベルはロジックハイであり、
前記第２の入力ロジックレベルはロジックロウである
Ｃ２５の方法。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１の入力が第１の入力ロジックレベルで第２の入力が前記第１の入力ロジックレベルであるときに第１の出力を第１の出力ロジックレベルに駆動し、前記第１の入力が第２の入力ロジックレベルで前記第２の入力が前記第２の入力ロジックレベルであるときに前記第１の出力を第１の出力ロジックレベルとは異なる第２の出力ロジックレベルに駆動し、前記第１の入力及び前記第２の入力に異なった入力ロジックレベルが印加されたときに前記第１の出力をハイインピーダンス状態に設定するように構成された第１の回路と、
第３の入力が前記第１の入力ロジックレベルで第４の入力が前記第１の入力ロジックレベルであるときに第２の出力を前記第１の出力ロジックレベルに駆動し、前記第３の入力が前記第２の入力ロジックレベルで前記第４の入力が前記第２の入力ロジックレベルであるときに前記第２の出力を前記第２の出力ロジックレベルに駆動し、前記第３の入力及び前記第４の入力に異なった入力ロジックレベルが印加されたときに前記第２の出力を前記ハイインピーダンス状態に設定するように構成された第２の回路と、
前記第１の回路が前記第１の出力を前記ハイインピーダンス状態に駆動し、前記第２の回路が前記第２の出力を前記ハイインピーダンス状態に駆動するときに、前記第１及び第２の出力の電圧レベルを維持するように構成された第３の回路と、
を備えた電子的ラッチ。
［Ｃ２］
前記第１の出力ロジックレベルはロジックロウであり、
前記第２の出力ロジックレベルはロジックハイであり、
前記第１の入力ロジックレベルはロジックハイであり、
前記第２の入力ロジックレベルはロジックロウである
Ｃ１の電子的ラッチ。
［Ｃ３］
前記第３の回路は、クロス結合されたインバータのペアを備えている
Ｃ１の電子的ラッチ。
［Ｃ４］
前記第１の回路は第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを備え、前記第１、第２、第３及び第４のトランジスタは直列に接続され、前記第１、第２、第３及び第４のトランジスタのそれぞれはドレイン、ソース及びゲートを備え、前記第１の入力は前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートに結合され、前記第１の出力は前記第２のトランジスタのドレイン及び前記第３のトランジスタのドレインに結合され、
前記第２の回路は第５のトランジスタ、第６のトランジスタ、第７のトランジスタ及び第８のトランジスタを備え、前記第５、第６、第７及び第８のトランジスタは直列に接続され、前記第５、第６、第７及び第８のトランジスタのそれぞれはドレイン、ソース及びゲートを備え、前記第３の入力は前記第６のトランジスタのゲート及び前記第７のトランジスタのゲートに結合され、前記第２の出力は前記第６のトランジスタのドレイン及び前記第７のトランジスタのドレインに結合されている
Ｃ３の電子的ラッチ。
［Ｃ５］
前記第３の回路は、クロス結合されたインバータのペアを備えている
Ｃ４の電子的ラッチ。
［Ｃ６］
前記第３の回路は第９のトランジスタ、第１０のトランジスタ、第１１のトランジスタ及び第１２のトランジスタを備え、前記第９、第１０、第１１及び第１２のトランジスタの各トランジスタはゲート、ソース及びドレインを備え、
前記第９のトランジスタのドレインは、前記第１０のトランジスタのドレイン、前記第１１のトランジスタのゲート、前記第１２のトランジスタのゲート及び前記第１の出力に結合され、前記第１１のトランジスタのドレインは、前記第１２のトランジスタのドレイン、前記第９のトランジスタのゲート、前記第１０のトランジスタのゲート及び前記第２の出力に結合されている
Ｃ４の電子的ラッチ。
［Ｃ７］
複数のラッチを備えた周波数分周器であって、前記複数のラッチの各ラッチはＣ１にしたがい、前記周波数分周器は奇整数によって分周するように構成されている周波数分周器。
［Ｃ８］
Ｃ７の周波数分周器を備えた周波数発生器。
［Ｃ９］
Ｃ８の周波数発生器を備えた無線通信デバイス。
［Ｃ１０］
Ｃ８の周波数発生器を備えたモバイル通信デバイス。
［Ｃ１１］
第１の入力が第１の入力レベルで第２の入力が前記第１の入力レベルであるときに第１の出力を第１の出力レベルに駆動し、前記第１の入力が第２の入力レベルで前記第２の入力が前記第２の入力レベルであるときに前記第１の出力を前記第１の出力レベルとは異なる第２の出力レベルに駆動し、前記第１の入力及び前記第２の入力に異なった入力レベルが印加されたときに前記第１の出力をハイインピーダンス状態に設定する手段と、
第３の入力が前記第１の入力レベルで第４の入力が前記第１の入力レベルであるときに第２の出力を前記第１の出力レベルに駆動し、前記第３の入力が前記第２の入力レベルで前記第４の入力が前記第２の入力レベルであるときに前記第２の出力を前記第２の出力レベルに駆動し、前記第３の入力及び前記第４の入力に異なった入力レベルが印加されたときに前記第２の出力を前記ハイインピーダンス状態に設定する手段と、
前記第１の出力を駆動する手段が前記第１の出力を前記ハイインピーダンス状態に駆動し、前記第２の出力を駆動する手段が前記第２の出力を前記ハイインピーダンス状態に駆動するときに、前記第１及び第２の出力の電圧レベルを維持する手段と、
を備えた電子的ラッチ。
［Ｃ１２］
前記第１の出力レベルはロジックロウであり、
前記第２の出力レベルはロジックハイであり、
前記第１の入力レベルはロジックハイであり、
前記第２の入力レベルはロジックロウである
Ｃ１１の電子的ラッチ。
［Ｃ１３］
前記第１の出力を駆動する手段は、第１の複数のＮ−チャネルトランジスタを備え、
前記第２の出力を駆動する手段は、第２の複数のＮ−チャネルトランジスタを備え、
前記電圧レベルを維持する手段は、第３の複数のＮ−チャネルトランジスタを備える
Ｃ１０の電子的ラッチ。
［Ｃ１４］
前記第１の出力を駆動する手段は、第１の複数のＰ−チャネルトランジスタを備え、
前記第２の出力を駆動する手段は、第２の複数のＰ−チャネルトランジスタを備え、
前記電圧レベルを維持する手段は、第３の複数のＰ−チャネルトランジスタを備える
Ｃ１１の電子的ラッチ。
［Ｃ１５］
ポジティブサプライ電圧とグラウンド電位との間で動作するように構成されたＣ１１の電子的ラッチ。
［Ｃ１６］
ネガティブサプライ電圧とグラウンド電位との間で動作するように構成されたＣ１１の電子的ラッチ。
［Ｃ１７］
周波数発生器を備えた無線通信デバイスであって、前記周波数発生器は奇整数によって分周するように構成された周波数分周器を備え、前記周波数分周器は複数のラッチを備え、前記複数のラッチの各ラッチはＣ１１にしたがっている無線通信デバイス。
［Ｃ１８］
複数のラッチを備えた周波数分周器であって、前記複数のラッチの各ラッチはクロックの立ち上がり及び立ち下がりエッジの両方で選択的に状態をオンにスイッチするように構成されている周波数分周器。
［Ｃ１９］
前記複数のラッチは、奇数によって前記クロックの周波数を分周して実質的に５０パーセントに等しいデューティサイクルを有する少なくとも１つの出力を得るように構成されているＣ１８の周波数分周器。
［Ｃ２０］
高周波セクションを備えた無線デバイスであって、前記高周波セクションはＣ１９の周波数分周器を備えている無線デバイス。
［Ｃ２１］
前記奇数は３であるＣ１８の周波数分周器。
［Ｃ２２］
前記奇数は５であるＣ１８の周波数分周器。
［Ｃ２３］
前記奇数は５よりも大きいＣ１８の周波数分周器。
［Ｃ２４］
電子的ラッチを動作させる方法であって、
第１の入力及び第１のクロック位相が第１の入力ロジックレベルであることに応答して第１の出力ロジックレベルで第１の出力を駆動することと、
第２の入力及び第２のクロック位相が前記第１の入力ロジックレベルであることに応答して前記第１の出力ロジックレベルで第２の出力を駆動することと、
前記第１の入力及び前記第１のクロック位相が第２の入力ロジックレベルであることに応答して第２の出力ロジックレベルで前記第１の出力を駆動することと、
前記第２の入力及び前記第２のクロック位相が前記第２の入力ロジックレベルであることに応答して前記第２の出力ロジックレベルで第２の出力を駆動することと、
前記第１の入力及び前記第１のクロック位相が異なった入力ロジックレベルであることに応答して前記第１の出力にハイインピーダンスを与えることと、
前記第２の入力及び前記第２のクロック位相が異なった入力ロジックレベルであることに応答して前記第２の出力に前記ハイインピーダンスを与えることと、
前記第１の入力及び前記第１のクロック位相が異なった入力ロジックレベルであり、前記第２の入力及び前記第２のクロック位相が異なった入力ロジックレベルであるときに、前記第１及び第２の出力のロジックレベルを維持することと、
を備えた方法。
［Ｃ２５］
前記第２の入力は前記第１の入力の補数（Ｃomplement）であり、
前記第２のクロック位相は前記第１のクロック位相の補数（Ｃomplement）である
Ｃ２４の方法。
［Ｃ２６］
前記第１の出力ロジックレベルはロジックロウであり、
前記第２の出力ロジックレベルはロジックハイであり、
前記第１の入力ロジックレベルはロジックハイであり、
前記第２の入力ロジックレベルはロジックロウである
Ｃ２５の方法。
Claims (26)
- 第１の入力が第１の入力ロジックレベルで第２の入力が前記第１の入力ロジックレベルであるときに第１の出力を第１の出力ロジックレベルに駆動し、前記第１の入力が第２の入力ロジックレベルで前記第２の入力が前記第２の入力ロジックレベルであるときに前記第１の出力を第１の出力ロジックレベルとは異なる第２の出力ロジックレベルに駆動し、前記第１の入力及び前記第２の入力に異なった入力ロジックレベルが印加されたときに前記第１の出力をハイインピーダンス状態に設定するように構成された第１の回路と、
第３の入力が前記第１の入力ロジックレベルで第４の入力が前記第１の入力ロジックレベルであるときに第２の出力を前記第１の出力ロジックレベルに駆動し、前記第３の入力が前記第２の入力ロジックレベルで前記第４の入力が前記第２の入力ロジックレベルであるときに前記第２の出力を前記第２の出力ロジックレベルに駆動し、前記第３の入力及び前記第４の入力に異なった入力ロジックレベルが印加されたときに前記第２の出力を前記ハイインピーダンス状態に設定するように構成された第２の回路と、
前記第１の回路が前記第１の出力を前記ハイインピーダンス状態に駆動し、前記第２の回路が前記第２の出力を前記ハイインピーダンス状態に駆動するときに、前記第１及び第２の出力の電圧レベルを維持するように構成された第３の回路と、
を備えた電子的ラッチ。 - 前記第１の出力ロジックレベルはロジックロウであり、
前記第２の出力ロジックレベルはロジックハイであり、
前記第１の入力ロジックレベルはロジックハイであり、
前記第２の入力ロジックレベルはロジックロウである
請求項１の電子的ラッチ。 - 前記第３の回路は、クロス結合されたインバータのペアを備えている
請求項１の電子的ラッチ。 - 前記第１の回路は第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを備え、前記第１、第２、第３及び第４のトランジスタは直列に接続され、前記第１、第２、第３及び第４のトランジスタのそれぞれはドレイン、ソース及びゲートを備え、前記第１の入力は前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートに結合され、前記第１の出力は前記第２のトランジスタのドレイン及び前記第３のトランジスタのドレインに結合され、
前記第２の回路は第５のトランジスタ、第６のトランジスタ、第７のトランジスタ及び第８のトランジスタを備え、前記第５、第６、第７及び第８のトランジスタは直列に接続され、前記第５、第６、第７及び第８のトランジスタのそれぞれはドレイン、ソース及びゲートを備え、前記第３の入力は前記第６のトランジスタのゲート及び前記第７のトランジスタのゲートに結合され、前記第２の出力は前記第６のトランジスタのドレイン及び前記第７のトランジスタのドレインに結合されている
請求項３の電子的ラッチ。 - 前記第３の回路は、クロス結合されたインバータのペアを備えている
請求項４の電子的ラッチ。 - 前記第３の回路は第９のトランジスタ、第１０のトランジスタ、第１１のトランジスタ及び第１２のトランジスタを備え、前記第９、第１０、第１１及び第１２のトランジスタの各トランジスタはゲート、ソース及びドレインを備え、
前記第９のトランジスタのドレインは、前記第１０のトランジスタのドレイン、前記第１１のトランジスタのゲート、前記第１２のトランジスタのゲート及び前記第１の出力に結合され、前記第１１のトランジスタのドレインは、前記第１２のトランジスタのドレイン、前記第９のトランジスタのゲート、前記第１０のトランジスタのゲート及び前記第２の出力に結合されている
請求項４の電子的ラッチ。 - 複数のラッチを備えた周波数分周器であって、前記複数のラッチの各ラッチは請求項１にしたがい、前記周波数分周器は奇整数によって分周するように構成されている周波数分周器。
- 請求項７の周波数分周器を備えた周波数発生器。
- 請求項８の周波数発生器を備えた無線通信デバイス。
- 請求項８の周波数発生器を備えたモバイル通信デバイス。
- 第１の入力が第１の入力レベルで第２の入力が前記第１の入力レベルであるときに第１の出力を第１の出力レベルに駆動し、前記第１の入力が第２の入力レベルで前記第２の入力が前記第２の入力レベルであるときに前記第１の出力を前記第１の出力レベルとは異なる第２の出力レベルに駆動し、前記第１の入力及び前記第２の入力に異なった入力レベルが印加されたときに前記第１の出力をハイインピーダンス状態に設定する手段と、
第３の入力が前記第１の入力レベルで第４の入力が前記第１の入力レベルであるときに第２の出力を前記第１の出力レベルに駆動し、前記第３の入力が前記第２の入力レベルで前記第４の入力が前記第２の入力レベルであるときに前記第２の出力を前記第２の出力レベルに駆動し、前記第３の入力及び前記第４の入力に異なった入力レベルが印加されたときに前記第２の出力を前記ハイインピーダンス状態に設定する手段と、
前記第１の出力を駆動する手段が前記第１の出力を前記ハイインピーダンス状態に駆動し、前記第２の出力を駆動する手段が前記第２の出力を前記ハイインピーダンス状態に駆動するときに、前記第１及び第２の出力の電圧レベルを維持する手段と、
を備えた電子的ラッチ。 - 前記第１の出力レベルはロジックロウであり、
前記第２の出力レベルはロジックハイであり、
前記第１の入力レベルはロジックハイであり、
前記第２の入力レベルはロジックロウである
請求項１１の電子的ラッチ。 - 前記第１の出力を駆動する手段は、第１の複数のＮ−チャネルトランジスタを備え、
前記第２の出力を駆動する手段は、第２の複数のＮ−チャネルトランジスタを備え、
前記電圧レベルを維持する手段は、第３の複数のＮ−チャネルトランジスタを備える
請求項１０の電子的ラッチ。 - 前記第１の出力を駆動する手段は、第１の複数のＰ−チャネルトランジスタを備え、
前記第２の出力を駆動する手段は、第２の複数のＰ−チャネルトランジスタを備え、
前記電圧レベルを維持する手段は、第３の複数のＰ−チャネルトランジスタを備える
請求項１１の電子的ラッチ。 - ポジティブサプライ電圧とグラウンド電位との間で動作するように構成された請求項１１の電子的ラッチ。
- ネガティブサプライ電圧とグラウンド電位との間で動作するように構成された請求項１１の電子的ラッチ。
- 周波数発生器を備えた無線通信デバイスであって、前記周波数発生器は奇整数によって分周するように構成された周波数分周器を備え、前記周波数分周器は複数のラッチを備え、前記複数のラッチの各ラッチは請求項１１にしたがっている無線通信デバイス。
- 複数のラッチを備えた周波数分周器であって、前記複数のラッチの各ラッチはクロックの立ち上がり及び立ち下がりエッジの両方で選択的に状態をオンにスイッチするように構成されている周波数分周器。
- 前記複数のラッチは、奇数によって前記クロックの周波数を分周して実質的に５０パーセントに等しいデューティサイクルを有する少なくとも１つの出力を得るように構成されている請求項１８の周波数分周器。
- 高周波セクションを備えた無線デバイスであって、前記高周波セクションは請求項１９の周波数分周器を備えている無線デバイス。
- 前記奇数は３である請求項１８の周波数分周器。
- 前記奇数は５である請求項１８の周波数分周器。
- 前記奇数は５よりも大きい請求項１８の周波数分周器。
- 電子的ラッチを動作させる方法であって、
第１の入力及び第１のクロック位相が第１の入力ロジックレベルであることに応答して第１の出力ロジックレベルで第１の出力を駆動することと、
第２の入力及び第２のクロック位相が前記第１の入力ロジックレベルであることに応答して前記第１の出力ロジックレベルで第２の出力を駆動することと、
前記第１の入力及び前記第１のクロック位相が第２の入力ロジックレベルであることに応答して第２の出力ロジックレベルで前記第１の出力を駆動することと、
前記第２の入力及び前記第２のクロック位相が前記第２の入力ロジックレベルであることに応答して前記第２の出力ロジックレベルで第２の出力を駆動することと、
前記第１の入力及び前記第１のクロック位相が異なった入力ロジックレベルであることに応答して前記第１の出力にハイインピーダンスを与えることと、
前記第２の入力及び前記第２のクロック位相が異なった入力ロジックレベルであることに応答して前記第２の出力に前記ハイインピーダンスを与えることと、
前記第１の入力及び前記第１のクロック位相が異なった入力ロジックレベルであり、前記第２の入力及び前記第２のクロック位相が異なった入力ロジックレベルであるときに、前記第１及び第２の出力のロジックレベルを維持することと、
を備えた方法。 - 前記第２の入力は前記第１の入力の補数（complement）であり、
前記第２のクロック位相は前記第１のクロック位相の補数（complement）である
請求項２４の方法。 - 前記第１の出力ロジックレベルはロジックロウであり、
前記第２の出力ロジックレベルはロジックハイであり、
前記第１の入力ロジックレベルはロジックハイであり、
前記第２の入力ロジックレベルはロジックロウである
請求項２５の方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US9866508P | 2008-09-19 | 2008-09-19 | |
| US61/098,665 | 2008-09-19 | ||
| US12/552,810 | 2009-09-02 | ||
| US12/552,810 US8058901B2 (en) | 2008-09-19 | 2009-09-02 | Latch structure, frequency divider, and methods for operating same |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014018803A Division JP5847861B2 (ja) | 2008-09-19 | 2014-02-03 | ラッチ構造、周波数分周器、及びそれらを動作させる方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016036151A true JP2016036151A (ja) | 2016-03-17 |
| JP6092337B2 JP6092337B2 (ja) | 2017-03-08 |
Family
ID=42036981
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011528012A Active JP5524216B2 (ja) | 2008-09-19 | 2009-09-18 | ラッチ構造、周波数分周器、及びそれらを動作させる方法 |
| JP2014018803A Active JP5847861B2 (ja) | 2008-09-19 | 2014-02-03 | ラッチ構造、周波数分周器、及びそれらを動作させる方法 |
| JP2015194007A Expired - Fee Related JP6092337B2 (ja) | 2008-09-19 | 2015-09-30 | ラッチ構造、周波数分周器、及びそれらを動作させる方法 |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011528012A Active JP5524216B2 (ja) | 2008-09-19 | 2009-09-18 | ラッチ構造、周波数分周器、及びそれらを動作させる方法 |
| JP2014018803A Active JP5847861B2 (ja) | 2008-09-19 | 2014-02-03 | ラッチ構造、周波数分周器、及びそれらを動作させる方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US8058901B2 (ja) |
| EP (1) | EP2342823A2 (ja) |
| JP (3) | JP5524216B2 (ja) |
| KR (1) | KR101256737B1 (ja) |
| CN (1) | CN102160289B (ja) |
| TW (1) | TW201103261A (ja) |
| WO (1) | WO2010033855A2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8058901B2 (en) | 2008-09-19 | 2011-11-15 | Qualcomm Incorporated | Latch structure, frequency divider, and methods for operating same |
| US8149017B2 (en) * | 2010-06-25 | 2012-04-03 | Xerox Corporation | Low-voltage to high-voltage level translation using capacitive coupling |
| JP5712890B2 (ja) * | 2011-10-07 | 2015-05-07 | 富士通株式会社 | ラッチ回路 |
| US8786328B2 (en) * | 2012-09-12 | 2014-07-22 | Texas Instruments Incorporated | RF logic divider |
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| CN104601167B (zh) * | 2013-10-31 | 2018-03-27 | 晨星半导体股份有限公司 | 可实现50%工作周期的整数除频器及可编程整数除频器 |
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| US8058901B2 (en) | 2008-09-19 | 2011-11-15 | Qualcomm Incorporated | Latch structure, frequency divider, and methods for operating same |
| US8363455B2 (en) * | 2008-12-04 | 2013-01-29 | David Rennie | Eight transistor soft error robust storage cell |
-
2009
- 2009-09-02 US US12/552,810 patent/US8058901B2/en active Active
- 2009-09-18 CN CN200980136336.8A patent/CN102160289B/zh active Active
- 2009-09-18 KR KR1020117008948A patent/KR101256737B1/ko active IP Right Grant
- 2009-09-18 WO PCT/US2009/057555 patent/WO2010033855A2/en active Application Filing
- 2009-09-18 EP EP09792735A patent/EP2342823A2/en not_active Ceased
- 2009-09-18 TW TW098131645A patent/TW201103261A/zh unknown
- 2009-09-18 JP JP2011528012A patent/JP5524216B2/ja active Active
-
2011
- 2011-10-05 US US13/253,350 patent/US8519742B2/en active Active
-
2014
- 2014-02-03 JP JP2014018803A patent/JP5847861B2/ja active Active
-
2015
- 2015-09-30 JP JP2015194007A patent/JP6092337B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US20080115023A1 (en) * | 2006-10-27 | 2008-05-15 | Honeywell International Inc. | Set hardened register |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100073027A1 (en) | 2010-03-25 |
| JP2014132762A (ja) | 2014-07-17 |
| US8058901B2 (en) | 2011-11-15 |
| EP2342823A2 (en) | 2011-07-13 |
| JP5847861B2 (ja) | 2016-01-27 |
| JP6092337B2 (ja) | 2017-03-08 |
| JP2012503443A (ja) | 2012-02-02 |
| JP5524216B2 (ja) | 2014-06-18 |
| US8519742B2 (en) | 2013-08-27 |
| CN102160289B (zh) | 2014-09-03 |
| CN102160289A (zh) | 2011-08-17 |
| KR101256737B1 (ko) | 2013-04-19 |
| KR20110073528A (ko) | 2011-06-29 |
| WO2010033855A3 (en) | 2010-09-30 |
| TW201103261A (en) | 2011-01-16 |
| WO2010033855A2 (en) | 2010-03-25 |
| US20120025877A1 (en) | 2012-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160906 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161206 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170110 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170208 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6092337 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |