JP4756135B2 - 周波数分周器 - Google Patents

Description

本発明は、周波数分周器に関する。

周波数分周器は、ある周波数を有するクロック信号を分周するとともに、そのクロック信号の周波数よりも低い周波数を有する他の信号を得るために、最近の通信装置に広く使用されている。周波数分周器は通常、フリップ・フロップまたはラッチ回路を使用して実現される。クロック信号は、２値信号である、すなわちＨＩＧＨ値レベルおよびＬＯＷレベルを有しているので、２の累乗である周波数分周ファクタが、比較的容易に実現される。

最近の通信回路では、差分信号がしばしば使用されており、直接の結果として、差分信号に適応された周波数分周器が必要であった。

米国特許第６１６６５７１号明細書は、それぞれが出力信号およびその補数を生成する２つの同一回路セクションを含む、入力クロック信号の周波数の半分の周波数の出力信号を生成するための周波数分周器回路について記載している。これらの回路セクションは、一方の回路セクションの出力信号が他方の回路セクションに対する入力信号として作用するように、相互に接続されている。各回路セクションは、クロック信号およびそのクロック信号の補数の一方によって制御される負荷トランジスタと、クロック信号およびそのクロック信号の補数の他方によって制御されるスイッチ・トランジスタとを含んでいる。この回路は、各回路セクションのＲＣ時定数の低減、ならびに出力信号とそれらのそれぞれの補数の間の出力信号振幅の増大を示す。周波数分周器がクロック信号によって両方ともクロック制御される２つの同一セクションを含むことが観察される。周波数が高くなるほど、出力信号とそれらのそれぞれの補数の間の出力信号振幅が小さくなる。

したがって、比較的高い周波数で動作可能でありかつ比較的大きな電圧振幅を可能にする周波数分周器を備える必要がある。

本発明は、独立請求項において定義される。従属請求項は、有利な実施形態を定義する。

本発明は、
第２のラッチ回路が第１のラッチ回路に交差結合され、各ラッチがそれぞれラッチに結合されたセンス増幅器を含む、第１のラッチ回路および第２のラッチ回路を備える周波数分周器であって、
センス増幅器が、第１の周波数を有する第１のクロック信号とそれぞれの第１のクロック補信号（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｆｉｒｓｔ ｃｌｏｃｋ ｓｉｇｎａｌ）とを受け取るための第１のクロック入力部を含み、
ラッチが、第２の周波数を有する第２のクロック信号とそれぞれの第２のクロック補信号（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｓｅｃｏｎｄ ｃｌｏｃｋ ｓｉｇｎａｌ）とを受け取るための第２のクロック入力部を含み、第２の周波数が第１の周波数のほぼ２倍である、周波数分周器を提供する。本願を通じて、信号の補信号が反転信号であることが考察される。

第１のクロック信号の時間間隔Ｔ／４〜Ｔ／２の間、ラッチがアクティブであるので、それぞれの検知段の利得は、ラッチによって正帰還がかけられるために増大する。これにより、従来技術の回路に比べて出力振幅が増大する。

本発明の一実施形態では、第１のラッチ回路は、第２のラッチ回路と実質的に同一のものである。各センス増幅器は、第２のトランジスタに結合された第１のトランジスタを含む第１のトランジスタ対と、第４のトランジスタに結合された第３のトランジスタを含む第２のトランジスタ対とを含むトランジスタ差動対（ｄｉｆｆｅｒｅｎｔｉａｌ ｐａｉｒ ｏｆ ｔｒａｎｓｉｓｔｏｒｓ）を備えることができる。各トランジスタは、ドレイン、ソースおよびゲートを有する。本発明がＭＯＳトランジスタの実装に限定されるものではなく、バイポーラ型の実装（ｂｉｐｏｌａｒ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）では、各トランジスタがドレイン、ソースおよびゲートにそれぞれ対応するコレクタ、エミッタおよびベースを有することがここで指摘されるべきである。第１のトランジスタのドレインおよび第３のトランジスタのドレインは、それぞれ第２のトランジスタのソースおよび第４のトランジスタのソースに結合される。第２のトランジスタおよび第４のトランジスタのゲートは、他のラッチによって生成された信号を受け取る。第１のトランジスタおよび第３のトランジスタのゲートは、第１のクロック信号を受け取るための第１のクロック入力部に結合される。センス増幅器の役割が、入力信号がＨＩＧＨ状態にあるかＬＯＷ状態にあるかを決定すること、ならびに第１のクロック信号がアサートされたときに信号を転送することであることが観察される。

本発明の他の実施形態では、ラッチは、各トランジスタがドレイン、ゲートおよびソースを有する第５のトランジスタおよび第６のトランジスタを含む交差結合型トランジスタ対（ｐａｉｒ ｏｆ ｃｒｏｓｓ−ｃｏｕｐｌｅｄ ｔｒａｎｓｉｓｔｏｒｓ）を備える。第５のトランジスタのドレインおよび第６のトランジスタのドレインは、それぞれ第２のトランジスタのドレインおよび第４のトランジスタのドレインに結合される。第５のトランジスタのソースおよび第６のトランジスタのソースは、それぞれ第７のトランジスタのドレインおよび第８のトランジスタのドレインに結合される。第７のトランジスタのゲートおよび第８のトランジスタのゲートは、第２のクロック信号を受け取る。交差結合されたトランジスタは、負性抵抗を実現する。負性抵抗は、回路のラッチ特性を得るとともにラッチにおける必要利得を有するために必要である。負性抵抗は通常、交差結合型トランジスタ対を使用して得られる。

本発明の上記およびその他の特徴および利点は、添付図面を参照した本発明の例示的な実施形態の以下の説明から明らかになるであろう。

図１は、本発明の一実施形態による、周波数分周器のブロック・レベル図を示す。

周波数分周器は、第１のラッチ回路１０および第２のラッチ回路１０’を含み、第２のラッチ回路１０’が第１のラッチ回路１０に交差結合されている。第１のラッチ回路１０は、第１の入力部Ｉ１および第１の補入力部Ｉ２と、第１の出力部Ｏ１および第１の補出力部Ｏ２とを含む。

第２のラッチ１０’は、第２の入力部Ｉ３および第２の補入力部Ｉ４と、第２の出力部Ｏ３および第２の補出力部Ｏ４とを含む。第１のラッチ１０の出力部は、第２のラッチ１０’の対応する入力部に結合され、すなわちＯ１がＩ３に、Ｏ２がＩ４に結合される。第２のラッチ１０’の出力部は、第１のラッチ１０の補入力部に結合され、すなわちＯ３がＩ２に、Ｏ４がＩ１に結合され、すなわち、第１のラッチ１０および第２のラッチが交差結合される。各ラッチ回路は、それぞれラッチ（１１）に結合されたセンス増幅器を含む。センス増幅器は、第１の周波数を有する第１のクロック信号ｆと、それぞれの第１のクロック補信号

とを受け取るための第１のクロック入力部を含む。ラッチ１１は、第２の周波数を有する第２のクロック信号２ｆと、それぞれの第２のクロック補信号

とを受け取るための第２のクロック入力部を含み、第２の周波数が第１の周波数のほぼ２倍である。

図４に示されているように、第１のクロック信号の時間間隔Ｔ／４〜Ｔ／２の間、ラッチがアクティブであるので、それぞれの検知段の利得は、ラッチによって正帰還がかけられるために増大する。これにより、図５に示されているように、従来技術の回路に比べて出力振幅が増大する。回路が比較的高い周波数の、例えばＧＨｚ（ギガヘルツ）帯の信号を使用したときに、信号の形状がもはや矩形ではないことが注目される。

図２は、本発明の一実施形態による、センス増幅器のトランジスタ・レベルの実装を示す。センス増幅器は、第２のトランジスタＭ３に結合された第１のトランジスタＭ１を含む第１のトランジスタ対と、第４のトランジスタＭ４に結合された第３のトランジスタＭ２を含む第２のトランジスタ対とを含むトランジスタ差動対Ｍ１、Ｍ３およびＭ２、Ｍ４を含む。各トランジスタは、ドレイン、ソースおよびゲートを有する。第１のトランジスタＭ１のドレインおよび第３のトランジスタＭ２のドレインは、それぞれ第２のトランジスタＭ３のソースおよび第４のトランジスタＭ４のソースに結合される。第２のトランジスタＭ３および第４のトランジスタＭ４のゲートは、他のラッチによって生成された信号を受け取る。第１のトランジスタＭ１および第３のトランジスタＭ２のゲートは、第１のクロック信号を受け取るための第１のクロック入力部ｆに結合される。第２のトランジスタＭ３のドレインおよび第４のトランジスタＭ４のドレインは、ラッチ１１に結合される。ラッチ１１の考えられる実装が、図３に示されている。

図３は、本発明の一実施形態による、ラッチのトランジスタ・レベルの実装を示す図である。ラッチは、各トランジスタがドレイン、ゲートおよびソースを有する第５のトランジスタＭ５および第６のトランジスタＭ６を含む交差結合型トランジスタ対Ｍ５、Ｍ６を含む。第５のトランジスタＭ５のドレインおよび第６のトランジスタＭ６のドレインは、それぞれ第２のトランジスタＭ３のドレインおよび第４のトランジスタＭ４のドレインに結合される。第５のトランジスタＭ５のソースおよび第６のトランジスタのソースは、それぞれ第７のトランジスタＭ７のドレインおよび第８のトランジスタＭ８のドレインに結合される。第７のトランジスタＭ７のゲートおよび第８のトランジスタＭ８のゲートは、第２のクロック信号２ｆを受け取る。交差結合されたトランジスタは、負性抵抗を実現する。負性抵抗は、回路のラッチ特性を得るとともにラッチにおける必要利得を有するために必要である。負性抵抗は通常、交差結合型トランジスタ対を使用して得られる。

この実施形態にはＮ−ＭＯＳトランジスタしか示されていないことが観察される。当業者なら他の技術で実装されるＰ−ＭＯＳ、ＣＭＯＳ、ＢｉＣＭＯＳまたは他のタイプのトランジスタを使用して本発明の教示を適用できることが理解される。バイポーラ型の実装では、各トランジスタが、ドレイン、ソースおよびゲートにそれぞれ対応するコレクタ、エミッタおよびベースを有すること、ならびにドレイン、ソースまたはゲートを示す請求項の範囲が、バイポーラ型の実装を除外するほどには限定されないことが、ここでさらに指摘される。

本発明の保護範囲が本明細書に記載されている実施形態に限定されないことが注目される。本発明の保護範囲は、特許請求の範囲における参照符号によっても限定されない。「含む（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、特許請求の範囲に記載されている以外の部分を除外するものではない。要素の前に付く用語「１つの（ａ（ｎ））」は、複数のその要素を除外するものではない。本発明の一部を形成する手段は、専用ハードウェアの形で実装されても、プログラムされたプロセッサの形で実装されてもよい。本発明は、それぞれの新規な機能または機能の新規な組合せに存在する。

本発明の一実施形態による、周波数分周器のブロック・レベル図である。 本発明の一実施形態による、センス増幅器のトランジスタ・レベルの実装を示す図である。 本発明の一実施形態による、ラッチのトランジスタ・レベルの実装を示す図である。 本発明の一実施形態による、第１のクロック信号の半周期の時間ダイアグラムである。 本発明の一実施形態による、出力信号の振幅対周波数の図である。

Claims (4)

1. 第２のラッチ回路が第１のラッチ回路に交差結合され、各ラッチがそれぞれラッチに結合されたセンス増幅器を含む、前記第１のラッチ回路および前記第２のラッチ回路を備える周波数分周器であって、
   前記センス増幅器が、第１の周波数を有する第１のクロック信号とそれぞれの第１のクロック補信号とを受け取るための第１のクロック入力部を含み、
   前記ラッチが、第２の周波数を有する第２のクロック信号とそれぞれの第２のクロック補信号とを受け取るための第２のクロック入力部を含み、前記第２の周波数が前記第１の周波数のほぼ２倍である、周波数分周器。
2. 前記第１のラッチ回路が、前記第２のラッチ回路と実質的に同一のものである、請求項５に記載の周波数分周器。
3. 各センス増幅器が、
   第２のトランジスタに結合された第１のトランジスタを含む第１のトランジスタ対と、
   第４のトランジスタに結合された第３のトランジスタを含む第２のトランジスタ対とを含む差動トランジスタ対を備え、
   各トランジスタが、ドレイン、ソースおよびゲートを有し、
   前記第１のトランジスタのドレインおよび前記第３のトランジスタのドレインが、それぞれ前記第２のトランジスタのソースおよび前記第４のトランジスタのソースに結合され、
   前記第２のトランジスタおよび前記第４のトランジスタのゲートが、他のラッチによって生成された信号を受け取り、
   前記第１のトランジスタおよび前記第３のトランジスタのゲートが、前記第１のクロック信号を受け取るための前記第１のクロック入力部に結合される、請求項１または２に記載の周波数分周器。
4. 前記ラッチが、
   各トランジスタがドレイン、ゲートおよびソースを有する第５のトランジスタおよび第６のトランジスタを含む交差結合型トランジスタ対を備え、
   前記第５のトランジスタのドレインおよび前記第６のトランジスタのドレインが、それぞれ前記第２のトランジスタのドレインおよび前記第４のトランジスタのソースに結合され、
   前記第５のトランジスタのソースおよび前記第６のトランジスタのソースが、それぞれ第７のトランジスタのドレインおよび第８のトランジスタのドレインに結合され、
   前記第７のトランジスタのゲートおよび前記第８のトランジスタのゲートが、前記第２のクロック信号を受け取る、前記請求項のいずれかに記載の周波数分周器。

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