KR100970132B1 - 인버터 구조를 갖는 주파수 분배기 - Google Patents

인버터 구조를 갖는 주파수 분배기 Download PDF

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    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors

Abstract

복수 개의 인버터만을 포함하여 구성됨으로써 수 GHz 대역에서 큰 이득과 큰 출력 스윙을 갖고, 낮은 입력 신호에도 동작이 가능하며, 간단한 소자 만으로 이루어지는 셀프 바이어스 회로를 포함하는 주파수 분배기가 개시된다. 본 발명의 일 실시예에 따르면, 마스터(master) 회로와 슬래이브(slave) 회로로 구성되는 D 플립-플롭(flip-flop) 구조의 주파수 분배기에 있어서, 상기 마스터 회로는, 반전 직교 위상 신호(Qb)를 반전시키는 제1 인버터; 비반전 직교 위상 신호(Q)를 반전시키는 제2 인버터; 상기 제1 인버터의 출력 신호를 반전시켜 비반전 동위상 신호(I)를 출력하는 제3 인버터; 및 상기 제2 인버터의 출력 신호를 반전시켜 반전 동위상 신호(Ib)를 출력하는 제4 인버터를 포함하고, 상기 슬래이브 회로는, 상기 비반전 동위상 신호(I)를 반전시키는 제5 인버터; 상기 반전 동위상 신호(Ib)를 반전시키는 제6 인버터; 상기 제5 인버터의 출력 신호를 반전시켜 상기 비반전 직교 위상 신호(Q)를 출력하는 제7 인버터; 및 상기 제6 인버터의 출력 신호를 반전시켜 상기 반전 직교 위상 신호(Qb)를 출력하는 제8 인버터를 포함하는 주파수 분배기가 제공된다.
주파수 분배기, 인버터, CMOS, 셀프 바이어스

Description

인버터 구조를 갖는 주파수 분배기{FREQUENCY DIVIDER COMPRISING INVERTER STRUCTURE}
본 발명은 인버터 구조를 갖는 주파수 분배기에 관한 것으로, 보다 상세하게는, 복수 개의 인버터만을 포함하여 구성됨으로써 수 GHz 대역에서 큰 이득과 큰 출력 스윙을 갖고, 낮은 입력 신호에도 동작이 가능하며, 간단한 소자 만으로 이루어지는 셀프 바이어스 회로를 포함하는 주파수 분배기에 관한 것이다.
최근, 무선통신 기술의 발달로 인해 무선 주파수 집적 회로(Radio Frequency Integrated Circuit; RFIC) 및 초고주파 회로에 대한 관심이 높아지고 있으며, 이에 따라 상기 회로들에 관한 개발 또한 활발히 이루어지고 있다.
무선 주파수 집적 회로 또는 초고주파 회로에 많이 사용되는 회로로서, 소정 주파수를 갖는 신호를 각기 다른 위상 특성, 바람직하게는, 입력 신호와 동일한 위상을 갖는 동위상 신호 및 입력 신호와 90°의 위상차를 갖는 직교 위상 신호를 출력하는 주파수 분배기가 있다.
도 1a는 주파수 분배기의 일반적인 구성을 나타내는 회로도이다.
도 1a에 도시되는 바와 같이, 통상적인 주파수 분배기는 마스터(master) 회로(M)와 슬래이브(slave) 회로(S)를 포함하는 D 플립-플롭(flip-flop) 구조이다. 마스터 회로(M)와 슬래이브 회로(S)는 모두 2개의 입력단과 2개의 출력단을 갖는다. 마스터 회로(M)는 슬래이브 회로(S)로부터의 반전 직교 위상 신호(Qb) 및 비반전 직교 위상 신호(Q)를 입력받아, 비반전 동위상 신호(I) 및 반전 동위상 신호(Ib)를 출력하며, 슬래이브 회로(S)는 상기 비반전 동위상 신호(I) 및 반전 동위상 신호(Ib)를 입력받아, 비반전 직교 위상 신호(Q) 및 반전 직교 위상 신호(Qb)를 출력한다.
이러한, 주파수 분배기는 보통 GHz 대역의 신호를 처리하기 때문에 CMOS 논리 회로로는 설계가 불가능하여, 도 1b에 도시되는 바와 같은 CML(Current-Mode Logic) 구조의 주파수 분배기가 널리 이용되고 있다.
도 1b에 도시되는 바와 같은 CML 구조의 주파수 분배기는 GHz 대역에서 동작이 잘된다는 장점이 있긴 하지만, CMOS 트랜지스터의 스택 구조이기 때문에, 출력 전압 스윙이 작아진다는 단점을 갖고 있다. 또한, 전압 제어 발진기(Voltage Controlled Oscillator; VCO)+주파수 분배기(Divider)+국부 발진기(Local Oscillator; LO) 버퍼로 이루어지는 구성에 있어서는, 주파수 분배기의 출력 스윙이 작아지면, 그만큼 국부 발진기에서 소모되는 전류가 많아지게 되므로, 결과적으로는 전체적인 소모 전류가 많아지는 문제가 있었다.
또한, 주파수 분배기로서 도 1c에 도시되는 바와 같은 라자비(Razavi)가 제안한 주파수 분배기(20)도 널리 이용되고 있다.
그러나, 이러한 주파수 분배기(20)를 동작시키기 위해서는 입력으로서 풀 스 윙이 요구되고, 완전한 I/Q 차동 출력, 즉, 완전한 동위상 신호, 및 완전한 직교 위상 신호를 출력하지 못하기 때문에, 출력단 후에 소정의 듀티 사이클(Duty Cycle) 회로를 추가해주어야 하는 문제점이 있었다.
한편, 주파수 분배기로서 도 1d에 도시되는 바와 같은 왕(Wang)이 제안한 주파수 분배기(30)도 이용되었었다.
그러나, 이러한 주파수 분배기(30) 또한, 동작을 위해서는 입력에 풀 스윙이 필요한 문제가 있었다.
따라서, 작은 입력 전압으로서도 동작 가능하며, 클 출력 스윙을 얻을 수 있는 주파수 분배기에 대한 개발이 시급한 실정이다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, CMOS 인버터로 주파수 분배기를 구성함으로써, 작은 입력 신호 레벨로도 동작가능하며, 큰 출력 스윙을 얻을 수 있게 함과 동시에, 구현시 PMOS 트랜지스터와 NMOS 트랜지스터의 크기를 작게 가져갈 수 있도록 함을 그 목적으로 한다.
또한, 본 발명의 다른 목적은 주파수 분배기에 적은 수의 소자로 구현 가능한 셀프 바이어스 회로를 포함시킴으로써, 별도의 바이어스 전압 인가 없이도, 주파수 분배기의 동작에 필요한 DC 바이어스 전압을 획득할 수 있도록 하는 것이다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 마스터(master) 회로와 슬래이브(slave) 회로로 구성되는 D 플립-플롭(flip-flop) 구조의 주파수 분배기에 있어서, 상기 마스터 회로는, 반전 직교 위상 신호(Qb)를 반전시키는 제1 인버터; 비반전 직교 위상 신호(Q)를 반전시키는 제2 인버터; 상기 제1 인버터의 출력 신호를 반전시켜 비반전 동위상 신호(I)를 출력하는 제3 인버터; 및 상기 제2 인버터의 출력 신호를 반전시켜 반전 동위상 신호(Ib)를 출력하는 제4 인버터를 포함하고, 상기 슬래이브 회로는, 상기 비반전 동위상 신호(I)를 반전시키는 제5 인버터; 상기 반전 동위상 신호(Ib)를 반전시키는 제6 인버터; 상기 제5 인버터의 출력 신호를 반전시켜 상기 비반전 직교 위상 신호(Q)를 출력하는 제7 인버터; 및 상기 제6 인버터의 출력 신호를 반전시켜 상기 반전 직교 위상 신호(Qb)를 출력하는 제8 인버터를 포함하는 주파수 분배기가 제공된다.
상기 제1 인버터, 제2 인버터, 제3 인버터, 제4 인버터, 제5 인버터, 제6 인버터, 제7 인버터, 제8 인버터, 및 제9 인버터는, PMOS 트랜지스터와 NMOS 트랜지스터로 구성되는 CMOS 인버터일 수 있다.
상기 주파수 분배기는, 상기 제1 인버터, 제2 인버터, 제5 인버터, 및 제6 인버터에 p형 클록 신호(Vi_p) 및 n형 클록 신호(Vi_n)를 제공하는 클록 신호 제공 회로를 더 포함하고, 상기 제1 인버터 및 제2 인버터는 상기 p형 클록 신호(Vi_p)가 로우(low)이고, 상기 n형 클록 신호(Vi_n)가 하이(high)일 때 동작하고, 상기 제5 인버터 및 제6 인버터는 상기 p형 클록 신호(Vi_p)가 하이이고, 상기 n형 클록 신호(Vi_n)가 로우일 때 동작하는 것이 바람직하다.
상기 클록 신호 제공 회로는, 상기 제1 인버터 및 제2 인버터에 제공되는 클록 신호를 반전시켜 제5 인버터 및 제6 인버터에 제공하는 제9 인버터를 포함할 수 있다.
상기 클록 신호 제공 회로는, 제1 PMOS 트랜지스터, 제1 NMOS 트랜지스터, 제2 PMOS 트랜지스터, 및 제2 NMOS 트랜지스터를 포함하고, 상기 제1 PMOS 트랜지스터의 소스(source)는 전원(VDD)에 연결되고, 드레인(drain)은 상기 제1 인버터 및 제2 인버터에 포함되는 PMOS 트랜지스터의 소스에 연결되며, 게이트(gate)에는 상기 p형 클록 신호(Vi_p)가 인가되고, 상기 제1 NMOS 트랜지스터의 드레인은 상기 제1 인버터 및 제2 인버터에 포함되는 NMOS 트랜지스터의 소스에 연결되고, 소스는 그라운드에 연결되며, 게이트에는 상기 n형 클록 신호(Vi_n)가 인가되고, 상기 제2 PMOS 트랜지스터의 소스는 전원(VDD)에 연결되고, 드레인은 상기 제5 인버터 및 제6 인버터에 포함되는 PMOS 트랜지스터의 소스에 연결되며, 게이트에는 상기 n형 클록 신호(Vi_n)가 인가되고, 상기 제2 NMOS 트랜지스터의 드레인은 상기 제5 인버터 및 제6 인버터에 포함되는 NMOS 트랜지스터의 소스에 연결되고, 소스는 그라운드에 연결되며, 게이트에는 p형 클록 신호(Vi_p)가 인가될 수 있다.
상기 제1 인버터, 제2 인버터, 제5 인버터, 제6 인버터와 상기 클록 신호 생성 회로는 스택(stack) 형태로 구성될 수 있다.
상기 주파수 분배기는, 상기 p형 클록 신호(Vi_p)와 n형 클록 신호(Vi_n)가 각각 입력되는 2개의 입력단; 및 상기 비반전 동위상 신호(I), 반전 동위상 신호(Ib), 비반전 직교 위상 신호(Q), 반전 직교 위상 신호(Qb)의 DC 바이어스 전압을 각각 출력하는 4개의 출력단을 포함하는 셀프 바이어스 회로를 더 포함할 수 있다.
상기 셀프 바이어스 회로는, 일측이 상기 p형 클록 신호(Vi_p)의 입력단과 상기 n형 클록 신호(Vi_n)의 입력단에 각각 연결되는 2개의 입력 저항(R1); 일측이 각각 상기 비반전 동위상 신호(I), 반전 동위상 신호(Ib), 비반전 직교 위상 신호(Q), 반전 직교 위상 신호(Qb)의 출력단에 각각 연결되는 4개의 출력 저항(R2); 및 일측이 상기 2개의 입력 저항(R1)의 타측 및 상기 4개의 출력 저항(R4)의 타측에 연결되고, 타측이 그라운드에 연결되는 커패시터(C)를 더 포함할 수 있다.
본 발명에 따르면, CMOS 인버터로 주파수 분배기를 구성함으로써, 작은 입력 신호 레벨로도 동작가능하며, 큰 출력 스윙을 얻을 수 있게 함과 동시에, 구현시 PMOS 트랜지스터와 NMOS 트랜지스터의 크기를 작게 가져갈 수 있다.
또한, 본 발명에 따르면, 주파수 분배기에 적은 수의 소자로 구현 가능한 셀프 바이어스 회로가 포함됨으로써, 별도의 바이어스 전압 인가 없이도, 주파수 분배기의 동작에 필요한 DC 바이어스 전압을 획득할 수 있다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
주파수 분배기의 전체 구성
도 2는 본 발명의 일 실시예에 따른 주파수 분배기의 전체적인 구성을 나타내는 도면이다.
도 2에 도시되는 바와 같이, 본 발명의 주파수 분배기(100)는 기본적으로 마스터(master) 회로(110), 슬래이브(slave) 회로(120), 마스터 회로(110)와 슬래이브 회로(120)에 각각 비반전 클록 신호와 반전 클록 신호를 인가하는 클록 신호 제공 회로(130)를 포함하는 D 플립-플롭(flip-flop) 구조를 갖는다는 것을 알 수 있다. 한편, 마스터 회로(110)는, 슬래이브 회로(120)로부터의 반전 직교 위상 신호(Qb)를 반전시키는 제1 인버터(111), 슬래이브 회로(120)로부터의 비반전 직교 위상 신호(Q)를 반전시키는 제2 인버터(112), 상기 제1 인버터(111)의 출력 신호를 반전시켜 비반전 동위상 신호(I)를 출력하는 제3 인버터(113), 상기 제2 인버터(112)의 출력 신호를 반전시켜 반전 동위상 신호(Ib)를 출력하는 제4 인버터(114)를 포함하고, 슬래이브 회로(120)는, 비반전 동위상 신호(I)를 반전시키는 제5 인버터(125), 반전 동위상 신호(Ib)를 반전시키는 제6 인버터(126), 상기 제5 인버터(125)의 출력 신호를 반전시켜 비반전 직교 위상 신호(Q)를 출력하는 제7 인버터(127), 상기 제6 인버터(126)의 출력 신호를 반전시켜 반전 직교 위상 신호(Qb)를 출력하는 제8 인버터(128)를 포함하여 구성될 수 있음을 알 수 있다.
여기서, 클록 신호 제공 회로(130)는 클록 신호 생성부(131)를 포함하며, 클 록 신호 생성부(131)로부터의 클록 신호를 제1 인버터(111) 및 제2 인버터(112)에 제공하며, 제1 인버터(111) 및 제2 인버터(112)는 이러한 클록 신호에 따라 동작 여부가 결정되게 된다. 또한, 클록 신호 제공 회로(130)는 클록 신호 생성부(131)로부터의 클록 신호를 반전시켜 제5 인버터(125) 및 제6 인버터(126)에 제공하며, 제5 인버터(125) 및 제6 인버터(126)는 이러한 반전 클록 신호에 따라 동작 여부가 결정되게 된다. 이렇게, 클록 신호 제공 회로(130)가 비반전 클록 신호 및 반전 클록 신호를 제공할 수 있도록, 클록 신호 제공 회로(130)에는 제9 인버터(139)가 포함된다. 클록 신호 제공 회로(130)에서 생성되어 공급되는 클록 신호에 따른 제1 인버터(111), 제2 인버터(112), 제5 인버터(125), 제6 인버터(126)의 동작에 대해서는 후에 상세히 설명하기로 한다.
본 발명의 일 실시예에 따르면, 제1 내지 제9 인버터(111, 112, 113, 114, 125, 126, 127, 128, 139)는 CMOS(Complementary Metal-Oxide Semiconductor) 인버터일 수 있다. CMOS 인버터는 수 GHz 대역에서 큰 이득을 낼 수 있으며, 큰 출력 스윙을 갖는 특성이 있다. 따라서, 본 발명의 주파수 분배기(100)는 출력단에서 큰 출력 스윙을 갖게 된다.
한편, 도 3은 주파수 분배기(100)에 포함되는 인버터(111, 112, 113, 114, 125, 126, 127, 128, 139)의 등가 회로도를 나타내는 도면이다. 도 3에 도시되는 바와 같이, 주파수 분배기(110)에 포함되는 인버터(111, 112, 113, 114, 125, 126, 127, 128, 139)는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 반전 회로로서 구성된다. 인버터(111, 112, 113, 114, 125, 126, 127, 128, 139)의 입력 신 호(IN)가 하이일 때에는 PMOS 트랜지스터가 오프(off) 되고 NMOS 트랜지스터가 온(on) 되어 출력 신호(OUT)로서는 로우(low) 신호가 출력된다. 반대로, 인버터(111, 112, 113, 114, 125, 126, 127, 128, 139)의 입력 신호(IN)가 로우일 때에는 PMOS 트랜지스터가 온(on) 되고 NMOS 트랜지스터가 오프(off) 되어 출력 신호(OUT)로서는 하이 신호가 출력된다. 본 발명의 주파수 분배기(100)는 인버터(111, 112, 113, 114, 125, 126, 127, 128, 139)만으로 구성되어 있기 때문에, 인버터의 PMOS 트랜지스터와 NMOS 트랜지스터의 크기를 최소화시킬 수 있으며, 이에 따라 동작에 필요한 전류를 감소시킬 수 있게 된다. 또한, 동작에 필요한 전류 감소에 따라 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 인버터에서는 열 발생이 최소화되어, 열로 인한 노이즈를 감소시킬 수 있게 된다.
주파수 분배기의 실제 회로 구성
이하에서는, 도 2의 주파수 분배기(100)의 실제 회로 구성에 대해 상세히 설명하기로 한다. 도 4는 도 2의 주파수 분배기(100)의 실제 회로 구성을 상세하게 나타내는 도면이다.
도 4를 참조하면, 주파수 분배기(100)에 포함되는 인버터(111, 112, 113, 114, 125, 126, 127, 128, 139)는 모두 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 반전 회로로 구성됨을 알 수 있다.
먼저, 주파수 분배기(100)의 클록 신호 제공 회로(130)에 대해 살펴보면, 클록 생성부(131)로부터의 클록 신호는 p형 클록 신호(Vi_p)와 n형 클록 신호(Vi_n)로 함께 제공되며, 클록 신호 제공 회로(130)는 2 개의 PMOS 트랜지스터(132, 134) 와 2 개의 NMOS 트랜지스터(133, 135)를 포함함을 알 수 있다.
PMOS 트랜지스터(132)의 소스(source)는 전원(VDD)에 연결되어 있고, 드레인(drain)은 제1 인버터(111) 및 제2 인버터(112)에 포함되는 PMOS 트랜지스터의 소스에 연결되어 있으며, 게이트(gate)에는 p형 클록 신호(Vi_p)가 인가된다. 또한, NMOS 트랜지스터(133)의 드레인은 제1 인버터(111) 및 제2 인버터(112)에 포함되는 NMOS 트랜지스터의 소스에 연결되어 있고, 소스는 그라운드와 연결되어 있으며, 게이트에는 n형 클록 신호(Vi_n)가 인가된다. 따라서, p형 클록 신호(Vi_p)가 로우이고, n형 클록 신호(Vi_n)가 하이일 때, 제1 인버터(111) 및 제2 인버터(112)에 포함되는 PMOS 트랜지스터의 드레인에 전원 전압이 인가되고, NMOS 트랜지스터의 소스는 그라운드와 연결되어 제1 인버터(111) 및 제2 인버터(112)가 동작하게 된다.
한편, 클록 신호 제공 회로(130)의 제9 인버터(139)는 이러한 p형 클록 신호(Vi_p)와 n형 클록 신호(Vi_n)를 각각 반전시켜 슬래이브 회로(120)의 제5 인버터(125) 및 제6 인버터(126)에 제공한다. 즉, PMOS 트랜지스터(134)의 게이트에는 n형 클록 신호(Vi_n)가 인가되고, NMOS 트랜지스터(135)의 게이트에는 p형 클록 신호(Vi_p)가 인가되게 된다.
PMOS 트랜지스터(134)의 소스는 전원(VDD)에 연결되어 있고, 드레인은 제5 인버터(125) 및 제6 인버터(126)에 포함되는 PMOS 트랜지스터의 소스에 연결되어 있으며, 전술한 바와 같이 게이트에는 n형 클록 신호(Vi_n)가 인가된다. 또한, NMOS 트랜지스터(135)의 드레인은 제5 인버터(125) 및 제6 인버터(126)에 포함되는 NMOS 트랜지스터의 소스에 연결되어 있고, 소스는 그라운드와 연결되어 있으며, 게이트에는 p형 클록 신호(Vi_p)가 인가된다. 따라서, n형 클록 신호(Vi_n)가 로우이고, p형 클록 신호(Vi_p)가 하이일 때, 제5 인버터(125) 및 제6 인버터(126)에 포함되는 PMOS 트랜지스터의 드레인에 전원 전압(VDD)이 인가되고, NMOS 트랜지스터의 소스는 그라운드와 연결되어 제5 인버터(125) 및 제6 인버터(126)가 동작하게 된다.
이처럼, 클록 생성부(131)로부터의 p형 클록 신호(Vi_p)와 n형 클록 신호(Vi_n)에 따라 제1 인버터(111), 제2 인버터(112), 제5 인버터(125), 제6 인버터(126)의 동작 여부가 달라지게 된다. 이러한 동작 제어를 위해 p형 클록 신호(Vi_p)와 n형 클록 신호(Vi_n)의 변경은 동기화되어 이루어져야 하며, 이를 위해, PMOS 트랜지스터(132, 134)와 NMOS 트랜지스터(133, 135)의 스위칭은 동시에 이루어질 수 있도록 하여야 한다.
한편, 도 4에 도시되는 바와 같이, 제1 인버터(111), 제2 인버터(112), 제5 인버터(125), 제6 인버터(126)와 클록 신호 제공 회로(130)는 스택(stack) 형태로 구성되어 있고, 클록 신호 제공 회로(130)의 PMOS 트랜지스터(132, 134)와 NMOS 트랜지스터(133, 135)가 동시에 스위칭될 수 있기 때문에, 주파수 분배기(100)는 안정적으로 동작될 수 있으며, 입력 신호가 작아도 PMOS 트랜지스터(132, 134)와 NMOS 트랜지스터(133, 135)가 동시에 동작될 수 있으므로 주파수 분배기(100)의 동작을 위해 요구되는 입력 신호 레벨은 낮아질 수 있다.
셀프 바이어스 회로
이하에서는, 본 발명의 주파수 분배기(100)에 포함될 수 있는 셀프 바이어스 회로에 대해 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 주파수 분배기(100)의 셀프 바이어스 회로의 회로도를 나타내는 도면이다.
도 5에 도시되는 바와 같이, 셀프 바이어스 회로는 p형 클록 신호(Vi_p)와 n형 클록 신호(Vi_n)의 DC 성분이 각각 입력되는 2개의 입력단, 및 각각 비반전 동위상 신호(I), 반전 동위상 신호(Ib), 비반전 직교 위상 신호(Q), 반전 직교 위상 신호(Qb)의 DC 성분이 출력되는 4개의 출력단을 포함하여 구성될 수 있다. 또한,일측이 상기 2개의 입력단에 각각 연결되는 저항(R1), 일측이 상기 4개의 출력단에 각각 연결되는 저항(R2), 일측이 상기 저항(R1 및 R2)의 타측에 연결되고 타측이 그라운드와 연결되는 커패시터(C)를 포함하여 구성될 수 있다.
이처럼 본 발명의 주파수 분배기(100)에 포함되는 셀프 바이어스 회로는 6개의 저항(R1 및 R2)과 1개의 커패시터(C)만으로 구성되는 매우 간단한 구조이다. 여기서, 6개의 저항(R1 및 R2)은 입력 신호, 즉, p형 클록 신호(Vi_p) 및 n형 클록 신호(Vi_n)의 DC 성분에 따른 출력 신호, 즉, 각각 비반전 동위상 신호(I), 반전 동위상 신호(Ib), 비반전 직교 위상 신호(Q), 반전 직교 위상 신호(Qb)의 DC 성분의 크기를 조절하기 위한 소자이며, 커패시터(C)는 셀프 바이어스 회로 내의 AC 성분을 그라운드로 제거해주기 위한 소자이다.
본 발명의 주파수 분배기(100)는 인버터로 구성되어 있기 때문에, 그 기준이 되는 동작 전압, 즉, 비반전 동위상 신호(I), 반전 동위상 신호(Ib), 비반전 직교 위상 신호(Q), 반전 직교 위상 신호(Qb)의 DC 성분은 각각 전원 전압의 1/2 즉, VDD/2 여야 한다.
도 5의 셀프 바이어스 회로에 따르면, 각 저항(R1 및 R2)의 크기를 조절함으로써, 비반전 동위상 신호(I), 반전 동위상 신호(Ib), 비반전 직교 위상 신호(Q), 반전 직교 위상 신호(Qb)의 DC 성분을 원하는 크기로 조절할 수 있고, 바람직하게는 상기 신호들의 DC 성분을 VDD/2로 조절하여 주파수 분배기(100)의 회로에 바이어스 전압으로서 각각 입력시킬 수 있다.
종래의 주파수 분배기에 있어서는, 입력 신호의 DC 바이어스 전압을 따로 잡아주는 과정이 필수적이었는데, 본 발명의 주파수 분배기(100)는 상기와 같은 간단한 구조의 셀프 바이어스 회로를 가짐으로써, DC 바이어스 전압을 별도로 잡아주는 과정이 필요 없게 된다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적 으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
도 1a 내지 도 1d는 종래 주파수 분배기의 구성을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 주파수 분배기의 구성을 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 주파수 분배기를 구성하는 인버터의 등가 회로도를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 주파수 분배기의 등가 회로도를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 주파수 분배기에 포함되는 셀프 바이어스 회로를 나타내는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
110: 마스터(master) 회로
120: 슬래이브(slave)
130: 클록 신호 제공 회로
111, 112, 113, 114, 125, 126, 127, 128, 139: 인버터
131: 클록 신호 생성부
132, 134: PMOS 트랜지스터
133, 135: NMOS 트랜지스터

Claims (8)

  1. 마스터(master) 회로와 슬래이브(slave) 회로로 구성되는 D 플립-플롭(flip-flop) 구조의 주파수 분배기에 있어서,
    상기 마스터 회로는,
    반전 직교 위상 신호(Qb)를 반전시키는 제1 인버터;
    비반전 직교 위상 신호(Q)를 반전시키는 제2 인버터;
    상기 제1 인버터의 출력 신호를 반전시켜 비반전 동위상 신호(I)를 출력하는 제3 인버터; 및
    상기 제2 인버터의 출력 신호를 반전시켜 반전 동위상 신호(Ib)를 출력하는 제4 인버터를 포함하고,
    상기 슬래이브 회로는,
    상기 비반전 동위상 신호(I)를 반전시키는 제5 인버터;
    상기 반전 동위상 신호(Ib)를 반전시키는 제6 인버터;
    상기 제5 인버터의 출력 신호를 반전시켜 상기 비반전 직교 위상 신호(Q)를 출력하는 제7 인버터; 및
    상기 제6 인버터의 출력 신호를 반전시켜 상기 반전 직교 위상 신호(Qb)를 출력하는 제8 인버터를 포함하고,
    상기 제1 인버터, 제2 인버터, 제5 인버터, 및 제6 인버터에 p형 클록 신호(Vi_p) 및 n형 클록 신호(Vi_n)를 제공하는 클록 신호 제공 회로를 더 포함하고,
    상기 제1 인버터 및 제2 인버터는 상기 p형 클록 신호(Vi_p)가 로우(low)이고, 상기 n형 클록 신호(Vi_n)가 하이(high)일 때 동작하고, 상기 제5 인버터 및 제6 인버터는 상기 p형 클록 신호(Vi_p)가 하이이고, 상기 n형 클록 신호(Vi_n)가 로우일 때 동작하는, 주파수 분배기.
  2. 제1항에 있어서,
    상기 제1 인버터, 제2 인버터, 제3 인버터, 제4 인버터, 제5 인버터, 제6 인버터, 제7 인버터, 제8 인버터, 및 제9 인버터는, PMOS 트랜지스터와 NMOS 트랜지스터로 구성되는 CMOS 인버터인, 주파수 분배기.
  3. 삭제
  4. 제1항에 있어서,
    상기 클록 신호 제공 회로는,
    상기 제1 인버터 및 제2 인버터에 제공되는 클록 신호를 반전시켜 제5 인버터 및 제6 인버터에 제공하는 제9 인버터를 포함하는, 주파수 분배기.
  5. 제1항에 있어서,
    상기 클록 신호 제공 회로는,
    제1 PMOS 트랜지스터, 제1 NMOS 트랜지스터, 제2 PMOS 트랜지스터, 및 제2 NMOS 트랜지스터를 포함하고,
    상기 제1 PMOS 트랜지스터의 소스(source)는 전원(VDD)에 연결되고, 드레인(drain)은 상기 제1 인버터 및 제2 인버터에 포함되는 PMOS 트랜지스터의 소스에 연결되며, 게이트(gate)에는 상기 p형 클록 신호(Vi_p)가 인가되고,
    상기 제1 NMOS 트랜지스터의 드레인은 상기 제1 인버터 및 제2 인버터에 포함되는 NMOS 트랜지스터의 소스에 연결되고, 소스는 그라운드에 연결되며, 게이트에는 상기 n형 클록 신호(Vi_n)가 인가되고,
    상기 제2 PMOS 트랜지스터의 소스는 전원(VDD)에 연결되고, 드레인은 상기 제5 인버터 및 제6 인버터에 포함되는 PMOS 트랜지스터의 소스에 연결되며, 게이트에는 상기 n형 클록 신호(Vi_n)가 인가되고,
    상기 제2 NMOS 트랜지스터의 드레인은 상기 제5 인버터 및 제6 인버터에 포함되는 NMOS 트랜지스터의 소스에 연결되고, 소스는 그라운드에 연결되며, 게이트에는 p형 클록 신호(Vi_p)가 인가되는, 주파수 분배기.
  6. 제1항에 있어서,
    상기 제1 인버터, 제2 인버터, 제5 인버터, 제6 인버터와 상기 클록 신호 생성 회로는 스택(stack) 형태로 구성되는, 주파수 분배기.
  7. 제1항에 있어서,
    상기 p형 클록 신호(Vi_p)와 n형 클록 신호(Vi_n)가 각각 입력되는 2개의 입력단; 및
    상기 비반전 동위상 신호(I), 반전 동위상 신호(Ib), 비반전 직교 위상 신호(Q), 반전 직교 위상 신호(Qb)의 DC 바이어스 전압을 각각 출력하는 4개의 출력단을 포함하는 셀프 바이어스 회로를 더 포함하는, 주파수 분배기.
  8. 제7항에 있어서,
    상기 셀프 바이어스 회로는,
    일측이 상기 p형 클록 신호(Vi_p)의 입력단과 상기 n형 클록 신호(Vi_n)의 입력단에 각각 연결되는 2개의 입력 저항(R1);
    일측이 각각 상기 비반전 동위상 신호(I), 반전 동위상 신호(Ib), 비반전 직교 위상 신호(Q), 반전 직교 위상 신호(Qb)의 출력단에 각각 연결되는 4개의 출력 저항(R2); 및
    일측이 상기 2개의 입력 저항(R1)의 타측 및 상기 4개의 출력 저항(R4)의 타측에 연결되고, 타측이 그라운드에 연결되는 커패시터(C)를 더 포함하는, 주파수 분배기.
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