KR101849923B1 - 주파수 분주기 - Google Patents

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류승탁
김시내
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한국과학기술원
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Abstract

주파수 분주기를 개시한다.
본 발명의 실시예들은 낮은 공급 전압에서도 원하는 출력 스윙 전압을 획득할 수 있고 클럭 스큐 및 클럭 피드스루에 강하면서도 전력 소모는 낮은 CMOS 로직 기반 고속 차동 분주기를 제공하는 데 주된 목적이 있다.

Description

주파수 분주기{Frequency Divider}
본 실시예는 클럭신호의 주파수를 2분주하여 90도의 위상차를 갖는 차동 출력신호출력신호를 생성하는 주파수 분주기에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
클록신호에 동기해서 동작하는 반도체 집적 회로는 다양한 주파수의 클록신호들을 필요로 한다. 이러한 다양한 주파수의 클록신호들을 모두 외부에서 입력받는 대신 외부로부터 입력된 클록신호를 분주해서 원하는 주파수의 클록신호를 생성하기 위하여 주파수 분주기가 이용된다.
종래의 주파수 분주기 중 CML(Current Mode Logic) DFF(D Flip Flop)을 기반으로 하는 주파수 분주기는 전원전압 노이즈(Power Supply Noise)에 강한 장점이 있으나, 반도체 공정상 소자의 스케일 다운(Scale Down)에 의해 전원전압이 낮아지면서, 요구되는 출력 스윙 전압을 생성하는 것이 어려워진 문제가 있다. 구체적으로, 적층형 트랜지스터들이 포화영역에서 동작하도록 바이어싱(biasing)하면서 동시에 요구되는 출력 스윙 전압을 생성하는 것이 어려워졌다.
이러한 어려움을 해결하기 위하여 CMOS 로직을 이용한 고속 차동 분주기에 대한 연구가 활발히 이루어지고 있다. 종래의 CMOS 로직 기반의 고속 차동 분주기 중 인버터들을 여러 단(stage)으로 직렬 연결한 구조의 분주기가 있다. 이러한 구조의 분주기는 직렬 연결된 인버터들의 출력으로부터 차동 신호를 순차적으로 얻기 때문에 클럭 스큐(skew) 발생에 매우 취약하다. 구체적으로, 차동 신호를 획득하기 위해 여러 단의 인버터를 거쳐야 하는 종래의 구조는 공정, 전압, 온도(PVT: Process, Voltage, Temperature)의 변화로 인한 인버터 체인의 전달 지연시간 변화에 민감하다. 이에 따라, 분주된 클럭신호 간에 스큐가 발생할 가능성이 커진다.
또한, 전술한 종래의 분주기 구조는 클럭 피드스루(Clock Feedthrough)의 영향을 크게 받기 때문에 분주된 신호에 전압 리플(Voltage Ripple)이 크게 발생하는 문제가 있다. 직렬 연결된 인버터 단 사이사이에 인버터를 더 추가하여 인버터의 노이즈 마진을 이용함으로써 클럭 피드스루의 영향을 완화할 수 있다고 하더라도, 많은 인버터를 사용하는 것으로 인하여 동적 전류 소모가 매우 커지는 문제가 남는다.
본 발명의 실시예들은 낮은 공급 전압에서도 원하는 출력 스윙 전압을 획득할 수 있고 클럭 스큐 및 클럭 피드스루에 강하면서도 전력 소모는 낮은 CMOS 로직 기반 고속 차동 분주기를 제공하는 데 주된 목적이 있다.
본 발명의 실시예에 의하면, 제1 입력신호, 제2 입력신호 및 제1 클록신호에 따라 제1 클록신호의 제1 에지에서 제1 입력신호 레벨로부터 천이된 제1 출력신호를 제1 출력단자로 발생시키고 제2 입력신호 레벨로부터 천이된 제2 출력신호를 제2 출력단자로 발생시키며, 제1 클록신호의 제2 에지에서 제1 및 제2 출력신호의 레벨을 유지하는 제1 래치부; 및 제1 출력단자의 신호, 제2 출력단자의 신호 및 제1 클록신호에 따라 제2 에지에서 제1 출력단자의 신호 레벨로부터 천이된 제1 피드백신호를 출력하여 제2 입력신호로서 피드백하고 제2 출력단자의 신호 레벨로부터 천이된 제2 피드백신호를 출력하여 제1 입력신호로서 피드백하며, 제1 에지에서 제1 및 제2 피드백신호의 레벨을 유지하는 제2 래치부를 포함하는 주파수 분주기를 제공한다.
본 발명의 실시예에 의하면, 주파수 분주기는 제1 입력신호의 반전신호를 발생시켜 제2 입력신호로 출력하는 제1 반전부 및 제2 입력신호의 반전신호를 발생시켜 제1 입력신호로 출력하는 제2 반전부를 포함하는 제1 서브 래치부를 더 포함할 수 있다.
본 발명의 실시예에 의하면, 제1 출력단자의 신호의 반전신호를 발생시켜 제2 출력단자의 신호로 출력하는 제3 반전부 및 제2 출력단자의 신호의 반전신호를 발생시켜 제1 출력단자의 신호로 출력하는 제4 반전부를 포함하는 제2 서브 래치부를 더 포함할 수 있다.
이상에서 설명한 바와 같이 본 발명의 실시예들에 의하면, 트라이 스테이트(tri-state) 인버터들을 병렬로 배치한 래치 구조 및 래치의 입력단에 연결한 서브 래치 구조를 이용하여, 낮은 공급 전압에서도 원하는 출력 스윙 전압을 획득할 수 있고 클럭 스큐 및 클럭 피드스루에 강하면서도 전력 소모는 낮은 효과가 있다.
도 1은 본 발명의 실시예에 따른 주파수 분주기를 나타내는 회로도이다.
도 2는 본 발명의 실시예에 따른 주파수 분주기의 개략적인 파형 다이어그램이다.
도 3은 본 발명의 다른 실시예에 따른 주파수 분주기를 나타내는 회로도이다.
도 4는 본 발명의 실시예에 따른 서브 래치부의 일예를 나타내는 회로도이다.
도 5는 본 발명의 실시예에 따른 주파수 분주기의 시뮬레이션 결과를 나타내는 다이어그램이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 '포함', '구비'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 '…부', '모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 발명의 예시적인 실시형태를 설명하고자 하는 것이며, 본 발명이 실시될 수 있는 유일한 실시형태를 나타내고자 하는 것이 아니다.
본 발명의 실시예는 낮은 공급 전압에서도 원하는 출력 스윙 전압을 획득할 수 있고 클럭 스큐 및 클럭 피드스루에 강하면서도 전력 소모는 낮은 CMOS 로직 기반 고속 차동 분주기를 제안한다.
도 1은 본 발명의 실시예에 따른 주파수 분주기를 나타내는 회로도이다.
본 발명의 실시예에 따른 주파수 분주기(100)는 외부에서 입력된 클록신호(CK, CKB)의 주파수를 2분주한 분주신호(A, AB, B, BB)를 발생시킬 수 있다. 여기서, 분주신호 A 및 AB는 분주신호 B 및 BB와 90도의 위상차를 갖는다.
도 1을 참조하면, 주파수 분주기(100)는제1 래치부(110) 및 제2 래치부(120)를 포함한다. 제1 래치부(110)의 출력단자 Q 및 QB는 각각 제2 래치부(120)의 입력단자 D 및 DB에 연결되고, 제2 래치부(120)의 출력단자 Q 및 QB는 반전되어 각각 제2 래치부(110)의 입력단자 D 및 DB와 연결된다.
제1 래치부(110)는 제1 입력신호(BB), 제2 입력신호(B) 및 제1 클록신호(CK)에 따라 제1 클록신호(CK)의 제1 에지에서, 제1 입력신호(BB) 레벨로부터 천이된 제1 출력신호(A)를 제1 출력단자(Q)로 발생시킨다.
제1 래치부(110)는 제1 입력신호(BB), 제2 입력신호(B) 및 제1 클록신호(CK)에 따라 제1 클록신호(CK)의 제1 에지에서, 제2 입력신호(B) 레벨로부터 천이된 제2 출력신호(AB)를 제2 출력단자(QB)로 발생시킨다. 바람직하게, 본 실시예에서 제1 에지는 라이징 에지(Rising Edge)를 의미한다.
제1 래치부(110)는 제1 입력신호(BB), 제2 입력신호(B) 및 제1 클록신호(C K)에 따라 제1 클록신호(CK)의 제2 에지에서, 제1 및 제2 출력신호(A, AB)의 레벨을 유지한다. 바람직하게, 제2 에지는 폴링 에지(Falling Edge)를 의미한다.
제2 래치부(120)는 제1 래치부(110)의 제1 출력단자(Q) 및 제2 출력단자(QB)의 신호와 제1 클록신호(CK)에 따라 제1 클록신호(CK)의 제2 에지에서, 제1 래치부(110)의 제1 출력단자(Q)의 신호 레벨로부터 천이된 제1 피드백신호를 출력한다. 제1 피드백신호는 제1 래치부(110)의 제2 입력신호(B)로서 피드백된다.
제2 래치부(120)는 제1 래치부(110)의 제1 출력단자(Q) 및 제2 출력단자(QB)의 신호와 제1 클록신호(CK)에 따라 제1 클록신호(CK)의 제2 에지에서, 제1 래치부(110)의 제2 출력단자(QB)의 신호 레벨로부터 천이된 제2 피드백신호를 출력한다. 제2 피드백신호는 제1 래치부(110)의 제1 입력신호(BB)로서 피드백된다.
제2 래치부(120)는 제1 래치부(110)의 제1 출력단자(Q) 및 제2 출력단자(QB)의 신호와 제1 클록신호(CK)에 따라 제1 클록신호(CK)의 제1 에지에서 제1 및 제2 피드백신호의 레벨을 유지한다.
제1 래치부(110) 및 제2 래치부(120)는 각각 두 단(stage)의 트라이 스테이트(tri-state) 인버터를 포함한다. 구체적으로, 제1 래치부(110)는 제1 인버터(112) 및 제2 인버터(114)를 포함하고, 제2 래치부(110)는 제3 인버터(122) 및 제4 인버터(124)를 포함할 수 있다. 이하, 제1 인버터 내지 제4 인버터에 대하여 설명한다.
제1 인버터(112)는 전원단자(VDD)와 접지단자(GND) 사이에 캐스코드(cascode) 형태로 연결되는 복수의 트랜지스터들을 포함한다. 제1 인버터(112)의 복수의 트랜지스터들의 게이트에는 제2 피드백신호(BB), 제1 클록신호(CK) 및 제1 클록신호(CK)와 역위상을 갖는 제2 클록신호(CKB) 중 어느 하나가 각각 인가된다.
제1 인버터(112)의 복수의 트랜지스터들은 전원단자(VDD)로부터 순차적으로 연결된 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 포함할 수 있다. 제1 및 제4 트랜지스터(M1, M4)의 게이트에는 제2 피드백신호(BB)가 입력되고, 제2 트랜지스터(M2)의 게이트에는 제2 클록신호(CKB)가 입력되며, 제3 트랜지스터(M3)의 게이트에는 제1 클록신호(CK)가 입력된다. 바람직하게, 제1 및 제2 트랜지스터(M1, M2)는 PMOS 트랜지스터이고 제3 및 제4 트랜지스터(M3, M4)는 NMOS 트랜지스터일 수 있다.
제2 인버터(114)는 전원단자(VDD)와 접지단자(GND) 사이에 캐스코드 형태로 연결되는 복수의 트랜지스터들을 포함한다. 제2 인버터(114)의 복수의 트랜지스터들의 게이트에는 제1 피드백신호(B), 제1 클록신호(CK) 및 제2 클록신호(CKB) 중 어느 하나가 각각 인가된다.
제2 인버터(114)의 복수의 트랜지스터들은 전원단자(VDD)로부터 순차적으로 연결된 제5 트랜지스터(M5), 제6 트랜지스터(M6), 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)를 포함할 수 있다. 제5 및 제8 트랜지스터(M5, M8)의 게이트에는 제1 피드백신호(B)가 입력되고, 제6 트랜지스터(M6)의 게이트에는 제2 클록신호(CKB)가 입력되며, 제7 트랜지스터(M7)의 게이트에는 제1 클록신호(CK)가 입력된다. 바람직하게, 제5 및 제6 트랜지스터(M5, M6)는 PMOS 트랜지스터이고 제7 및 제8 트랜지스터(M7, M8)는 NMOS 트랜지스터일 수 있다.
제3 인버터(122)는 전원단자(VDD)와 접지단자(GND) 사이에 캐스코드 형태로 연결되는 복수의 트랜지스터들을 포함한다. 제3 인버터(122)의 복수의 트랜지스터들의 게이트에는 제1 래치부(110)의 제1 출력단자(Q)의 신호, 제1 클록신호(CK) 및 제2 클록신호(CKB) 중 어느 하나가 각각 인가된다.
제3 인버터(122)의 복수의 트랜지스터들은 전원단자(VDD)로부터 순차적으로 연결된 제9 트랜지스터(M9), 제10 트랜지스터(M10), 제11 트랜지스터(M11) 및 제12 트랜지스터(M12)를 포함할 수 있다. 제9 및 제12 트랜지스터(M9, M12)의 게이트에는 제1 래치부(110)의 제1 출력단자(Q)의 신호가 입력되고, 제10 트랜지스터(M10)의 게이트에는 제1 클록신호(CK)가 입력되며, 제11 트랜지스터(M11)의 게이트에는 제2 클록신호(CKB)가 입력된다. 바람직하게, 제9 및 제10 트랜지스터(M9, M10)는 PMOS 트랜지스터이고 제11 및 제12 트랜지스터(M11, M12)는 NMOS 트랜지스터일 수 있다.
제4 인버터(124)는 전원단자(VDD)와 접지단자(GND) 사이에 캐스코드 형태로 연결되는 복수의 트랜지스터들을 포함한다. 제4 인버터(124)의 복수의 트랜지스터들의 게이트에는 제1 래치부(110)의 제2 출력단자(QB)의 신호, 제1 클록신호(CK) 및 제2 클록신호(CKB) 중 어느 하나가 각각 인가된다.
제4 인버터(124)의 복수의 트랜지스터들은 전원단자(VDD)로부터 순차적으로 연결된 제13 트랜지스터(M13), 제14 트랜지스터(M14), 제15 트랜지스터(M15) 및 제16 트랜지스터(M16)를 포함할 수 있다. 제13 및 제16 트랜지스터(M13, M16)의 게이트에는 제1 래치부(110)의 제2 출력단자(QB)의 신호가 입력되고, 제14 트랜지스터(M14)의 게이트에는 제1 클록신호(CK)가 입력되며, 제15 트랜지스터(M15)의 게이트에는 제2 클록신호(CKB)가 입력된다. 바람직하게, 제13 및 제14 트랜지스터(M13, M14)는 PMOS 트랜지스터이고 제15 및 제16 트랜지스터(M15, M16)는 NMOS 트랜지스터일 수 있다.
이하, 표 1을 참조하여 본 발명의 실시예에 따른 주파수 분주기의 동작에 대하여 설명한다. 도 2는 본 발명의 실시예에 따른 주파수 분주기의 개략적인 파형 다이어그램이다. 표 1은 본 발명의 실시예에 따른 주파수 분주기의 상태표(State Table)이다. 도 2 및 표 1은 제1 래치부(110)의 초기 입력신호(D)가 로우 레벨이고 초기 입력신호(DB)가 하이 레벨인 경우를 나타낸다.
Figure 112016128600200-pat00001
표 1은 각 시간 구간(t1 내지 t8)에서 제1 클록신호(CK) 및 제2 클록신호(CKB)에 따라 본 실시예의 주파수 분주기가 출력하는 분주신호들(A, AB, B, BB)의 논리 레벨을 나타낸다. 여기서, H는 하이 레벨(또는 논리 레벨 '1')을 의미하고, L은 로우 레벨(또는 논리 레벨 '0')을 의미한다. 분주신호 A는 제1 인버터(112)의 출력신호, AB는 제2 인버터(114)의 출력신호, B는 제3 인버터(122)의 출력신호, BB는 제4 인버터(124)의 출력신호를 의미한다.
제1 클록신호(CK)가 라이징 에지 상태이고 제2 클록신호(CKB)가 폴링 에지 상태인 t1 동안, 제1 래치부(110)는 초기 입력신호들의 레벨을 천이시켜 출력한다. 구체적으로, 제1 인버터(112)는 초기 입력신호(D)의 레벨(로우 레벨)로부터 천이된 하이 레벨의 신호(A)를 출력한다. 제2 인버터(114)는 초기 입력신호(DB)의 레벨(하이 레벨)로부터 천이된 로우 레벨의 신호(AB)를 출력한다. 반면, 제2 래치부(120)는 본래의 출력신호들(B, BB)의 레벨을 유지한다.
제1 클록신호(CK)가 폴링 에지 상태이고 제2 클록신호(CKB)가 라이징 에지 상태인 t2 동안, 제2 래치부(120)는 입력신호들(A, AB)의 레벨을 천이시켜 출력한다. 구체적으로, 제3 인버터(122)는 하이 레벨에서 로우 레벨로 천이된 신호(B)를 출력하고, 제4 인버터(124)는 로우 레벨에서 하이 레벨로 천이된 신호(BB)를 출력한다. 반면, 제1 래치부(110)는 이전 출력신호들(A, AB)의 레벨을 유지한다.
제1 클록신호(CK)가 라이징 에지 상태이고 제2 클록신호(CKB)가 폴링 에지 상태인 t3 동안, 제1 래치부(110)는 입력신호들(B, BB)의 레벨을 천이시켜 출력한다. 구체적으로, 제1 인버터(112)는 하이 레벨에서 로우 레벨로 천이된 신호(A)를 출력하고, 제2 인버터(114)는 로우 레벨에서 하이 레벨로 천이된 신호(AB)를 출력한다. 반면, 제2 래치부(120)는 이전 출력신호들(B, BB)의 레벨을 유지한다.
제1 클록신호(CK)가 폴링 에지 상태이고 제2 클록신호(CKB)가 라이징 에지 상태인 t4 동안, 제2 래치부(120)는 입력신호들(A, AB)의 레벨을 천이시켜 출력한다. 구체적으로, 제3 인버터(122)는 로우 레벨에서 하이 레벨로 천이된 신호(B)를 출력하고, 제4 인버터(124)는 하이 레벨에서 로우 레벨로 천이된 신호(BB)를 출력한다. 반면, 제1 래치부(110)는 이전 출력신호들(A, AB)의 레벨을 유지한다.
본 실시예의 주파수 분주기의 t5 내지 t8 동안의 동작은 전술한 t1 내지 동안의 동작과 동일하고, 이후에도 계속 반복된다. 표 2를 참조하여 설명한 주파수 분주기의 동작에 따른 개략적인 파형은 도 2와 같다. 도 2를 참조하면, 클록신호(CK, CKB)의 주파수가 2분주되어 90도의 위상차를 갖는 분주신호들(A, AB 및 B, BB)이 발생한다.
즉, 제1 래치부(110)의 제1 출력신호(A)와 제2 래치부(120)의 제1 피드백신호(B)는 제1 클록신호(CK)의 주파수를 2분주한 신호로서 서로 90도의 위상차를 갖는다. 제1 래치부(110)의 제2 출력신호(AB)와 제2 래치부(120)의 제2 피드백신호(BB)는 제2 클록신호(CK)의 주파수를 2분주한 신호로서 서로 90도의 위상차를 갖는다.
도 1을 참조하여 설명한 주파수 분주기(100)가 도 2 및 도 3을 참조하여 설명한 동작을 수행하려면 각 래치부(110, 120)의 입력단자(D, DB)에 서로 다른 초기값이 입력되어야 한다. 다시 말해, 래치부(110, 120)의 입력단자(D, DB)에 같은 값의 입력신호가 인가되는 경우에는 전술한 동작을 수행할 수 없다.
예를 들어, 제1 래치부(110)의 입력단자(D, DB) 모두에 하이 레벨의 초기값이 인가되는 경우에, t1 동안 제1 래치부(110)는 하이 레벨에서 로우 레벨로 천이된 신호들(A, AB)를 출력한다. t2 동안 제2 래치부(120)는 제1 래치부(110)로부터 입력된 신호들(A, AB)의 레벨로부터 하이 레벨로 천이된 신호(B, BB)를 출력한다. 제2 래치부(120)의 출력신호들 레벨은 제1 래치부(110)의 초기 입력값과 동일하므로 이후 제1 및 제2 래치부(110, 120)의 논리 레벨은 변화 없이 계속 유지된다.
따라서, 제1 래치부(110) 및 제2 래치부(120) 중 적어도 하나의 입력단자(D, DB) 간에는 서로 다른 레벨의 신호가 입력되어야 한다. 예컨대, 입력단자 D에는 하이 레벨, 입력단자 DB에는 로우 레벨의 신호가 입력되어야 목적하는 분주신호를 획득할 수 있다. 반대의 경우도 가능함은 물론이다.
본 발명의 다른 실시예에 따른 주파수 분주기는 제1 래치부 및 제2 래치부 중 적어도 하나의 래치부의 입력단자들(D, DB) 각각에 서로 다른 레벨의 입력값을 생성하기 위한 서브 래치부를 더 포함할 수 있다. 이하, 도 3을 참조하여 구체적으로 설명한다.
도 3은 본 발명의 다른 실시예에 따른 주파수 분주기를 나타내는 회로도이다.
도 3을 참조하면, 본 실시예에 따른 주파수 분주기(300)는 제1 래치부(310) 및 제2 래치부(320)를 포함한다. 제1 래치부(310) 및 제2 래치부(320)의 동작은 도 2 및 도 3을 참조하여 전술한 것과 동일하므로 구체적인 설명을 생략한다.
제1 래치부(310)는 입력단자들(D, DB) 각각에 서로 다른 레벨의 입력값을 생성하기 위해 제1 서브 래치부(330)를 포함할 수 있다. 제1 서브 래치부(330)는 제1 래치부(310)의 입력단자 D 및 DB 사이에 연결된다. 제1 서브 래치부(330)는 제1 래치부(310)의 입력단자(D, DB)에 동일 레벨의 입력신호가 인가되지 않도록 한다.
구체적으로 설명하면, 제1 서브 래치부(330)는 제1 래치부(310)의 제1 입력신호(D)의 반전신호를 발생시켜 제1 래치부(310)의 제2 입력신호(DB)로 출력할 수 있다. 반대로, 제1 서브 래치부(330)는 제2 입력신호(DB)의 반전신호를 발생시켜 제1 입력신호(D)로 출력할 수도 있다.
제2 래치부(320) 역시 입력단자들(D, DB) 각각에 서로 다른 레벨의 입력값을 생성하기 위해 제2 서브 래치부(340)를 포함할 수 있다. 제2 서브 래치부(340)는 제2 래치부(320)의 입력단자 D 및 DB 사이에 연결된다. 제2 서브 래치부(340)는 제2 래치부(320)의 입력단자(D, DB)에 동일 레벨의 입력신호가 인가되지 않도록 한다.
구체적으로 설명하면, 제2 서브 래치부(340)는 제1 래치부(310)의 제1 출력단자(Q)의 신호의 반전신호를 발생시켜 제1 래치부(310)의 제2 출력단자(QB)의 신호로 출력할 수 있다. 반대로, 제2 서브 래치부(340)는 제2 출력단자(QB)의 신호의 반전신호를 발생시켜 제1 출력단자(Q)의 신호로 출력할 수도 있다.
도 4는 본 발명의 실시예에 따른 서브 래치부의 일예를 나타내는 회로도이다.
먼저, 도 4의 서브 래치부가 제1 서브 래치부(330)인 경우를 가정하여 설명한다. 제1 서브 래치부(330)는 제1 래치부(310)의 제1 입력신호(D/BB)의 반전신호를 발생시켜 제1 래치부(310)의 제2 입력신호(DB/B)로 출력하는 제1 반전부(410) 및 제2 입력신호(DB/B)의 반전신호를 발생시켜 제1 입력신호(D/BB)로 출력하는 제2 반전부(420)를 포함할 수 있다.
제1 반전부(410) 및 제2 반전부(420)는 각각 전원단자(VDD)와 접지단자(GND) 사이에 캐스코드 형태로 연결된 트랜지스터들을 포함할 수 있다. 제1 반전부(410)에 포함된 트랜지스터들의 드레인은 제2 반전부(420)에 포함된 트랜지스터들의 게이트와 연결될 수 있다. 제1 반전부(410)에 포함된 트랜지스터들의 게이트는 제2 반전부(420)에 포함된 트랜지스터들의 드레인과 연결될 수 있다.
이번에는 도 4의 서브 래치부가 제2 서브 래치부(340)인 경우를 가정하여 설명한다. 제2 서브 래치부(340)는 제1 래치부(310)의 제1 출력단자(Q)의 신호(A)의 반전신호를 발생시켜 제1 래치부(310)의 제2 출력단자(QB)의 신호(AB)로 출력하는 제3 반전부(410) 및 제2 출력단자(QB)의 신호(AB)의 반전신호를 발생시켜 제1 출력단자(Q)의 신호(A)로 출력하는 제4 반전부(420)를 포함할 수 있다.
제3 반전부(410) 및 제4 반전부(420)는 각각 전원단자(VDD)와 접지단자(GND) 사이에 캐스코드 형태로 연결된 트랜지스터들을 포함할 수 있다. 제3 반전부(410)에 포함된 트랜지스터들의 드레인은 제4 반전부(420)에 포함된 트랜지스터들의 게이트와 연결될 수 있다. 제3 반전부(410)에 포함된 트랜지스터들의 게이트는 제4 반전부(420)에 포함된 트랜지스터들의 드레인과 연결될 수 있다.
제1 서브 래치부(330) 및 제2 서브 래치부(340)는 주파수 분주기(300)의 최초 동작 시 입력 초기값을 생성하고, 이후에는 제1 래치부(310) 및 제2 래치부(320)의 데이터 변환 시에 포지티브 피드백(Positive Feedback) 동작을 수행할 수 있다. 이로써, 제1 래치부(310) 및 제2 래치부(320)의 출력에서 클록 피드스루(Clock Feedthrough)로 인해 발생할 수 있는 전압 리플을 억제할 수 있다.
제1 서브 래치부(330) 및 제2 서브 래치부(340)에 포함되는 트랜지스터들의 채널 폭은 제1 내지 제4 인버터(312, 314, 322, 324)에 포함되는 트랜지스터들의 채널 폭보다 작다.
다만, 제1 및 제2 서브 래치부(330, 340) 포함된 트랜지스터들의 채널 폭이 제1 내지 제4 인버터(312, 314, 322, 324)에 포함된 트랜지스터들의 채널 폭에 비하여 지나치게 작을 경우에는, 클록신호가 공급되지 않는 동안 입력 초기값을 생성할 수 있을 정도로 충분한 전류량을 충/방전하지 못한다. 이에 따라 주파수 분주기(300)는 요구되는 출력 스윙 전압을 생성하지 못하게 된다. 그러므로 제1 및 제2 서브 래치부(330, 340)에 포함된 트랜지스터들의 채널 폭은 요구되는 출력 스윙 전압을 생성할 수 있을 정도로는 커야 한다.
반대로, 제1 및 제2 서브 래치부(330, 340)에 포함된 트랜지스터들의 채널 폭이 제1 내지 제4 인버터(312, 314, 322, 324)에 포함된 트랜지스터들의 채널 폭과 유사한 정도로 넓어지면, 제1 및 제2 서브 래치부들(330, 340)의 강한 포지티브 피드백 동작으로 인하여 주파수 분주기(300)의 출력신호(A, AB, B, BB)가 왜곡된다. 따라서, 제1 및 제2 서브 래치부(330, 340)에 포함된 트랜지스터들의 채널 폭은 제1 내지 제4 인버터(312, 314, 322, 324)의 데이터 변환(transition)에 영향을 미치지 않을 정도로는 작아야 한다.
즉, 제1 및 제2 서브 래치부(330, 340)에 포함된 트랜지스터들의 채널 폭은 주파수 분주기(300)의 출력 스윙 전압 및 출력신호의 왜곡 정도를 고려하여 결정될 수 있다. 구체적으로, 주파수 분주기(300)의 데이터 변환에 영향을 미치지 않을 정도로는 작되, 요구되는 출력 스윙 전압을 획득할 수 있을 정도로는 커야 한다. 제1 서브 래치부(330) 및 제2 서브 래치부(340)에 포함된 트랜지스터들의 채널 폭은 요구되는 출력 스윙 전압을 획득할 수 있을 정도로만 크면 되므로 소모 전력이 크지 않다.
예를 들어, 주파수 분주기(300)에 10 GHz의 클록신호를 인가하여 5 GHz의 동위상(in-phase) 및 직교위상(quadrature-phase) 신호를 생성할 경우, 제1 및 제2 서브 래치부(330, 340)에 포함된 트랜지스터들의 채널 폭은 제1 내지 제4 인버터(312, 314, 322, 324)에 포함된 트랜지스터들의 채널 폭의 10 % ~ 30 % 이내인 것이 바람직하다.
도 3은 본 발명의 실시예에 따른 주파수 분주기(300)의 제1 래치부(310) 및 제2 래치부(320) 각각이 서브 래치부(330, 340)를 포함하는 것으로 도시하고 있으나, 반드시 이에 한정되는 것은 아니다. 즉, 제1 래치부(310)만 제1 서브 래치부(330)를 포함하거나 제2 래치부(320)만 제2 서브 래치부(340)를 포함할 수도 있다.
도 5는 본 발명의 실시예에 따른 주파수 분주기의 시뮬레이션 결과를 나타내는 다이어그램이다.
구체적으로, 도 5는 10 GHz의 외부 입력 클록신호를 2분주하고 90도의 위상차를 갖는 차동 출력 신호 A 및 AB와 B 및 BB를 생성하는 시뮬레이션 결과를 나타낸다. 10 GHz의 외부 입력 클록신호(CK)의 3.5 주기 이후, 제2 래치부(120)의 제2 서브 래치(340)가 동작하면서 노드 A는 로우 레벨, 노드 AB는 하이 레벨로 천이된다. 이후, 클록신호(CK)가 하이 레벨이 될 때마다(즉, 라이징 에지마다) 노드 A 및 AB는 클록신호(CK)가 2분주된 분주신호를 출력하고, 클록신호(CK)가 로우 레벨이 될 때마다(즉, 폴링 에지마다) 노드 B 및 BB는 2분주된 클록신호(CK)로서 노드 A 및 AB의 위상보다 90도 지연된 분주신호를 출력한다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 300: 주파수 분주기 110, 310: 제1 래치부
120, 320: 제2 래치부 112, 312: 제1 인버터
114, 314: 제2 인버터 122, 322: 제3 인버터
124, 324: 제4 인버터 330: 제1 서브 래치부
340: 제2 서브 래치부

Claims (12)

  1. 제1 입력신호 및 제1 클록신호를 입력받고, 상기 제1 클록신호의 제1 에지에서 상기 제1 입력신호의 레벨로부터 천이된 제1 출력신호를 제1 출력단자로 발생시키고 상기 제1 클록신호의 제2 에지에서 상기 제1 출력신호의 레벨을 유지하는 제1 인버터;
    제2 입력신호 및 상기 제1 클록신호를 입력받고, 상기 제1 에지에서 상기 제2 입력신호의 레벨로부터 천이된 제2 출력신호를 제2 출력단자로 발생시키며, 상기 제2 에지에서 상기 제2 출력신호의 레벨을 유지하는 제2 인버터;
    상기 제1 출력단자의 신호 및 상기 제1 클록신호를 입력받고, 상기 제2 에지에서 상기 제1 출력단자의 신호 레벨로부터 천이된 제1 피드백신호를 출력하여 상기 제2 입력신호로서 피드백하고 상기 제1 에지에서 상기 제1 피드백신호의 레벨을 유지하는 제3 인버터;
    상기 제2 출력단자의 신호 및 상기 제1 클록신호를 직접 입력받고, 상기 제2 에지에서 상기 제2 출력단자의 신호 레벨로부터 천이된 제2 피드백신호를 출력하여 상기 제1 입력신호로서 피드백하며, 상기 제1 에지에서 상기 제2 피드백신호의 레벨을 유지하는 제4 인버터;
    입력을 반전시키는 기능을 각각 수행하는 제1반전부 및 제2반전부를 포함하되, 상기 제1반전부의 출력단에 상기 제2반전부의 입력단이 연결되고 상기 제2반전부의 출력단에 상기 제1반전부의 입력단이 연결되는 제1 서브 래치부; 및
    입력을 반전시키는 기능을 각각 수행하는 제3반전부 및 제4반전부를 포함하되, 상기 제3반전부의 출력단에 상기 제4반전부의 입력단이 연결되고 상기 제4반전부의 출력단에 상기 제3반전부의 입력단이 연결되는 제2 서브 래치부;를 포함하며,
    상기 제1 입력신호를 입력받는 상기 제1인버터의 입력단자와 상기 제1반전부의 입력단이 서로 연결되고, 상기 제2 입력신호를 입력받는 상기 제2인버터의 입력단자와 상기 제2반전부의 입력단이 서로 연결되고, 상기 제1 출력단자와 상기 제3반전부의 입력단이 서로 연결되고, 상기 제2 출력단자와 상기 제4반전부의 입력단이 서로 연결되며,
    상기 제1 인버터는, 순차적으로 연결된 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함하고,
    상기 제2 인버터는, 순차적으로 연결된 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터를 포함하고,
    상기 제3 인버터는, 순차적으로 연결된 제9 트랜지스터, 제10 트랜지스터, 제11 트랜지스터 및 제12 트랜지스터를 포함하고,
    상기 제4 인버터는, 순차적으로 연결된 제13 트랜지스터, 제14 트랜지스터, 제15 트랜지스터 및 제16 트랜지스터를 포함하고,
    상기 제1 및 제2 서브 래치부에 포함된 트랜지스터의 채널 폭은 상기 제1 내지 제4 인버터에 포함된 트랜지스터의 채널 폭의 10%와 30% 사이인 주파수 분주기.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 및 제4 트랜지스터의 게이트에는 상기 제2 피드백신호가 입력되고, 상기 제2 트랜지스터의 게이트에는 상기 제1 클록신호와 역위상을 갖는 제2 클록신호가 입력되며, 상기 제3 트랜지스터의 게이트에는 상기 제1 클록신호가 입력되고, 상기 제2 및 제3 트랜지스터의 연결단자에서는 상기 제1 출력단자의 신호가 출력되고,
    상기 제5 및 제8 트랜지스터의 게이트에는 상기 제1 피드백신호가 입력되고, 상기 제6 트랜지스터의 게이트에는 상기 제2 클록신호가 입력되며, 상기 제7 트랜지스터의 게이트에는 상기 제1 클록신호가 입력되고, 상기 제6 및 제7 트랜지스터의 연결단자에서는 상기 제2 출력단자의 신호가 출력되고,
    상기 제9 및 제12 트랜지스터의 게이트에는 상기 제1 출력단자의 신호가 입력되고, 상기 제10 트랜지스터의 게이트에는 상기 제1 클록신호가 입력되며, 상기 제11 트랜지스터의 게이트에는 상기 제2 클록신호가 입력되고, 상기 제10 및 제11 트랜지스터의 연결단자에서는 상기 제1 피드백신호가 출력되고,
    상기 제13 및 제16 트랜지스터의 게이트에는 상기 제2 출력단자의 신호가 입력되고, 상기 제14 트랜지스터의 게이트에는 상기 제1 클록신호가 입력되며, 상기 제15 트랜지스터의 게이트에는 상기 제2 클록신호가 입력되고, 상기 제14 및 제15 트랜지스터의 연결단자에서는 상기 제2 피드백신호가 출력되는 주파수 분주기.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제1항에 있어서,
    상기 제1 에지는 라이징 에지(Rising Edge)이고 상기 제2 에지는 폴링 에지(Falling Edge)인 주파수 분주기.
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