KR100219067B1 - 고주파 분주기 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

고주파수 클럭신호의 분주가 가능한 분주기.

2. 발명이 해결하려고 하는 기술적 과제

다이나믹 로직을 이용하여 고주파수의 클럭신호도 분주가 가능한 분주기를 제공하고자 함.

3. 발명의 해결방법의 요지

입력된 클럭신호를 1차 분주하는 수단과 이 신호를 정현파로 변환시키는 수단을 구비하되, 상기 분주수단은, 입력된 클럭신호와 피드백된 1차 분주신호가 로우 값으로 동일할 경우에만 하이 값을 출력하는 제1 논리부와, 상기 제1 논리부의 출력신호와 입력된 클럭신호가 로우 값으로 동일할 경우에만 하이 값을 출력하는 제2 논리부와, 상기 제1 논리부의 출력신호의 제어를 받아 상기 입력된 클럭신호의 반전된 신호를 출력하는 제3 논리부, 및 상기 제3 논리부의 출력신호가 로우인 동안에는 하이 값을 출력하고, 상기 제2 논리부의 출력신호와 입력된 클럭신호가 하이 값으로 동일한 경우에는 로우 값을 출력하는 제4 논리부를 구비한다.

4. 발명의 중요한 용도

고주파수를 사용하는 장치의 분주기로 이용됨.

Description

고주파 분주기

본 발명은 분주기(Divider)에 관한 것으로, 특히 고주파수(예를 들어, 100MHz 대에서 2.5GHz 대까지)를 임의의 주기로 분주하는 것이 가능한 분주기에 관한 것이다.

일반적으로 종래의 분주기는 D-형 플립플롭을 이용하여 구성하는데, 그 동작을 살펴보면 다음과 같다.

먼저, 입력되는 클럭 신호는 D-형 플립플롭의 클럭 단자에 인가되고, 이 D-형 플립플롭의 출력

를 피드백시켜 데이타 입력단자로 인가함으로써, 분주된 클럭 신호를 얻을 수 있다.

이렇게 분주된 클럭신호의 주기는 인가된 클럭 신호 주기의 두배가 된다. 이러한 D-형 플립플롭을 이용하여 입력 클럭신호에 대한 N배의 분주된 클럭 신호를 얻기 위해서는 D-형 플립플롭 다수개를 직렬로 연결하고, 분주된 클럭신호가 다음단의 D-형 플립플롭의 클럭단자로 인가되도록 함으로써. N배의 분주 클럭을 얻을 수 있다.

도 1 은 종래의 분주기에 사용되던 다이나믹 D-형 플립플롭의 회로도를 나타낸다.

다이나믹 D-형 플립플롭은 입력된 클럭신호의 제어에 따라 입력된 데이타를 반전시키는 제1 논리부와 입력된 클럭신호의 제어에 따라 이 제1 논리부의 출력을 반전시키는 제2 논리부로 이루어진다.

제1 및 제2 논리부는 2개의 PMOS 트랜지스터(P1,P2 혹은 P3,P4)와 2개의 NMOS 트랜지스터(N1,N2 혹은 N3,N4)로 이루어진다. 제1 논리부의 공급전원과 접지전원에 각각 연결된 PMOS 트랜지스터 P1과 NMOS 트랜지스터 N1의 게이트단자에는 외부로부터 입력되는 데이타가 인가된다. 그리고, 이 PMOS 트랜지스터 P1과 출력단 사이에 연결된 PMOS 트랜지스터 P2의 게이트단자에는 외부로부터 입력되는 클럭바신호(

)가 인가된다. 또한, NMOS 트랜지스터 N1과 출력단 사이에 연결된 NMOS 트랜지스터 N2의 게이트단자에는 외부로부터 입력되는 클럭신호(CLK)가 인가된다.

그러므로, 제1 논리부는 외부로부터 입력된 클럭신호가 하이(high) 값을 가질 때, 입력된 데이타 값에 대한 반전된 값을 출력한다.

마찬가지로, 제1 논리부의 출력신호는 공급전원과 접지전원에 각각 연결된 제2 논리부의 PMOS 트랜지스터 P3과 NMOS 트랜지스터 N3의 게이트단자로 인가된다. 그리고, 이 PMOS 트랜지스터 P3과 출력단 사이에 연결된 PMOS 트랜지스터 P4의 게이트단자에는 외부로부터 입력되는 클럭신호(CLK)가 인가된다. 또한, NMOS 트랜지스터 N3과 출력단 사이에 연결된 NMOS 트랜지스터 N4의 게이트단자에는 외부로부터 입력되는 클럭바신호(

)가 인가된다.

그러므로, 제2 논리부는 외부로부터 입력된 클럭신호가 로우(low) 값을 가질 때, 입력된 데이타 값에 대한 반전된 값을 출력한다.

이러한 D-형 플립플롭을 이용한 종래의 분주기는 500MHz 이상의 주파수를 갖는 입력 신호는 분주가 어려우며, 분주 후의 출력 파형이 일정치 않고, 듀티(duty)가 좋지 않은 문제점이 있었다.

따라서, 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은, 다이나믹 로직을 이용하여 입력된 클럭신호를 분주시킴으로써, 고주파수를 분주시킬 수 있는 분주기를 제공하는데 그 목적이 있다.

도 1 은 일반적인 다이나믹 D-형 플립플롭의 회로도,

도 2A 는 일반적인 다이나믹 P-형 로직의 회로도,

도 2B 는 일반적인 다이나믹 N-형 로직의 회로도,

도 3A 는 일반적인 다이나믹 P-형 로직의 시뮬레이션 결과 그래프,

도 3B 는 일반적인 다이나믹 N-형 로직의 시뮬레이션 결과 그래프,

도 4 는 본 발명에 따른 고주파 분주기의 회로도,

도 5 는 본 발명에 따른 고주파 분주기의 시뮬레이션 결과 그래프.

* 도면의 주요부분에 대한 부호의 설명

11,12,14 : 논리부

13,15 : 다이나믹 N형 로직

16 : PMOS 트랜지스터

17 : 인버터

18 : 다이나믹 P형 로직

상기 목적을 달성하기 위한 본 발명은, 입력된 클럭신호를 임의의 주기로 1차 분주하는 분주수단; 및 상기 분주수단에 의해 1차 분주된 신호를 입력된 클럭신호의 파형에 맞춰 정현파로 변환시키는 정현파 변환수단을 구비하되, 상기 분주수단은, 입력된 클럭신호와 피드백된 1차 분주신호가 임의의 제1 값으로 동일할 경우에 상기 입력된 클럭신호의 반전된 신호를 출력하는 제1 논리부와, 상기 제1 논리부의 출력신호와 입력된 클럭신호가 상기 임의의 제1 값으로 동일할 경우에 상기 제1 논리부의 출력신호의 반전된 신호를 출력하는 제2 논리부와, 상기 제1 논리부의 출력신호의 제어를 받아 상기 입력된 클럭신호의 반전된 신호를 출력하는 제3 논리부, 및 상기 제3 논리부의 출력신호가 상기 임의의 제1 값을 유지하는 동안에는 입력된 클럭신호의 반전신호를 출력하고, 상기 제2 논리부의 출력신호와 입력된 클럭신호가 상기 임의의 제2 값으로 동일한 경우에는 입력된 클럭신호의 반전된 신호를 출력하는 제4 논리부를 구비한 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.

도 2A 는 일반적인 다이나믹 P-형 로직의 회로도를 나타내고, 도 3A 는 이 다이나믹 P-형 로직의 시뮬레이션 결과 그래프를 나타낸다.

다이나믹 P-형 로직은 공급전원과 접지전원에 각각 연결된 PMOS 트랜지스터 P5과 NMOS 트랜지스터 N5의 게이트단자에는 외부로부터 입력되는 클럭신호(CLK)가 인가되고, 이 PMOS 트랜지스터 P5과 출력단 사이에 연결된 PMOS 트랜지스터 P6의 게이트단자에는 외부로부터 입력되는 입력 데이타(IN)가 인가된다.

그러므로, 도 3A 로부터 알 수 있듯이 다이나믹 P-형 로직은 입력 데이타(IN)가 로우(low)일 때, 클럭신호(CLK)가 로우(low)로 되어야만 출력 값이 하이(high)가 된다.

도 2B 는 일반적인 다이나믹 N-형 로직의 회로도를 나타내고, 도 3B 는 일반적인 다이나믹 N-형 로직의 시뮬레이션 결과 그래프를 나타낸다.

다이나믹 N-형 로직은 공급전원과 접지전원에 각각 연결된 PMOS 트랜지스터 P7과 NMOS 트랜지스터 N6의 게이트단자에는 외부로부터 입력되는 클럭신호(CLK)가 인가되고, 이 NMOS 트랜지스터 N6과 출력단 사이에 연결된 NMOS 트랜지스터 N7의 게이트단자에는 외부로부터 입력되는 입력 데이타(IN)가 인가된다.

그러므로, 도 3B 로부터 알 수 있듯이 다이나믹 N-형 로직은 입력 데이타(IN)가 하이(high)일 때, 클럭신호(CLK)가 하이(high)로 되어야만 출력 값이 로우(low)가 된다.

도 4 는 본 발명에 따른 고주파 분주기의 회로도를 나타내고, 도 5 는 본 발명에 따른 고주파 분주기의 시뮬레이션 결과 그래프를 나타낸다.

본 발명에 따른 분주기는 크게 입력된 클럭 즉 입력 데이타(IN)를 임의의 주기로 1차 분주시키는 분주 기능부(11 내지 14)와 이 분주된 신호를 입력된 클럭신호의 하강시점에 맞춰 정현파로 변환시키는 기능부(15 내지 18)로 구성된다.

분주 기능부는 3개의 논리부(11,12,14)와 하나의 다이나믹 N형 로직(13)으로 구성되는데, 그 구성을 살펴보면 다음과 같다.

분주 기능부는 외부로부터 클럭신호(IN)를 입력받고, 1차 분주된 신호를 피드백받아 입력된 클럭 신호가 로우 값이고, 1차 분주된 신호가 로우 값일 때만, 하이 값을 출력하고, 1차 분주된 신호가 하이 값인 경우에는 로우값을 출력하는 제1 논리부(11)와, 외부로부터 클럭신호(IN)를 입력받고, 제1 논리부(11)의 출력신호를 입력받아 입력된 클럭 신호가 로우 값이고, 제1 논리부(11)의 출력신호가 로우 값일 때에만, 하이 값을 출력하고, 제1 논리부(11)의 출력신호가 하이 값일 때에는 로우값을 출력하는 제2 논리부(12)와, 외부로부터 클럭신호(IN)를 입력받고, 제1 논리부(11)의 출력신호를 입력받아 제1 논리부(11)의 출력신호가 하이 값이고, 입력된 클럭신호가 하이 값일 때, 로우 값을 출력하고, 입력된 클럭신호가 로우 값일 때, 하이 값을 출력하는 제1 다이나믹 N형 로직(13), 및 제2 논리부(12)의 출력신호와 외부로부터의 클럭신호와 제1 다이나믹 N형 로직(13)의 출력신호를 입력받아 입력된 클럭신호가 하이 값이고, 제2 논리부(12)의 출력신호가 하이 값일때, 로우 값을 출력하고, 제1 다이나믹 N형 로직(13)의 출력신호가 로우 값일때, 하이 값을 출력하는 제3 논리부(14)로 이루어진다.

또한, 정현파 변환 기능부는 1차 분주된 신호를 입력받고, 외부로부터 클럭신호를 입력받아 1차 분주된 신호에 따라 입력된 클럭신호를 반전시키는 제2 다이나믹 N형 로직(15)과, 1차 분주된 신호를 반전시키는 인버터(17)와, 이 인버터(17)의 출력신호의 제어를 받아 입력된 클럭신호의 반전된 신호를 1차 분주된 신호의 출력 라인에 인가하여 1차 분주된 신호의 레벨을 조절하는 PMOS 트랜지스터(16), 및 제2 다이나믹 N형 로직(15)의 출력신호와 인버터(17)의 출력신호와 클럭신호를 입력받아 입력된 클럭신호가 로우일 때, 반전된 1차 분주 신호를 정현파로 변환하여 최종 분주 신호를 출력하는 다이나믹 P형 로직(18)으로 이루어진다.

그리고, 제1 논리부(11)는 외부로부터 입력되는 클럭신호(IN)를 게이트 단자에 입력받아 공급전원을 인가시키는 제1 PMOS 트랜지스터(P11)와, 1차 분주된 신호(net12)를 게이트 단자에 입력받아 출력단(net27)에 접지전원을 제공하는 제1 NMOS 트랜지스터(N11)와, 제1 PMOS 트랜지스터(P11)와 출력단 사이에 연결되고, 1차 분주된 신호(net12)를 게이트 단자에 입력받는 제2 PMOS 트랜지스터(P12)로 이루어진다.

또한, 제2 논리부(12)는 외부로부터 입력되는 클럭신호(IN)를 게이트 단자에 입력받아 공급전원을 인가시키는 제3 PMOS 트랜지스터(P13)와, 제1 논리부(11)의 출력신호(net27)를 게이트 단자에 입력받아 출력단(net74)에 접지전원을 제공하는 제2 NMOS 트랜지스터(N12)와, 제3 PMOS 트랜지스터(P13)와 출력단(net74) 사이에 연결되고, 제1 논리부(11)의 출력신호(net27)를 게이트 단자에 입력받는 제4 PMOS 트랜지스터(P14)로 이루어진다.

제1 다이나믹 N형 로직(13)은 외부로부터 입력된 클럭신호(IN)를 게이트 단자에 입력받고, 공급전원과 접지전원에 각각 연결된 제5 PMOS 트랜지스터(P15), 및 제3 NMOS 트랜지스터(N13)와, 제3 NMOS 트랜지스터(N13)와 출력단(net18) 사이에 연결되고, 제1 논리부(11)의 출력신호(net27)를 게이트 단자에 입력받는 제4 NMOS 트랜지스터(N14)로 이루어진다.

제3 논리부(14)는 제1 다이나믹 N형 로직(13)의 출력신호(net18)를 게이트 단자에 입력받아 공급전원을 출력단(net12)으로 인가하는 제6 PMOS 트랜지스터(P16)와, 외부로부터 입력된 클럭신호(IN)를 게이트 단자에 입력받아 접지전원을 제공하는 제5 NMOS 트랜지스터(N15)와, 제5 NMOS 트랜지스터(N15)와 출력단(net12) 사이에 연결되고, 제2 논리부(12)의 출력신호(net74)를 게이트 단자에 입력받는 제6 NMOS 트랜지스터(N16)로 이루어진다.

제2 다이나믹 N형 로직(15)은 외부로부터 입력된 클럭신호(IN)를 게이트 단자에 입력받고, 공급전원과 접지전원에 각각 연결된 제7 PMOS 트랜지스터(P17), 및 제7 NMOS 트랜지스터(N17)와, 제7 PMOS 트랜지스터(P17)와 출력단(net48) 사이에 연결되고, 제3 논리부(14)의 출력신호(net12)를 게이트 단자에 입력받는 제8 NMOS 트랜지스터(N18)로 이루어진다.

그리고, 제3 논리부(14)의 출력신호(net12)를 반전시키는 인버터(17)는 제9 PMOS 트랜지스터(P19)와, 제9 NMOS 트랜지스터(N19)로 이루어지며, 제8 PMOS 트랜지스터(P18)는 이 인버터(17)의 출력신호를 게이트 단자에 입력받아 제7 PMOS 트랜지스터(P17)와 제8 NMOS 트랜지스터(N18) 사이의 접점(net91)을 1차 분주된 신호(net12)와 연결시킨다.

다이나믹 P형 로직(18)은 제2 다이나믹 N형 로직(15)의 출력신호(net48)를 게이트 단자에 입력받고, 공급전원과 접지전원에 각각 연결된 제10 PMOS 트랜지스터(P20), 및 제10 NMOS 트랜지스터(N20)와, 제10 PMOS 트랜지스터(P20)와 출력단(OUT) 사이에 연결되고, 외부로부터 입력된 클럭신호를 게이트 단자에 입력받는 제11 PMOS 트랜지스터(P21)로 이루어지며, 인버터(17)의 출력신호가 제10 PMOS 트랜지스터(P20)와 제11 PMOS 트랜지스터(P21) 사이의 접점(net64)에 연결된다.

상기와 같은 구성을 갖는 본 발명에 따른 분주기의 동작을 도 5 를 참조하여 설명한다.

입력되는 클럭신호(IN)가 하이 값에서 로우 값으로 바뀌면 제1, 제3, 제5 PMOS 트랜지스터(P11,P13,P15)는 온(ON)되고, 이로인해 제6 PMOS 트랜지스터(P16)는 오프(OFF)된다. 그러므로, 제3 논리부(14)의 출력신호(net12) 즉, 1차 분주된 신호의 값은 천천히 감소하게 되고, 제1 논리부의 출력신호(net27)의 값은 천천히 증가하게 된다. 그런 다음, net12의 신호 값이 증가하게 되면 net27의 값은 다시 감소하게 된다. 이와 같은 net27의 출력 파형을 나타낸 것이 도 5의 (a)이며, 이로부터 알 수 있듯이 제1 논리부(11)의 출력신호(net27)는 입력된 클럭신호가 로우 값이고, net12의 값이 로우일 때만 하이 값이 됨을 알 수 있다.

제2 논리부(12)는 도 5의 (b)와 같이 입력된 클럭신호가 로우 값이고, 제1 논리부(11)의 출력신호(net27)의 값이 로우일 때만 하이 값을 출력한다. 즉, 제2 논리부(12)는 제1 논리부(11)의 출력신호를 반전시킨 신호(net74)를 출력한다.

제1 다이나믹 N형 로직(13)은 도 5의 (c)와 같이 입력되는 클럭신호가 로우 값이면 하이 값을 출력하고, 입력되는 클럭신호가 하이 값이고, 제1 논리부(11)의 출력신호(net27)가 하이 값일 경우에만 로우 값을 출력한다.

결론적으로, 제3 논리부(14)의 출력신호(net12)는 도 5의 (d)와 같이 제2 논리부(12)의 출력신호(net74)가 하이 값일 경우에 입력된 클럭신호가 하이 값이 되는 순간에 감소되고, 다시 제2 논리부(12)의 출력신호(net74)에 관계 없이 입력된 클럭신호가 하이 값이 되는 순간에 증가된다. 그러므로, 제3 논리부(14)의 출력신호(net12)는 입력된 클럭신호를 2분주한 신호가 된다.

제2 다이나믹 N형 로직(15)의 출력신호(net48)는 도 5의 (f)와 같이 입력된 클럭신호가 로우 값이고, 1차 분주된 신호(net12)가 하이 값일 때에만 하이 값을 갖는다.

그리고, 인버터(17)의 출력신호(net64)는 도 5의 (g)와 같이 1차 분주된 신호(net12)를 반전시킨 신호이다. 또한 제7 PMOS 트랜지스터(P17)와 제8 NMOS 트랜지스터(N18) 사이의 출력신호(net91)는 도 5의 (e)와 같이 입력된 클럭신호가 로우 값일 때, 하이 값을 가지며, 입력된 클럭신호가 하이 값일 경우에는 로우 값이 된다. 이러한 출력신호 net91은 인버터(17)의 출력신호(net64)의 제어를 받는 제8 PMOS 트랜지스터(P18)에 의해 1차 분주된 신호(net12)에 반영된다.

마지막으로 다이나믹 P형 로직(18)의 출력신호(OUT)는 도 5의 (h)와 같이 제2 다이나믹 N형 로직(15)의 출력신호(net48)가 하이 값일 경우에 로우 값이 되고, 입력된 클럭신호가 로우 값일때, 반전된 1차 분주신호가 반영된 신호가 된다. 즉, 이를 통해 본 발명은 입력 클럭신호가 2분주된 클럭신호를 얻을 수 있다.

이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.

상기와 같이 이루어지는 본 발명은, 다이나믹 로직을 이용하여 높은 주파수(예를 들어, 100MHz에서 2.5GHz까지)를 갖는 클럭신호를 분주시킬 수 있는 효과가 있다. 따라서, 본 발명은 고주파수를 필요로하는 장치에 적용이 가능하다.

Claims (9)

1. 입력된 클럭신호를 임의의 주기로 1차 분주하는 분주수단; 및

   상기 분주수단에 의해 1차 분주된 신호를 입력된 클럭신호의 파형에 맞춰 정현파로 변환시키는 정현파 변환수단을 구비하되,

   상기 분주수단은,

   입력된 클럭신호와 피드백된 1차 분주신호가 임의의 제1 값으로 동일할 경우에 상기 입력된 클럭신호의 반전된 신호를 출력하는 제1 논리부와,

   상기 제1 논리부의 출력신호와 입력된 클럭신호가 상기 임의의 제1 값으로 동일할 경우에 상기 제1 논리부의 출력신호의 반전된 신호를 출력하는 제2 논리부와,

   상기 제1 논리부의 출력신호의 제어를 받아 상기 입력된 클럭신호의 반전된 신호를 출력하는 제3 논리부, 및

   상기 제3 논리부의 출력신호가 상기 임의의 제1 값을 유지하는 동안에는 입력된 클럭신호의 반전신호를 출력하고, 상기 제2 논리부의 출력신호와 입력된 클럭신호가 임의의 제2 값으로 동일한 경우에는 입력된 클럭신호의 반전된 신호를 출력하는 제4 논리부를 구비한 것을 특징으로 하는 분주기.
2. 제 1 항에 있어서,

   상기 정현파 변환수단은,

   상기 제4 논리부의 출력신호의 제어를 받아 입력된 클럭신호의 반전된 신호인 제1 반전신호와 제2 반전신호를 출력하는 제5 논리부와,

   상기 제4 논리부의 출력신호를 반전시키는 제1 인버터와,

   상기 인버터의 출력신호의 제어를 받아 상기 제5 논리부의 제2 반전신호를 상기 제4 논리부의 출력신호에 반영시키는 스위칭부, 및

   상기 인버터의 출력신호를 데이타 채널상에 인가받고, 입력된 클럭신호의 제어를 받아 상기 제5 논리부의 제1 반전신호를 반전시킨 정현파를 출력하는 제6 논리부를 구비한 것을 특징으로 하는 분주기.
3. 제 1 항에 있어서,

   상기 제1 논리부는,

   외부로부터 입력되는 클럭신호의 제어를 받아 공급전원을 인가시키는 제1 트랜지스터와, 상기 제1 트랜지스터와 접지전원 사이에 연결되어 피드백된 상기 제4 논리부의 출력신호를 반전시키는 제2 인버터를 구비한 것을 특징으로 하는 분주기.
4. 제 3 항에 있어서,

   상기 제2 논리부는,

   외부로부터 입력되는 클럭신호의 제어를 받아 공급전원을 인가시키는 제2 트랜지스터와, 상기 제2 트랜지스터와 접지전원 사이에 연결되어 상기 제1 논리부의 출력신호를 반전시키는 제3 인버터를 구비한 것을 특징으로 하는 분주기.
5. 제 4 항에 있어서,

   상기 제3 논리부는,

   상기 제1 논리부의 출력신호의 제어를 받아 입력된 클럭신호를 반전시키는 제1 다이나믹 N형 로직인 것을 특징으로 하는 분주기.
6. 제 5 항에 있어서,

   상기 제4 논리부는,

   제1 다이나믹 N형 로직의 출력신호의 제어를 받아 공급전원을 출력단으로 인가하는 제3 트랜지스터와,

   외부로부터 입력된 클럭신호의 제어를 받아 접지전원을 제공하는 제4 트랜지스터, 및

   상기 제4 트랜지스터와 출력단 사이에 연결되고, 상기 제2 논리부의 출력신호의 제어를 받는 제5 트랜지스터를 구비한 것을 특징으로 하는 분주기.
7. 제 2 항에 있어서,

   상기 제5 논리부는,

   외부로부터 입력된 클럭신호의 제어를 받고, 공급전원과 접지전원에 각각 연결된 제6 및 제7 트랜지스터, 및

   상기 제6 및 제7 트랜지스터 사이에 연결되고, 제4 논리부의 제어를 받는 제8 트랜지스터를 구비하되, 상기 제8 트랜지스터와 상기 제7 트랜지스터 사이의 접점에 연결된 출력단을 통해 상기 제1 반전신호를 출력하고, 상기 제8 트랜지스터와 상기 제6 트랜지스터 사이의 접점에 연결된 출력단을 통해 상기 제2 반전신호를 출력하는 것을 특징으로 하는 분주기.
8. 제 7 항에 있어서,

   상기 스위칭부는,

   상기 인버터의 출력신호의 제어를 받아 상기 제5 논리부의 제2 반전신호를 상기 제4 논리부의 출력신호에 반영시키는 제 9 트랜지스터인 것을 특징으로 하는 분주기.
9. 제 8 항에 있어서,

   상기 제6 논리부는,

   상기 제5 논리부의 제1 반전신호의 제어를 받아 공급전원을 인가하는 제10 트랜지스터와,

   상기 제5 논리부의 제1 반전신호의 제어를 받아 접지전원을 인가하는 제11 트랜지스터, 및

   상기 제10 트랜지스터와 상기 제11 트랜지스터 사이에 연결되고, 입력된 클럭신호의 제어를 받는 제12 트랜지스터를 구비하되,

   상기 인버터의 출력신호를 상기 제10 트랜지스터와 상기 제12 트랜지스터 사이의 접점에 입력받고, 상기 제12 트랜지스터와 상기 제11 트랜지스터 사이의 접점을 통해 정현파를 출력하는 것을 특징으로 하는 분주기.

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