CN217643314U - 脉冲宽度可调的时钟生成电路 - Google Patents

Abstract

本实用新型提供了一种脉冲宽度可调的时钟生成电路，脉冲宽度可调的时钟生成电路包括切沿信号生成电路、切沿电路，所述切沿信号生成电路用于根据时钟源信号生成切沿信号，所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作得到脉冲时钟信号，所述脉冲时钟信号的脉冲宽度可调且小于所述时钟源信号的脉冲宽度。该脉冲宽度可调的时钟生成电路可以有效对时钟脉冲进行宽度调节。

Description

脉冲宽度可调的时钟生成电路

技术领域

本实用新型涉及半导体器件技术领域，尤其涉及一种脉冲宽度可调的时钟生成电路。

背景技术

时钟电路就是产生像时钟一样准确运动的振荡电路，时钟电路一般由晶体振荡器、晶振控制芯片和电容组成。时钟电路的应用十分广泛，如电脑的时钟电路、电子表的时钟电路等等，该用于产生时钟的时钟电路通常还可以称为时钟生成电路。现有技术中，时钟生成电路的时钟宽度(占空比)是时钟源指定的，换言之，受限于时钟源信号的脉冲宽度，时钟源的固定脉冲宽度经过时钟生成电路的若干级处理之后，若难以有效对时钟脉冲进行宽度调节，容易导致不能满足某些特定场景下的使用需求。

实用新型内容

本实用新型的目的在于提出一种脉冲宽度可调的时钟生成电路以至少部分解决上述问题。

本申请实施例提供了一种脉冲宽度可调的时钟生成电路，其包括：切沿信号生成电路、切沿电路，所述切沿信号生成电路用于根据时钟源信号生成切沿信号，所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作得到脉冲时钟信号，所述脉冲时钟信号的脉冲宽度可调且小于所述时钟源信号的脉冲宽度。

在一个可选的实施方式中，所述切沿信号生成电路包括：

信号翻转电路，所述信号翻转电路用于对所述时钟源信号进行翻转处理得到所述切沿信号。

在一个可选的实施方式中，所述信号翻转电路包括级联的N级反相器，用于依次对所述时钟源信号进行N次反相处理得到所述切沿信号；其中：

若所述N为偶数，则所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作时切除掉所述时钟源信号的上升沿；

若所述N为奇数，则所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作时切除掉所述时钟源信号的下降沿。

在一个可选的实施方式中，所述切沿电路进一步用于在所述时钟源信号进入高电平状态后对所述时钟源信号的高电平逻辑翻转以进行切沿操作得到所述脉冲时钟信号，且在所述N为偶数时保持所述时钟源信号的下降沿不变，或者，在所述N为奇数保持所述时钟源信号的上升沿不变。

在一个可选的实施方式中，所述脉冲宽度可调的时钟生成电路还包括输出电路，所述输出电路用于根据所述脉冲时钟信号生成L路脉冲信号，其中， L为大于等于1的整数。

在一个可选的实施方式中，所述输出电路包括级联的H级反相器，所述 H级反相器依次对所述脉冲时钟信号进行反相处理，每级反相器的输出信号作为一路脉冲信号，其中，H为大于等于1的整数。

在一个可选的实施方式中，所述切沿电路还用于将所述脉冲时钟信号反馈给所述切沿信号生成电路以使得所述切沿信号生成电路根据所述时钟源信号生成切沿信号。

在一个可选的实施方式中，所述脉冲宽度可调的时钟生成电路包括反馈电路，所述切沿电路通过所述反馈电路将所述脉冲时钟信号反馈给所述切沿信号生成电路。

在一个可选的实施方式中，所述反馈电路包括：

信号延迟单元以及信号反馈单元，所述信号延迟单元用于对所述脉冲时钟信号进行延迟处理，以使所述脉冲时钟信号延迟预设延迟时间后通过所述信号反馈单元反馈给所述切沿信号生成电路。

在一个可选的实施方式中，所述信号延迟单元包括选择器以及M个延迟器，每个延迟器至少配置有一个所述延迟时间，所述选择器用于从所述M个延迟器中选择至少其一进行所述延迟处理，其中，M为大于等于1的整数。

本申请实施例提供的脉冲宽度可调的时钟生成电路，由于包括能够用于根据时钟源信号生成切沿信号的切沿信号生成电路，以及能够根据该切沿信号对时钟源信号进行切沿操作得到脉冲时钟信号的切沿电路，由于切沿电路生成的脉冲时钟信号的脉冲宽度可调，且其脉冲宽度小于时钟源信号的脉冲宽度，因此使得该脉冲宽度可调的时钟生成电路能够有效对时钟脉冲进行宽度调节，能够满足需要进行脉冲宽度调节的场景下的使用需求。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1示出了实施例一中的脉冲宽度可调的时钟生成电路的结构示意图。

图2示出了实施例二中的脉冲宽度可调的时钟生成电路的结构示意图。

图3示出了实施例二中的一种可选的脉冲宽度可调的时钟生成电路的具体电路结构示意图。

图4示出了本申请实施例中的脉冲时钟信号的时序图的示意图。

图5示出了本申请实施例中提供的数据运算单元的结构示意图。

图6示出了本申请实施例中提供的芯片的结构示意图。

附图标记说明：

1、切沿信号生成电路；11、信号翻转电路；2、切沿电路；3、反馈电路； 31、信号延迟单元；32、信号反馈单元；4、输出电路；500、数据运算单元； 501、控制电路；502、运算电路；503、时钟电路；600、芯片；601、控制单元；

CLK、时钟源信号；CKP、脉冲时钟信号；CKN、第一脉冲信号；FB、信号反馈单元的输入端；X、切沿信号生成电路的输出端；OUT、跳变单元的输出端；S1、第一反相器的输出端；S2、第二反相器的输出端；A、第六反相器的输出端；

Q1、第一PMOS管；Q2、第二PMOS管；Q3、第三PMOS管；Q4、第四PMOS管；Q5、第五PMOS管；Q6、第六PMOS管；Q7、第七PMOS 管；Q8、第八NMOS管；Q9、第九NMOS管；Q10、第十NMOS管；Q11、第十一NMOS管；Q12、第十二NMOS管；Q13、第十三NMOS管；Q14、第十四NMOS管；Q15、第十五PMOS管；Q16、第十六NMOS管；Q17、第十七PMOS管；Q18、第十八NMOS管；Q19、第十九PMOS管；Q20、第二十NMOS管。

具体实施方式

下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅配置为解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关本申请实施例相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请实施例。

实施例一

参见图1，示出了本申请实施例中的实施例一中的脉冲宽度可调的时钟生成电路，其包括切沿信号生成电路1、切沿电路2，其中所述切沿信号生成电路1用于根据时钟源信号生成切沿信号，所述切沿电路2用于根据所述切沿信号对所述时钟源信号进行切沿操作得到脉冲时钟信号，所述脉冲时钟信号的脉冲宽度可调且小于所述时钟源信号的脉冲宽度。

本申请实施例中，时钟源信号(CLK)是时钟电路发出的一种周期信号，一般为固定频率，其信号一般为高电平和/或低电平的组合。在数字逻辑电路中，高电平为1，低电平为0。此外，高电平向低电平的变化通常可称之为下降沿，低电平向高电平的变化通常可称之为上升沿。

本申请实施例中，时钟源信号的脉冲宽度具体是指在时钟源信号一个周期内高电平所持续的时间，调整脉冲宽度即是指调整脉冲信号的周期内的高电平的持续时间。从脉冲信号的波形的角度来便于理解地说，可相当于调整了高电平所占整体的比例。

本实施例的脉冲宽度可调的时钟生成电路中，可将时钟源信号输入到切沿信号生成电路1，时钟源信号通过切沿信号生成电路进行转换并生成切沿信号，本实施例中不限制切沿信号生成电路1的内部结构和电路构造，只需能够完成将时钟源信号转换为切沿信号的功能即可。

需要指出的是，切沿信号也是数字信号，即也是由高电平和/或低电平的组合。

切沿信号可以输入切沿电路2并被切沿电路2进行利用，除此之外，与输入切沿信号生成电路1的时钟源信号相同的时钟源信号输入切沿电路2，切沿电路2根据切沿信号对时钟源信号再次进行切沿处理后，生成需要的脉冲时钟信号。

本实施例中，切沿操作具体是指切沿电路2根据切沿信号将时钟源信号的脉冲宽度缩小(也即减小时钟源信号的占空比)，并保留原时钟源信号的同一脉冲触发周期中的上升沿位置或者下降沿位置中的其中一个。便于理解的，参照图4，示出了一种时钟源信号以及其切沿操作后对应的时钟脉冲信号的时序图，切沿电路2生成的时钟脉冲信号保留了原时钟源信号的的同一脉冲触发周期中的上升沿位置，而时钟源信号的高电平的其中一部分被切除变为低电平，下降沿被提前，从而使得时钟源信号的脉冲宽度缩小，其余情况可以依次类推不再进行赘述。

本实施例中不限制切沿电路2的内部结构和电路构造，只需能够完成将时钟源信号进行切沿操作的功能即可。

由此可见，本申请实施例提供的脉冲宽度可调的时钟生成电路，由于包括能够用于根据时钟源信号生成切沿信号的切沿信号生成电路1，以及能够根据该切沿信号对时钟源信号进行切沿操作得到脉冲时钟信号的切沿电路2，由于最后生成的脉冲时钟信号的脉冲宽度可调，且其脉冲宽度小于时钟源信号的脉冲宽度，因此使得该脉冲宽度可调的时钟生成电路能够有效对时钟脉冲进行宽度调节，能够满足需要进行脉冲宽度调节的场景下的使用需求。

实施例二

根据本申请的实施例二，参照图2，提供了一种脉冲宽度可调的时钟生成电路，其包括切沿信号生成电路1、切沿电路2，所述切沿信号生成电路1 用于根据时钟源信号生成切沿信号，所述切沿电路2用于根据所述切沿信号对所述时钟源信号进行切沿操作得到脉冲时钟信号，所述脉冲时钟信号的脉冲宽度可调且小于所述时钟源信号的脉冲宽度。

本实施例二是在实施例一中的脉冲宽度可调的时钟生成电路基础上的进一步改进的实施例，因此与实施例一相同部分不再进行赘述。

作为本实施例二中优选地，该切沿信号生成电路1包括信号翻转电路，所述信号翻转电路用于对所述时钟源信号进行翻转处理得到所述切沿信号。

本实施例中，时钟源信号进入切沿信号生成电路1后，被其中的信号翻转电路11进行处理，信号翻转电路11可用于对时钟源信号进行翻转，具体地，翻转处理是指将时钟源信号的高低电平进行至少一次取反，即将高电平 1翻转为低电平0、将低电平0翻转为高电平1。

本实施例二中不限制翻转处理的具体方式和具体电路结构，只要能够完成输入信号翻转的功能即可。

在其中一个实施例中，所述信号翻转电路11包括级联的N级反相器，用于依次对所述输入信号进行N次反相处理得到所述输出信号。

其中，若所述N为偶数，则所述切沿电路2用于根据所述切沿信号对所述时钟源信号进行切沿操作时切除掉所述时钟源信号的上升沿。

若所述N为奇数，则所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作时切除掉所述时钟源信号的下降沿。

本实施例中的反相器可以将输入该反相器的信号的逻辑电平进行一次取反，也即反相处理，也就是说将高电平1取反为低电平0或者将低电平0取反为高电平1。本实施例中的反相器可以为任意电路结构，只需其能够完成将信号的逻辑电平进行取反即可，作为一个示例，可以是一个TTL非门，也可以是其他电路结构(例如集成好的反相器电路)，本申请不进行限制。另外，N级反相器可由N个相同结构的反相器，也可以是多种不同结构的反相器的组合，本实施例中亦不进行限制。

在一个可选的实施例中，该反相器由两个增强型MOS管组成，可通过两个MOS管的导通和关断完成对输入信号的反相处理。在晶体管中，MOS 管一般包括PMOS管和NMOS管，两者的结构不同，因此两者导通和关断的条件也不同，简单来说，PMOS管低电平导通，而NMOS管高电平导通。

具体地，本实施例中的单个反相器可包括一个PMOS管以及一个NMOS 管，PMOS管的栅极与NMOS管的栅极连接，PMOS管的源极与电源电连接， PMOS管的漏极与NMOS管的漏极连接，NMOS管的源极接地，电信号可从 PMOS管的栅极与NMOS的栅极中同时输入，使得其中一个导通，并在反相器输出端输出反相处理后的信号。

在这一电路结构中，由于PMOS管的导通条件是当栅源电压小于某一个定值时导通，而由于NMOS管的导通条件是当栅源电压大于一个定值时导通，则对应于高低逻辑电平来说，PMOS管为低电平导通，而NMOS管为高电平导通。因此，假设电信号为低电平，PMOS管导通、NMOS管关断，则电信号就可从PMOS的栅极输入，电源(即VCC)将PMOS的漏极的电平拉高以完成对低电平的反相处理，此时高电平可从PMOS管的漏极输出；假设电信号为高电平，NMOS管导通、PMOS管关断，则电信号就可从NMOS 的栅极输入，由于NMOS的源极接地(即GND)，则地将NMOS的漏极的电平拉低以完成对高电平的反相处理，此时低电平可从NMOS管的漏极输出。电信号存在上升沿或者下降沿，同样可按照上述的导通和关断方式完成对应的反相处理，例如电信号的一个周期为t4，且0～t3时间内高电平，t3～t4 时间内为低电平，则0～t3时间内NMOS导通输出低电平，t3～t4时间内PMOS 导通输出高电平。

容易理解的是，当N为1时，若输入时钟源信号，该切沿信号即为时钟源信号被经过一次反相处理后的反相信号。

由前述可知，本实施例中的信号翻转电路11中的反相器可以为多个，其既可以为奇数个，也可以为偶数个，在本实施例中，当反相器为偶数个时，则切沿电路2能够利用切沿信号将时钟源信号原本的上升沿切除，而保留其下降沿，简单来说是将原时钟源信号的上升沿到来的时刻延迟一段时间，从而使脉冲宽度缩小。而当反相器为奇数个时，则切沿电路2能够利用切沿信号将时钟源信号原本的下降沿切除，而保留其上升沿，简单来说是将原时钟源信号的下降沿到来的时刻提前一段时间，从而使脉冲宽度缩小。

具体地，当N为3时，所述信号翻转电路11包括第一反相器、第二反相器以及第三反相器，其中，所述信号翻转电路11中至少包括第一PMOS 管Q1、第三PMOS管Q3、第四PMOS管Q4、第八NMOS管Q8、第十一NMOS管Q11、第十二NMOS管Q12；所述第一PMOS管Q1与所述第八NMOS管Q8构成所述第一反相器，所述第三PMOS管Q3与所述第十一 NMOS管Q11构成所述第二反相器，所述第四PMOS管Q4与所述第十二 NMOS管Q12构成所述第三反相器；所述时钟源信号作为所述输入信号从所述第一反相器的输入端输入，并经过所述第一反相器、所述第二反相器以及所述第三反相器逐级反相处理后输出为所述输出信号。

可选地，所述切沿电路2进一步用于在所述时钟源信号进入高电平状态后对所述时钟源信号的高电平逻辑翻转以进行切沿操作得到所述脉冲时钟信号，且在所述N为偶数时保持所述时钟源信号的下降沿不变，或者，在所述 N为奇数保持所述时钟源信号的上升沿不变。

在本实施例中，切沿电路2可以只在时钟源信号进入高电平状态时进行切沿操作，也就是说，在切沿电路2使用切沿信号对时钟源信号进行切沿操作并生成脉冲时钟信号时，只会使得时钟源信号中的高电平所占比例变小，并且保持时钟源信号的上升沿或者下降沿不变，并且保持原本的时钟源信号的低电平。

具体地，本实施例中切沿电路2可以在时钟源信号进入高电平状态后首先对时钟源信号进行一次高电平逻辑翻转，即将高电平1进行一次反相处理翻转为低电平0。可选地，本实施例中的切沿电路2可以包括一个能够进行与非逻辑运算的电路，可将时钟源信号与切沿信号进行与非运算，在运算的过程中，可首先对时钟源信号进行一次高电平逻辑翻转。

在一个可选的电路结构中，参照图3，切沿电路2的输出端输出脉冲时钟信号CKP，该切沿电路2包括跳变单元以及第四反相器，跳变单元包括第六PMOS管Q6、第七PMOS晶体管Q7、第十三NMOS管Q13以及第十四 NMOS管Q14，其中，第六PMOS管Q6的栅极与第十三NMOS管Q13的栅极连接并形成所述跳变单元的第一输入端，所述时钟源的输出端与所述跳变单元的第一输入端连接，所述第六PMOS管Q6的源极与电源连接，所述第六PMOS管Q6的漏极与第十三NMOS管Q13的漏极连接，所述第十三 NMOS管Q13的源极与第十四NMOS管Q14的漏极连接，所述第十四NMOS 管Q14的源极接地，所述第十四NMOS管Q14的栅极与所述第七PMOS管Q7的栅极连接并形成所述跳变单元的第二输入端，所述跳变单元的第二输入端与切沿信号生成电路1的输出端X连接，所述第七PMOS管Q7的源极与电源连接；所述第七PMOS管Q7的漏极、所述第六PMOS管Q6的漏极以及第十三NMOS管Q13的漏极相连接后形成所述跳变单元的输出端OUT；所述跳变单元用于在所述切沿操作中根据所述切沿信号以及所述时钟源信号生成所述脉冲时钟信号的反相信号；

第四反相器包括第十五PMOS管Q15以及第十六NMOS管Q16，所述第十五PMOS管Q15的栅极与所述第十六NMOS管Q16的栅极连接并形成所述第四反相器的输入端，所述第十五PMOS管Q15的源极与电源连接，所述第十五PMOS管Q15的漏极与所述第十六NMOS管Q16的漏极连接并形成所述第四反相器的输出端，所述第十六NMOS管Q16的源极接地；所述第四反相器的输入端与所述跳变单元的输出端OUT连接，所述第四反相器用于在所述切沿操作时对所述脉冲时钟信号的反相信号进行翻转，以获得所述脉冲时钟信号CKP。

其中，切沿电路2的输出端为第四反相器的输出端，脉冲时钟信号实际从第四反相器输出。

该电路结构中，第六PMOS管Q6、第十三NMOS晶体管Q13、第七PMOS 管Q7以及第十四NMOS管Q14形成与非门，此外第六PMOS管Q6与第十三NMOS晶体管Q13可以对输入到该反相器中的时钟源信号CLK的高电平进行逻辑翻转，切沿信号从切沿信号生成电路1的输出端X输入到跳变单元的第二输入端，即同时输入第十四NMOS管Q14以及第七PMOS管Q7，并使得切沿电路2中两个MOS管导通或关断。

通过切沿电路2对时钟源信号和切沿信号进行运算生成了脉冲时钟信号并从切沿电路2的输出端输出，该脉冲时钟信号与时钟源信号相比，脉冲宽度变小，且保留了上升沿或下降沿。最终的脉冲时钟信号的时序取决于信号翻转电路11中反相器的个数N，N为奇数时，保留上升沿，切除下降沿；N 为偶数时，保留下降沿，切除上升沿。

为了使得切沿信号生成电路1能够依据脉冲时钟信号时序正确生成切沿信号，本实施例中，可选地，所述切沿电路还用于将所述脉冲时钟信号反馈给所述切沿信号生成电路以使得所述切沿信号生成电路根据所述时钟源信号生成切沿信号。

这样使得切沿信号生成电路生成的上一时刻的脉冲时钟信号能够对下一时刻的切沿信号产生影响，使得切沿信号生成电路生成切沿信号时候能够根据脉冲时钟信号进行调整。

在本实施例中，不限制切沿电路2将信号反馈给切沿信号生成电路1的具体方式，例如，可以将切沿电路2生成的脉冲时钟信号引出一路输入到切沿信号生成电路1的输入端，或是脉冲时钟信号引出一路输入到切沿信号生成电路1的某个具体电路元件或电路结构的输入端，以控制该电路元件或电路结构的行为(例如使电路导通或关断)，以实现信号反馈的功能，并对正确地生成切沿信号产生至关重要的影响。

可选地，所述脉冲宽度可调的时钟生成电路包括反馈电路3，所述切沿电路2通过所述反馈电路3将所述脉冲时钟信号反馈给所述切沿信号生成电路1。

在其中一个实施例中，本申请实施例中通过电路中的反馈电路3向切沿信号生成电路1反馈输出脉冲时钟信号，能够提高信号翻转电路11中对输入信号的翻转处理的正确性和该脉冲宽度可调的时钟生成电路的电路稳定性。

在本申请一个具体的电路结构中，参照图3，反馈电路3包括第九NMOS 管Q9、第五PMOS管Q5、第十NMOS管Q10以及第二PMOS管Q2，其中，所述第九NMOS管Q9的栅极与切沿电路2的输出端连接，所述第九NMOS 管Q9的栅极与第五PMOS管Q5的栅极以及所述第十NMOS管Q10的栅极连接，所述第五PMOS管Q5的栅极与所述第十NMOS管Q10的栅极连接，所述第五PMOS管Q5的源极与电源连接，所述第十NMOS管Q10的源极接地，所述第五PMOS管Q5的漏极与所述第十NMOS管Q10的漏极连接，所述第五PMOS管Q5的漏极以及所述第十NMOS管Q10的漏极与所述第二 PMOS管的栅极连接，所述第二PMOS管的源极与电源电连接；所述第二 PMOS管的漏极与第三PMOS管Q3的源极连接；所述第九NMOS管Q9的漏极与第八NMOS管Q8的源极连接，所述第九NMOS管Q9的源极接地。

当时钟源信号CLK通过切沿电路2的输出端输入到九NMOS管Q9的栅极时，其可以参与信号翻转电路11中第一反相器以及第二反相器对时钟源信号的翻转操作。

本实施例中，所述反馈电路3包括：信号延迟单元31以及信号反馈单元 32，所述信号延迟单元31用于对所述脉冲时钟信号进行延迟处理，以使所述脉冲时钟信号延迟预设延迟时间后通过所述信号反馈单元32反馈给所述切沿信号生成电路1。

以上述具体的电路结构来说，信号反馈单元32的输入端FB即为九 NMOS管Q9的栅极，当信号延迟单元31延迟的脉冲时钟信号CKP输入进入信号反馈单元32时，即可被信号反馈单元32反馈到切沿信号生成电路1。

本实施例中，通过信号延迟单元31调整脉冲时钟信号的延迟时间，可以使得脉冲时钟信号延迟不同的延迟时间再由信号反馈单元32反馈到切沿信号生成电路1，从而使脉冲时钟信号反馈到切沿信号生成电路1的时间改变。本实施例中通过调整脉冲时钟信号的延迟时间，最终能够调整之后脉冲时钟信号的脉冲宽度。

在其中一个实施例中，信号延迟单元31包括选择器以及M个延迟器，每个延迟器至少配置有一个所述延迟时间，所述选择器用于从所述M个延迟器中选择至少其一进行所述延迟处理，其中，M为大于等于1的整数。

具体地，在脉冲时钟信号输入信号延迟单元31时，可以依据需要对脉冲时钟信号进行延时处理，每个延迟器都对应至少一个延迟时间意味着本实施例中可以在选择器选择不同的延迟器进行延时处理时能够输出延时时间不同的脉冲时钟信号。举例来说，若M为4时，则包括第一延迟器、第二延迟器、第三延迟器、第四延迟器，假设第一延迟器对应的延迟时间为0.1ms、第二延迟器对应的延迟时间为0.2ms、第三延迟器对应的延迟时间为0.3ms、第四延迟器对应的延迟时间为0.4ms，则若选择器选择第一/第二/第三/第四延迟器，则将输入信号延迟单元的脉冲时钟信号分别延迟 0.1ms/0.2ms/0.3ms/0.4ms到达反馈电路3。

需要指出的是，M个延迟器所对应的延迟时间也可以依据不同需求进行设置，本实施例中不进行设置，但显然，通过设置一个或多个延迟器并能够设置不同的延迟时间能够进一步便于调整不同的脉冲宽度。

本实施例中不对选择器以及延迟器的具体电路结构进行限制，凡是能够完成对应功能的结构都应视为本申请实施例中的一个可选的实施方式。

在一可选的实施例中，参照图3，所述切沿电路还可包括第六反相器，所述第六反相器包括第十九PMOS管以及第二十NMOS管，所述第十九 PMOS管Q15的栅极与所述第二十NMOS管Q16的栅极连接并形成所述第六反相器的输入端，所述第十九PMOS管Q15的源极与电源连接，所述第十九PMOS管Q15的漏极与所述第二十NMOS管Q16的漏极连接并形成所述第六反相器的输出端，所述第二十NMOS管Q16的源极接地，所述第六反相器的输出端A与信号延迟单元31的输入端连接，所述第六反相器的输入端与所述跳变单元的输出端OUT连接。

应当指出的是，第六反相器与上述第四反相器虽然不是同一个反相器，但由于跳变单元的输出端输出的是脉冲时钟信号的反相信号，因此第六反相器生成的实际也是与第四反相器输出的相同的脉冲时钟信号CKP。由于第四反相器的输出端输出的脉冲时钟信号CKP可能会直接输入到其他的外部电路中，因此直接从第四反相器的输出端输出CKP进入反馈单元3有一定可能会使反馈单元3所反馈的脉冲时钟信号被外部电路所干扰，而切沿电路2的第六反相器使得反馈电路3反馈的信号能够避免被外部电路干扰，且也能起到将脉冲时钟信号CKP反馈给切沿信号生成电路1的作用。

在其中一个实施例中，本实施例中的脉冲宽度可调的时钟生成电路还包括输出电路4，所述输出电路4用于根据所述脉冲时钟信号生成L路脉冲信号，其中，L为大于等于1的整数。

通过输出电路4根据脉冲时钟信号CKP输出至少一路脉冲信号，之后输入到不同的电路中，便于更好地对得到的脉冲时钟信号进行利用。

本实施例中不限制输出电路的具体结构，其可以是对脉冲时钟信号进行再次处理以获得需要的脉冲信号的电路电路，也可以是直接将脉冲时钟信号作为脉冲信号输出到需要该脉冲时钟信号的电路中的电路电路。

在其中一个优选的实施例中，输出电路4包括级联的H级反相器，所述 H级反相器依次对所述脉冲时钟信号进行反相处理，每级反相器的输出信号作为一路脉冲信号，其中，H为大于等于1的整数。

本实施例中，H可以小于或等于L，当H等于L时，则H级反相器生成的H路脉冲信号即为上述L路脉冲信号；当H小于L，则表明输出电路4 中还可有电路结构能够生成其他路脉冲信号，或者单级反相器可以生成不只一路脉冲信号。对此，本实施例中不进行具体限制。

若H等于1，则输出电路4仅存在一级反相器，其输出的脉冲信号为一路，且为与脉冲时钟信号反相的脉冲信号；若H大于1，则输出电路4至少存在两级反相器，其输出的脉冲信号至少为两路，其中，其奇数级反相器输出的脉冲信号为与脉冲时钟信号反相的脉冲信号，而其偶数级反相器输出的脉冲信号为与脉冲时钟信号相同的脉冲信号。这使得输出电路4能够输出不同相的脉冲信号，能够进一步满足实际中的不同的使用需求。

本实施例中的输出电路4的反相器本实施例中也不进行具体限制，可以为任意电路结构，只需其能够完成将信号的逻辑电平进行反相处理即可。

在其中一个电路结构中，反相器与上述信号翻转电路11中的反相器的结构相同。具体地，参照图3，其中，H等于1，输出电路4包括第五反相器，所述第五反相器包括第十七PMOS管Q17以及第十八NMOS管Q18，所述第十七PMOS管Q17的栅极与所述第十八NMOS管Q18的栅极连接并形成所述第五反相器的输入端，所述第十七PMOS管Q17的源极与电源连接，所述第十七PMOS管Q17的漏极与所述第十八NMOS管Q18的漏极电连接并形成第五反相器的输出端，所述第十八NMOS管Q18的源极接地；所述第五反相器的输入端与所述切沿电路2的输出端连接。

其中，切沿电路2输出的脉冲时钟信号CKP从第五反相器的输入端输入，与脉冲时钟信反相的第一脉冲信号CKN从第五反相器的输出端输出。

在这一具体电路结构中，脉冲时钟信号从切沿电路2的输出端输出，根据脉冲时钟信号输出与其反相的脉冲信号，因此能够充分满足不同实际中的不同的使用需求。显然，若实际使用中需要更多路的上述第一脉冲信号CKN，只需在第五反相器的输出端位置进行引线即可，而若需要更多路的上述脉冲时钟信号CKP，也只需在第四反相器的输出端位置进行引线即可，无需另外使用另外的电子元件组成更多级反相器，满足需求并且节省成本。

可以理解的是，上述可选实施例中的第六反相器，也可以防止脉冲时钟信号CKP直接从第四反相器的输出端传输到信号延迟单元对第五反相器输出的第一脉冲信号CKN产生干扰。

更具体地，参见图3所示的本实施例中的一个具体的完整电路结构来说，该脉冲宽度可调的时钟生成电路具体包括：切沿信号生成电路1、切沿电路2、反馈电路3以及输出电路4，以及信号延迟单元31；

切沿信号生成电路1包括信号翻转电路11，信号翻转电路11包括第一反相器、第二反相器以及第三反相器，所述第一反相器包括第一PMOS管 Q1以及第八NMOS管Q8，所述第二反相器包括第三PMOS管Q3以及第十一NMOS管Q11，所述第三反相器包括第四PMOS管Q4以及第十二NMOS 管Q12；所述第一PMOS管Q1的栅极与所述第八NMOS管Q8的栅极连接并形成所述第一反相器的输入端，所述第一PMOS管Q1的漏极与第八NMOS 管Q8的漏极连接并形成所述第一反相器的输出端S1，所述第一PMOS管 Q1的源极与电源连接；所述第三PMOS管的栅极与第十一NMOS管的栅极连接并形成所述第二反相器的输入端，所述第三PMOS管的漏极与第十一 NMOS管的漏极连接并形成所述第二反相器的输出端S2，所述第十一NMOS 管的源极接地；所述第四PMOS管Q4的栅极与所述第十二NMOS管Q12 的栅极连接并形成所述第三反相器的输入端，所述第四PMOS管Q4的源极与电源连接，所述第四PMOS管Q4的漏极与第十二NMOS管Q12的漏极连接并形成所述第三反相器的输出端，所述第十二NMOS管Q12的源极接地；所述时钟源的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端作为所述切沿信号生成电路 1的输出端X；

所述切沿电路2包括跳变单元以及第四反相器，所述跳变单元包括第六PMOS管Q6、第七PMOS晶体管Q7、第十三NMOS管Q13以及第十四NMOS 管Q14，其中，第六PMOS管Q6的栅极与第十三NMOS管Q13的栅极连接并形成所述跳变单元的第一输入端，所述时钟源的输出端与所述跳变单元的第一输入端连接，所述第六PMOS管Q6的源极与电源连接，所述第六PMOS管Q6的漏极与第十三NMOS管Q13的漏极连接，所述第十三NMOS管Q13 的源极与第十四NMOS管Q14的漏极连接，所述第十四NMOS管Q14的源极接地，所述第十四NMOS管Q14的栅极与所述第七PMOS管Q7的栅极连接并形成所述跳变单元的第二输入端，所述跳变单元的第二输入端与切沿信号生成电路1的输出端X连接，所述第七PMOS管Q7的源极与电源连接；所述第七PMOS管Q7的漏极、所述第六PMOS管Q6的漏极以及第十三 NMOS管Q13的漏极相连接后形成所述跳变单元的输出端OUT；第四反相器包括第十五PMOS管Q15以及第十六NMOS管Q16，所述第十五PMOS 管Q15的栅极与所述第十六NMOS管Q16的栅极连接并形成所述第四反相器的输入端，所述第十五PMOS管Q15的源极与电源连接，所述第十五PMOS 管Q15的漏极与所述第十六NMOS管Q16的漏极连接并形成所述第四反相器的输出端，所述第十六NMOS管Q16的源极接地；所述第四反相器的输入端与所述跳变单元的输出端OUT连接；

反馈电路3包括信号延迟单元31以及信号反馈单元32，所述信号延迟单元31包括一个选择器和四个延迟器，每个所述延迟器配置有一个延迟时间；所述信号反馈单元32包括第九NMOS管Q9、第五PMOS管Q5、第十 NMOS管Q10以及第二PMOS管Q2，其中，所述第九NMOS管Q9的栅极作为所述信号反馈单元的输入端FB，所述信号反馈单元的输入端FB与所述信号延迟单元31的输出端连接，所述第九NMOS管Q9的栅极进一步与第五PMOS管Q5的栅极以及所述第十NMOS管Q10的栅极连接，所述第五 PMOS管Q5的栅极与所述第十NMOS管Q10的栅极连接，所述第五PMOS 管Q5的源极与电源连接，所述第十NMOS管Q10的源极接地，所述第五PMOS管Q5的漏极与所述第十NMOS管Q10的漏极连接，所述第五PMOS 管Q5的漏极以及所述第十NMOS管Q10的漏极与所述第二PMOS管Q2的栅极连接，所述第二PMOS管Q2的源极与电源电连接；所述第二PMOS管 Q2的漏极与第三PMOS管Q3的源极连接；所述第九NMOS管Q9的漏极与第八NMOS管Q8的源极连接，所述第九NMOS管Q9的源极接地；

输出电路4包括第五反相器，所述第五反相器包括第十七PMOS管Q17 以及第十八NMOS管Q18；所述第十七PMOS管Q17的栅极与所述第十八 NMOS管Q18的栅极连接并形成所述第五反相器的输入端，所述第十七 PMOS管Q17的源极与电源连接，所述第十七PMOS管Q17的漏极与所述第十八NMOS管Q18的漏极连接并形成第五反相器的输出端，所述第十八 NMOS管Q18的源极接地；所述第五反相器的输入端与所述第四反相器的输出端连接。

所述切沿电路2还包括第六反相器，所述第六反相器包括第十九PMOS 管以及第二十NMOS管，所述第十九PMOS管Q15的栅极与所述第二十 NMOS管Q16的栅极连接并形成所述第六反相器的输入端，所述第十九 PMOS管Q15的源极与电源连接，所述第十九PMOS管Q15的漏极与所述第二十NMOS管Q16的漏极连接并形成所述第六反相器的输出端A，所述第二十NMOS管Q16的源极接地，所述第六反相器的输出端A与信号延迟单元31的输入端连接，所述第六反相器的输入端A与所述跳变单元的输出端OUT连接。

显然，第六反相器的输出端A输出的信号与脉冲时钟信号CKP相同。

下面以上述介绍的图3中的整个电路结构，对本实施例中时钟源信号生成脉冲时钟信号的具体过程和原理进行整体的详细说明。

为了便于观看，下面对各PMOS管、各NMOS管、各输入端、各输出端仅用其标号代替，例如，用“Q1”代表“第一PMOS管Q1”，用“Q8”代表“第八NMOS管Q8”，其余以此类推，并且形如“XXX＝0、XXX＝1”代表电路中的某个点或者某个信号的电平为低电平、高电平，其余以此类推。

在该电路中，时钟源向切沿信号生成电路1发送时钟源信号CLK，时钟源信号是周期信号，在一个时钟周期结束后，下一个时钟周期触发前，时钟源信号为低电平，即CLK＝0，时钟源信号同时分出两路输入切沿电路2以及第一反相器的输入端，其中，第一路时钟源信号的低电平传输到第一反相器中Q1以及Q8的栅极使得Q1导通，第一反相器的输出端S1电平被拉高，S1＝1，进而Q11导通，第二反相器的输出端S2输出低电平，S2＝0，随后Q4 导通，第三反相器将低电平反相为高电平，使得X＝1，由此使得切沿电路2 中的Q14导通，Q7关断；第二路时钟源信号CLK的低电平输入到切沿电路 2的输入端，使得Q6导通，Q13关断，从而使得OUT被电源拉高，OUT＝1，进而使得第六反相器中的Q20导通，使得第六反相器的输出端A＝0(A点输出的信号与CKP相同)，反馈电路3中的Q9关断，Q10关断、Q2关断，电路达到稳定状态，此时OUT端的输出一直为高电平1，CKP一直为低电平 0，CKN一直为高电平1。参照图4，此阶段对应于T1之前的时间段。

当CLK上升沿来临时，使得切沿电路2中的Q13导通，Q6关断，使得 OUT被拉低，OUT迎来下降沿，CKP上升沿，之后由于第六反相器的Q19 导通，则A点出现上升沿，随后CKP的信号从第六反相器的输出端A输入进信号延迟单元31，信号延迟单元31的选择器选择一个延迟器，延迟一个预设的延迟时间后将CKP的上升沿再输入到FB，即到达Q9的栅极；此外输出单元输出的第一脉冲信号CKN下降沿。由此，CKP的上升沿伴随CLK 的上升沿产生，也即保留了CLK的上升沿。参照图4，此阶段对应于T1时刻。

CLK高电平维持阶段，CLK＝1，且信号延迟单元31延时的CKP的上升沿还未延迟结束因此还未输入到FB时，因此Q9还不能因FB的上升沿导通。此时，第一路CLK的高电平1使得第一反相器的Q8导通，Q1关断，由于 Q9未导通，因此第一反相器的输出端S1浮空，并依靠节点电容动态存储之前的高电平状态S1＝1，从而使得Q11导通，Q3关断，第二反相器的输出端电平为低电平，S2＝0，使得Q4导通，低电平被第三反相器反相，使得X仍保持为1。由此由于X在这顿时间内仍保持为1，所以Q14保持导通，Q7 保持关断，第二路CLK的高电平使得Q13导通，高电平1被反相，从而令 OUT＝0，则CKP＝1，CKN＝0。参照图4，此阶段对应于T1～T2时间段。

CLK高电平维持阶段，CLK＝1，且信号延迟单元31延时的CKP的上升沿到达并输入Q9的栅极，Q9导通，进一步使得Q10导通，输出为0，从而 Q2导通；由于Q9导通，故第一路CLK的高电平同时使得Q8导通，Q1关断，高电平被反相，S1出现下降沿，从而第二反相器的Q3导通，又由于Q2 导通，因此S1的下降沿被第二反相器反相而使S2出现上升沿；进一步第三反相器的Q12导通，Q4关断，使得X出现下降沿，随后Q14关断，Q7导通，Q7输出为1，即使得OUT出现上升沿，由此经过对OUT的一次反相， CKP出现下降沿，经过对OUT的两次反相，CKN出现上升沿。由此使得CKP 下降沿产生。参照图4，此阶段对应于T2时刻。

另外，而由于OUT出现上升沿，使得Q20导通，Q19关断，第六反相器输出的上升沿被反相，FB迎来下降沿，使得Q9关断，进一步使得Q2关断，S1以及S2再次处于浮空状态，依靠节点电容动态存储之前的电平状态，即S1＝0，S2＝1，由此在CLK高电平维持状态结束前，X＝0，OUT＝1，CKP＝0， CKN＝1。参照图4，此阶段对应于T2～T3时间段。直至下一个CLK的下降沿到来，使得CLK＝0，进一步使得S1＝1，S2＝0，重新进入相当于上述T1之前时间内的稳定状态，也即T3～T4之间的状态。

本实施例中，可调脉冲时钟生成电路可以在CLK信号输出稳定后才使信号延迟单元31向信号反馈单元32输入CKP的下降沿信号，以使信号反馈单元32将下降沿信号传输到Q9的栅极，防止信号延迟单元31延迟处理太快导致CLK上升沿刚出现不久就CKP下降沿就开始生成而导致的脉冲时钟信号CKP输出的不稳定。

从整个过程来看，该脉冲宽度可调的时钟生成电路中，在同一个时钟周期内CKP的下降沿相对于CLK被提前，并保留了CLK的上升沿，从而完成了对CLK的切沿操作，显然CKP的脉冲宽度相对于CLK变小，达到了调节脉冲宽度的需求，显而易见地，本实施例的可调宽度时钟脉冲生成器只需灵活调整信号延迟单元的延迟时间，并使延迟的时间小于CLK高电平维持的持续时间，即可完成脉冲宽度的灵活调整。

由此可见，本申请实施例提供的脉冲宽度可调的时钟生成电路，由于包括能够用于根据时钟源信号生成切沿信号的切沿信号生成电路，以及能够根据该切沿信号对时钟源信号进行切沿操作得到脉冲时钟信号的切沿电路，由于切沿电路生成的脉冲时钟信号的脉冲宽度可调，且其脉冲宽度小于时钟源信号的脉冲宽度，因此使得该脉冲宽度可调的时钟生成电路能够有效对时钟脉冲进行宽度调节，能够满足需要进行脉冲宽度调节的场景下的使用需求。

本申请实施例中提供的脉冲宽度可调的时钟生成电路，可作为一种定制化的标准单元，例如可作为时钟信号生成器，为需要脉冲信号的场景提供时钟脉冲信号，如：可以作为脉冲锁存器的时钟生成电路、移位寄存器的错位时钟生成电路、多向不交叠时钟生成电路等。再例如：可以作为CPU/CPU中的时钟生成单元，用于超大规模计算场景下的时钟脉冲信号的生成；也可以作为AI(Artificial Intelligence，人工智能)芯片中的时钟生成单元，用于高密度计算场景下的时钟脉冲信号的生成；还可以作为SOC(System on Chip，系统级芯片)/FPGA(Field Programmable Gate Array，现场可编程门阵列)等系统级的时钟生成单元，用于低功耗计算等场景下的时钟脉冲信号的生成。

本申请实施例还提供一种数据运算单元，图5为本申请实施例中数据运算单元的结构示意图。如图5所示，数据运算单元500包括控制电路501、运算电路502以及多个时钟电路503。控制电路501对时钟电路503进行控制，以使得时钟电路503生成预设脉冲宽度的时钟脉冲信号，运算电路502 根据时钟脉冲信号对数据进行运算处理。其中，时钟电路503为上述任一实施例中的脉冲宽度可调的时钟生成电路。

本申请实施例还提供一种芯片，图6为本申请实施例中芯片的结构示意图。如图6所示，芯片600包括控制单元601，以及一个或多个数据运算单元500。控制单元601向数据运算单元500输入数据并将数据运算单元500 输出的数据进行处理。

在本公开的各种实施方式中所使用的表述“第一”、“第二”、“第一”或“第二”可修饰各种部件而与顺序和/或重要性无关，但是这些表述不限制相应部件。以上表述仅配置为将元件与其它元件区分开的目的。例如，第一用户设备和第二用户设备表示不同的用户设备，虽然两者均是用户设备。例如，在不背离本公开的范围的前提下，第一元件可称作第二元件，类似地，第二元件可称作第一元件。

当一个元件(例如，第一元件)称为与另一元件(例如，第二元件)“(可操作地或可通信地)联接”或“(可操作地或可通信地)联接至”另一元件(例如，第二元件)或“连接至”另一元件(例如，第二元件)时，应理解为该一个元件直接连接至该另一元件或者该一个元件经由又一个元件(例如，第三元件)间接连接至该另一个元件。相反，可理解，当元件(例如，第一元件)称为“直接连接”或“直接联接”至另一元件(第二元件)时，则没有元件(例如，第三元件)插入在这两者之间。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离本申请构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (10)

1.一种脉冲宽度可调的时钟生成电路，其特征在于，包括：切沿信号生成电路、切沿电路，所述切沿信号生成电路与所述切沿电路电连接并位于所述切沿信号生成电路的后一级，其中:

所述切沿信号生成电路用于根据时钟源信号生成切沿信号；

所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作得到脉冲时钟信号；

其中，所述脉冲时钟信号的脉冲宽度可调且小于所述时钟源信号的脉冲宽度。

2.根据权利要求1所述的脉冲宽度可调的时钟生成电路，其特征在于，所述切沿信号生成电路包括：

信号翻转电路，所述信号翻转电路用于对所述时钟源信号进行翻转处理得到所述切沿信号。

3.根据权利要求2所述的脉冲宽度可调的时钟生成电路，其特征在于，所述信号翻转电路包括级联的N级反相器，用于依次对所述时钟源信号进行N次反相处理得到所述切沿信号；其中：

若所述N为偶数，则所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作时切除掉所述时钟源信号的上升沿；

若所述N为奇数，则所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作时切除掉所述时钟源信号的下降沿。

4.根据权利要求3所述的脉冲宽度可调的时钟生成电路，其特征在于，所述切沿电路进一步用于在所述时钟源信号进入高电平状态后对所述时钟源信号的高电平逻辑翻转以进行切沿操作得到所述脉冲时钟信号，且在所述N为偶数时保持所述时钟源信号的下降沿不变，或者，在所述N为奇数保持所述时钟源信号的上升沿不变。

5.根据权利要求1所述的脉冲宽度可调的时钟生成电路，其特征在于，所述脉冲宽度可调的时钟生成电路还包括输出电路，所述输出电路用于根据所述脉冲时钟信号生成L路脉冲信号，其中，L为大于等于1的整数。

6.根据权利要求5所述的脉冲宽度可调的时钟生成电路，其特征在于，所述输出电路包括级联的H级反相器，所述H级反相器依次对所述脉冲时钟信号进行反相处理，每级反相器的输出信号作为一路脉冲信号，其中，H为大于等于1的整数。

7.根据权利要求1、2、5和6中的任一项所述的脉冲宽度可调的时钟生成电路，其特征在于，所述切沿电路还用于将所述脉冲时钟信号反馈给所述切沿信号生成电路以使得所述切沿信号生成电路根据所述时钟源信号生成切沿信号。

8.根据权利要求7所述的脉冲宽度可调的时钟生成电路，其特征在于，所述脉冲宽度可调的时钟生成电路包括反馈电路，所述切沿电路通过所述反馈电路将所述脉冲时钟信号反馈给所述切沿信号生成电路。

9.根据权利要求8所述的脉冲宽度可调的时钟生成电路，其特征在于，所述反馈电路包括：

信号延迟单元以及信号反馈单元，所述信号延迟单元用于对所述脉冲时钟信号进行延迟处理，以使所述脉冲时钟信号延迟预设延迟时间后通过所述信号反馈单元反馈给所述切沿信号生成电路。

10.根据权利要求9所述的脉冲宽度可调的时钟生成电路，其特征在于，所述信号延迟单元包括选择器以及M个延迟器，每个延迟器至少配置有一个所述延迟时间，所述选择器用于从所述M个延迟器中选择至少其一进行所述延迟处理，其中，M为大于等于1的整数。

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