CN111213207A - 提供多相时钟信号的设备及方法 - Google Patents

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Abstract

本发明描述用于提供多相时钟信号的设备及方法。实例设备包含第一、第二、第三及第四时控反相器、第一及第二时钟端子，及第一及第二锁存器电路。所述第一时控反相器的输入节点及输出节点分别耦合到所述第四时控反相器的输出节点及所述第二时控反相器的输入节点。所述第三时控反相器的输入节点及输出节点耦合到所述第二时控反相器的输出节点及所述第四时控反相器的输入节点。所述第一及第二时钟端子分别供应有第一及第二时钟信号。所述第一锁存器耦合在所述第一及第三时控反相器的所述输出节点之间，且所述第二锁存器电路耦合在所述第二及第四时控反相器的所述输出节点之间。

Description

提供多相时钟信号的设备及方法
背景技术
在许多电子系统中使用半导体存储器来存储可在稍后时间检索的数据。随着对于电子系统更快速、更小、具有更大计算能力且消耗更少功率的需求已增加，已持续开发可更快速存取、紧致、存储更多数据且使用更少功率的半导体存储器以满足变化的需求。开发的部分包含创建用于控制且存取半导体存储器的新规格，其中规格从一代到下一代的变化涉及改进电子系统中的存储器的性能。
通常通过向存储器提供命令信号、地址信号、时钟信号而控制半导体存储器。举例来说，可由存储器控制器提供各种信号。命令信号可控制半导体存储器执行各种存储器操作，举例来说，用以从存储器检索数据的读取操作，及用以将数据存储到存储器的写入操作。在最近开发的存储器的情况下，存储器可具备用于对命令信号及地址信号计时的系统时钟信号(举例来说)，且进一步具备用于对由存储器提供的读取数据计时且用于对提供到存储器的写入数据计时的数据时钟信号。
关于使用数据时钟信号的存储器设计，(例如，从存储器控制器)将数据时钟信号提供到存储器以使通过存储器的读取数据的提供或写入数据的接收同步。根据具有相对于存储器命令的接收的时序的规格提供数据时钟信号以便提供数据或接收数据以满足指定时序。存储器响应于有源数据时钟信号且相应地提供或接收数据。
可使用包含于半导体存储器中的时钟电路来产生用于执行各种操作的内部时钟信号。举例来说，一些时钟电路可基于数据时钟信号而提供多相时钟信号。多相时钟信号可(举例来说)用于对通过存储器的数据的提供及/或接收进行计时。多相时钟信号具有与彼此(例如，90度)及与数据时钟信号的相对相位。在一些存储器中，时钟电路提供具有相对于数据时钟信号的相位关系的多相时钟信号，所述相位关系未知，直到通过多相时钟信号中的一或多者的评估而确定。
然而，用于产生内部时钟信号的常规时钟电路通常是麻烦的，包含若干复杂电路，且归因于具有耦合在输入与输出之间的若干复杂电路而可能在接收输入时钟信号与提供输出时钟信号之间具有相对较长路径延迟。另外，当输入时钟信号开始从共同时钟电平计时时，常规时钟电路可具有相对较长恢复时间。
发明内容
描述提供多相时钟信号的设备及方法。本发明的一方面包含一种设备，其包含第一、第二、第三及第四时控反相器、分别供应有第一及第二时钟信号的第一及第二时钟端子，及第一及第二锁存器电路。第一、第二、第三及第四时控反相器中的每一者包含输入节点、输出节点、第一时钟节点及第二时钟节点。第一时控反相器的输入节点及输出节点分别耦合到第四时控反相器的输出节点及第二时控反相器的输入节点。第三时控反相器的输入节点及输出节点分别耦合到第二时控反相器的输出节点及第四时控反相器的输入节点。第一时钟端子耦合到第一及第三时控反相器的第一时钟节点及第二及第四时控反相器的第二时钟节点。第二时钟端子耦合到第一及第三时控反相器的第二时钟节点及第二及第四时控反相器的第一时钟节点。第一锁存器耦合在第一及第三时控反相器的输出节点之间，且第二锁存器电路耦合在第二及第四时控反相器的输出节点之间。
本发明的另一方面包含一种设备，其包含耦合成环的第一、第二、第三及第四时控反相器电路、第一、第二、第三及第四反相器电路，及第一、第二、第三及第四输出反相器电路。第一、第二、第三及第四时控反相器电路中的每一者经配置以在响应于选通信号而激活时提供具有与输入信号的电平互补的电平的输出信号。第一及第三时控反相器电路经配置以同时激活且第二及第四时控反相器电路经配置以同时激活。第一反相器电路经配置以将来自第一时控反相器电路的输出信号的补码作为输入信号提供到第四时控反相器电路。第二反相器电路经配置以将来自第二时控反相器电路的输出信号的补码作为输入信号提供到第一时控反相器电路。第三反相器电路经配置以将来自第三时控反相器电路的输出信号的补码作为输入信号提供到第二时控反相器电路。第四反相器电路经配置以将来自第四时控反相器电路的输出信号的补码作为输入信号提供到第三时控反相器电路。第一、第二、第三及第四输出反相器电路中的每一者耦合到第一、第二、第三及第四时控反相器电路中的相应者，且各自经配置以提供具有与相应输入信号互补的电平的相应输出信号。
本发明的另一方面包含一种设备，其包含象限分频器电路，其经配置以接收第一及第二选通信号且经配置以响应于具有对应于初始条件的相应时钟电平的正交时钟信号及此后箝位到相同时钟电平的第一及第二选通信号而进入自振荡模式以提供振荡正交时钟信号。
附图说明
图1A是存储器装置的一部分的框图。
图1B是由包含于图1A的存储器装置中的象限分频器电路提供的信号的时序图。
图2是常规象限分频器电路的实例的示意图。
图3A是根据本发明的实施例的象限分频器电路的示意图。
图3B是根据本发明的实施例的时控反相器电路的示意图。
图4是包含图3B的时控反相器电路的图3A的象限分频器电路的示意图。
图5是根据本发明的实施例的图3A的象限分频器电路的操作期间的各种信号的时序图。
图6A是根据本发明的实施例的图3A的象限分频器电路的自振荡模式的时序图。
图6B是图6A的自振荡模式的自振荡状态图。
图7A到7I是根据本发明的实施例的在自振荡的各种条件下的图3A的象限分频器电路的示意图。
图8A及8B是根据本发明的实施例的针对不同初始状态的自振荡模式的自振荡状态图。
图9说明根据本发明的实施例的象限分频器电路。
具体实施方式
下文陈述特定细节以提供对本发明的实例的充分理解。然而，所属领域的技术人员将明白，可在无这些特定细节的情况下实践本发明的实例。此外，本文中描述的本发明的特定实例不应解释为将本发明的范围限制于这些特定实例。在其它例子中，并未详细展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地混淆本发明的实施例。另外，例如“耦合(couples)”及“耦合(coupled)”的术语意味着两个组件可直接或间接电耦合。间接耦合可暗示两个组件通过一或多个中间组件耦合。
图1A是存储器装置100的一部分的框图。存储器装置100包含接收数据端子DQ0到DQn上的相应数据的数据接收器电路110(0)到110(n)，其中n是整数。接收器电路110(0)到110(n)通过相位信号P0、P1、P2及P3计时以响应于相位信号P0、P1、P2及P3而捕获相应数据。所捕获数据通过接收器电路110(0)到110(n)提供到数据读取/写入控制电路120。数据读取/写入控制电路120经由数据总线125将数据从接收器电路110(0)到110(n)提供到存储器阵列130。可将数据存储于存储器阵列130的存储器单元中。数据读取/写入控制电路120可进一步通过数据传送电路(未展示)从存储器阵列130读取数据且提供数据到DQ0到DQn端子。数据读取/写入控制电路120可包含(举例来说)串行转并行电路、并行转串行电路、数据锁存器、数据放大器、写入放大器、以及制备待提供到存储器阵列130或从存储器阵列130提供的数据的其它或替代电路。
存储器装置100进一步包含接收选通信号DQST及DQSC的选通信号接收器电路140。DQST及DQSC信号可为可由存储器装置100使用以对提供到DQ0到DQn端子的数据的捕获进行计时的数据选通信号。选通信号DQST及DQSC是互补的。即，在DQSC信号从高时钟电平改变到低时钟电平(例如，下降时钟边缘)的同时DQST信号从低时钟电平改变到高时钟电平(例如，上升时钟边缘)，且在DQSC信号从低时钟电平改变到高时钟电平的同时DQST信号从高时钟电平改变到低时钟电平。选通信号接收器电路140包含接收器电路142及144。接收器电路142及144被提供DQST及DQSC信号。接收器电路142及144基于DQST及DQSC信号而提供内部选通信号intDQST及intDQSC。intDQST及intDQSC信号具有与DQST及DQSC信号相同的时钟频率。
将intDQST及intDQSC信号提供到象限分频器电路150。象限分频器电路基于intDQST及intDQSC信号而提供i0、i1、i2及i3信号。i0、i1、i2及i3信号是在高时钟电平与低时钟电平之间变化的周期性信号，且具有时钟频率，其是intDQST及intDQSC信号的时钟频率的一半。在本发明的一些实施例中，i0、i1、i2及i3信号可为多相时钟信号。多相时钟信号具有相对于彼此的不同相位。举例来说，i0、i1、i2及i3信号具有相对于彼此的90度相位关系及基于intDQST及intDQSC信号的时序。特定来说，i1信号相对于i0信号偏移达90度，i2信号相对于i1信号偏移达90度，且i3信号相对于i2信号偏移达90度。i0及i2信号具有对应于intDQST信号的上升时钟边缘的上升及下降时钟边缘且i1及i3信号具有对应于intDQST信号的下降时钟边缘的上升及下降时钟边缘。i0、i1、i2及i3信号可被称为“正交”时钟信号。图1B是intDQST及intDQSC信号的时序图，且其是由象限分频器电路150提供的i0、i1、i2及i3信号的时序图。
i0、i1、i2及i3信号由象限分频器电路150提供到相应偏压控制反相器电路160(0)到160(3)。偏压控制反相器电路160(0)到160(3)中的每一者被提供偏压电压Vbias。可使用Vbias电压来控制每一偏压控制反相器电路160(0)到160(3)的操作点(举例来说)以调整温度、功率、电压等等的漂移。偏压控制反相器电路160(0)到160(3)提供相应相位信号P0、P1、P2及P3。将相位信号P0、P1、P2及P3提供到数据接收器电路110(0)到110(n)，其用于对数据接收器电路110(0)到110(n)进行计时以捕获提供到DQ0到DQn端子的数据，如先前描述。
将了解，存储器装置100可包含除图1A中展示以外的额外电路及端子，例如时钟信号、命令/地址端子等等，为了简洁起见且为避免不必要地混淆所描述目标，所述额外电路及端子已从图1A省略。
图2是常规象限分频器电路200的实例的示意图。象限分频器200响应于intDQST及intDQSC信号而提供i0、i1、i2及i3信号。如先前描述，intDQST及intDQSC信号是互补的。i0、i1、i2及i3信号是在高时钟电平与低时钟电平之间变化的周期性信号，且具有时钟频率，其是intDQST及intDQSC信号的时钟频率的一半。i0、i1、i2及i3信号彼此具有90度相对相位关系且可被称为“正交”时钟信号。
象限分频器电路200包含D触发器(DFF)电路202、204、210、212、214及216。DFF电路通过intDQST及intDQSC信号计时以锁存提供到相应D输入节点的逻辑电平且在相应Q输出节点处提供对应逻辑电平。响应于分别具有高时钟电平及低时钟电平的intDQST及intDQSC信号而对DFF电路202、210及212进行计时。响应于分别具有低时钟电平及高时钟电平的intDQST及intDQST信号而对DFF电路204、214及216进行计时。象限分频器电路200进一步包含反相器电路222、224、226及228。反相器电路222接收来自DFF电路210的输出以提供i0信号。反相器电路224接收来自DFF电路214的输出以提供i1信号。反相器电路226接收来自DFF电路212的输出以提供i2信号。反相器电路228接收来自DFF电路216的输出以提供i3信号。
在操作中，当intDQST及intDQSC信号在高时钟电平与低时钟电平之间计时时，DFF电路202及204分别循序地锁存相应输入且通过反相器电路208及206提供相应输出到DFF电路212及210。intDQST及DQSC信号的后续转变分别引起DFF电路210及212以锁存相应输入且将相应输出提供到反相器222及226，且提供到DFF电路214及216。接着，DFF电路214及216分别响应于intDQST及intDQSC信号的后续转变而提供相应输出到反相器电路224及228以提供i1及i3信号。所得i0、i1、i2及i3信号是具有时钟频率的正交信号，所述时钟频率是intDQST及intDQSC信号的时钟频率的一半，如先前描述。
虽然象限分频器电路200能够提供具有intDQST及intDQSC信号的时钟频率的一半的正交信号i0、i1、i2及i3，但象限分频器电路200具有若干缺点。举例来说，intDQST及intDQSC信号的输入到提供i0、i1、i2及i3时钟信号时之间的路径延迟时间相对较长，从而要求DFF电路的输入及输出信号在提供i0、i1、i2及i3信号之前传播通过DFF电路的多个层级。当intDQST及intDQSC信号开始从相同时钟电平计时时(例如，intDQST及intDQSC信号两者处于高逻辑电平或两者处于低逻辑电平)出现另一缺点。象限分频器电路200具有从intDQST及intDQSC信号开始从相同时钟电平计时时到提供具有正确正交相位关系及时钟频率的i0、i1、i2及i3时的相对较长恢复时间。另一缺点是象限分频器电路200相对较大，这是因为其包含若干电路，许多电路是复杂电路(例如，六个DFF电路)。因此，可期望替代象限分频器电路。
图3A说明根据本发明的实施例的象限分频器电路300。象限分频器电路300响应于intDQST及intDQSC信号而提供多相信号i0、i1、i2及i3。象限分频器电路300包含时控反相器电路302、304、306及308。时控反相器电路302、304、306及308耦合成环，其中时控反相器电路302的输出节点耦合到时控反相器电路304的输入节点，时控反相器电路304的输出节点耦合到时控反相器电路306的输入节点，时控反相器电路306的输出节点耦合到时控反相器电路308的输入节点，且时控反相器电路308的输出节点耦合到时控反相器电路302的输入节点。时控反相器电路302、304、306及308中的每一者包含真时钟节点T及互补时钟节点C。时控反相器电路302及306的T时钟节点及时控反相器304及308的C时钟节点经提供有intDQST信号。时控反相器电路302及306的C时钟节点及时控反相器电路304及308的T时钟节点经提供有intDQSC信号。如先前描述，intDQSC信号与intDQST信号互补。
在激活时，时控反相器电路302、304、306及308在相应输出节点处提供具有与相应输入节点处提供的输入信号的电平互补的电平的输出信号。当intDQST信号改变到高时钟电平且intDQSC信号改变到低时钟电平时，时控反相器电路302及306处于有源中。当intDQST信号改变到低时钟电平且intDQSC信号改变到高时钟电平时，时控反相器电路304及308处于有源中。
象限分频器电路300进一步包含反相器电路322、324、326及328。反相器电路322及326耦合在时控反相器电路302的输出节点与时控反相器电路306的输出节点之间。反相器电路322及326形成用于时控反相器电路302及306的输出的锁存器电路。特定来说，反相器电路322的输出节点耦合到反相器电路326的输入节点且反相器电路326的输出节点耦合到反相器电路322的输入节点，且反相器电路322的输入节点耦合到时控反相器电路306的输出节点且反相器电路326的输入节点耦合到时控反相器302的输出节点。反相器电路324及328耦合在时控反相器电路304的输出节点与时控反相器电路308的输出节点之间。反相器电路324及328形成用于时控反相器电路304及308的输出的锁存器电路。特定来说，反相器电路324的输出节点耦合到反相器电路328的输入节点且反相器电路328的输出节点耦合到反相器电路324的输入节点，且反相器电路324的输入节点耦合到时控反相器电路308的输出节点且反相器电路328的输入节点耦合到时控反相器304的输出节点。
耦合在i0int与i2int节点之间的反相器电路322及326可充当锁存器电路以在时控反相器的Hi-Z(高阻抗)状态期间保持相应电平。类似地，耦合在i1int与i3int节点之间的反相器电路324及328可充当另一锁存器电路以在时控反相器的Hi-Z(高阻抗)状态期间保持相应电平。
反相器电路312、318、316及314分别从时控反相器电路302、308、306及304的输出节点接收输出信号i0int、i1int、i2int、i3int，且提供相应输出信号i0、i1、i2及i3。如将在下文更详细地描述，输出信号i0、i1、i2及i3具有相对于彼此的90度相位，且可被称为“正交”时钟信号。输出信号还具有时钟频率，其是intDQST及intDQSC信号的时钟频率的一半。i0、i1、i2及i3信号的相位关系及频率与针对图1B的i0、i1、i2及i3信号展示的相位关系及频率相同。
图3B是根据本发明的实施例的时控反相器电路330的示意图。时控反相器电路330包含反相器，其包含p型晶体管334及n型晶体管336。应注意，p型及n型可分别指示p沟道及n沟道。将输入信号IN提供到耦合到p型晶体管334及n型晶体管336的栅极的输入节点，且在耦合到p型晶体管334及n型晶体管336的漏极的输出节点处提供输出信号OUT。时控反相器电路330进一步包含耦合到p型晶体管334的p型晶体管332及耦合到n型晶体管336的n型晶体管338。p型晶体管332经配置以从电压供应器(例如，VDD)接收上拉电压且n型晶体管338经配置以从电压参考(例如，接地)接收下拉电压。n型晶体管338的栅极耦合到真时钟节点T且p型晶体管332的栅极耦合到互补时钟节点C。互补时钟信号(例如，intDQST及intDQSC)分别提供到T及C节点以激活时控反相器电路330。在操作中，时控反相器电路330在通过T节点处的高时钟电平及C节点处的低时钟电平激活时提供OUT信号(其为IN信号的补码)。当时控反相器电路通过T节点处的低时钟电平及C节点处的高时钟电平撤销激活时，时控反相器电路330处于高阻抗状态且输出节点浮动。
在本发明的一些实施例中，时控反相器电路330可用于图3A的象限分频器电路300的时控反相器电路302、304、306及308。
图4是包含作为时控反相器电路302、304、306及308的图3B的时控反相器电路330的象限分频器电路300的示意图。图4中还更详细地展示反相器电路322、324、326及328。反相器电路322、324、326及328中的每一者包含p型晶体管及n型晶体管。每一反相器电路322、324、326及328的输入节点耦合到p型晶体管及n型晶体管的栅极，且输出节点耦合到p型晶体管及n型晶体管的漏极。
将参考图3及4且还参考图5来描述象限分频器电路300的操作。
图5是根据本发明的实施例的象限分频器电路300的操作期间的各种信号的时序图。图5的时序图展示通过象限分频器电路300起始计时的四种情况。
参考时间T0到T2来展示第一情况。在时间T0之前，DQST信号(其表示intDQST信号)处于低时钟电平且DQSC信号(其表示intDQSC信号)处于高时钟电平。也在时间T0之前，i0int及i1int信号处于高时钟电平且i2int及in3int信号处于低时钟电平。因此，由反相器电路312及318提供的i0及i1信号处于低时钟电平且由反相器电路316及314提供的i2及i3信号处于高时钟电平。
当在时间T0 DQST信号改变到高时钟电平且DQSC信号改变到低时钟电平时，激活时控反相器302及306且i0int信号改变到低时钟电平且i2int信号改变到高时钟电平。时控反相器304及306由于高时钟电平DQST信号及低时钟电平DQSC信号而保持不作用。因此，i0信号改变到高时钟电平且i2信号改变到低时钟信号。
在时间T1，DQST信号改变到低时钟电平且DQSC信号改变到高时钟电平。撤销激活时控反相器302及306且激活时控反相器304及308。响应于激活时控反相器304及308，i1int信号改变到低时钟电平且i3int信号改变到高时钟电平。当i1int及i3int信号改变时，i1信号及i3信号分别改变到高时钟电平及低时钟电平。
在时间T2，DQST信号再次改变到高时钟电平且DQSC信号改变到低时钟电平，从而引起激活时控反相器302及306且撤销激活时控反相器304及308。作为响应，i0int及i2int信号分别改变到高时钟电平及低时钟电平，且i0及i2信号分别改变到低时钟电平及高时钟电平。
当DQST及DQSC信号继续在高时钟电平与低时钟电平之间变化时，时控反相器302及306以及时控反相器304及308交替地激活及撤销激活以提供i0int及i2int以及i1int及i3int的振荡信号。在i0int及i2int信号以及i1int及i3int信号的振荡期间，反相器电路322及326用作锁存器以锁存i0int及i2int信号的时钟电平且反相器电路324及328用作锁存器以锁存i1int及i3int信号的时钟电平。
如先前在第一情况实例中描述，i0及i2信号的振荡以DQST信号从低时钟电平到高时钟电平及DQSC信号从高时钟电平到低时钟电平的第一变化(例如，在时间t0)开始且i1及i3信号的振荡以DQST信号从高时钟电平到低时钟电平及DQSC信号从低时钟电平到高时钟电平的第一变化开始。响应于DQST及DQSC信号的时钟电平的第一变化，i0、i1、i2及i3信号的振荡的起始相对实时。实现自振荡状态且i0、i1、i2及i3信号继续振荡。
参考时间T3到T5来展示第二情况。在时间T3之前，DQST信号处于高时钟电平且DQSC信号处于低时钟电平。也在时间T3之前，i0int及i3int信号处于低时钟电平且i1int及in2int信号处于高时钟电平。因此，由反相器电路312及318提供的i0及i3信号处于高时钟电平且由反相器电路316及314提供的i1及i2信号处于低时钟电平。
当在时间T3 DQST信号改变到低时钟电平且DQSC信号改变到高时钟电平时，激活时控反相器304及308且i1int信号改变到低时钟电平且i3int信号改变到高时钟电平。时控反相器302及306由于低时钟电平DQST信号及高时钟电平DQSC信号而保持不有源。因此，i1信号改变到高时钟电平且i3信号改变到低时钟信号。
在时间T4，DQST信号改变到高时钟电平且DQSC信号改变到低时钟电平。撤销激活时控反相器304及308且激活时控反相器302及306。响应于激活时控反相器302及306，i0int信号改变到高时钟电平且i2int信号改变到低时钟电平。当i0int及i2int信号改变时，i0信号及i2信号分别改变到低时钟电平及高时钟电平。
在时间T5，DQST信号再次改变到低时钟电平且DQSC信号改变到高时钟电平，从而引起激活时控反相器304及308且撤销激活时控反相器302及306。作为响应，i1int及i3int信号分别改变到高时钟电平及低时钟电平，且i1及i3信号分别改变到低时钟电平及高时钟电平。
当DQST及DQSC信号继续在低时钟电平与高时钟电平之间变化时，时控反相器304及308以及时控反相器302及306交替地激活及撤销激活以提供i1int及i3int以及i0int及i2int的振荡信号。在i1int及i3int信号以及i0int及i2int信号的振荡期间，反相器电路322及326用作锁存器以锁存i0int及i2int信号的时钟电平且反相器电路324及328用作锁存器以锁存i1int及i3int信号的时钟电平。
如先前在第二情况实例中描述，i1及i3信号的振荡以DQST信号从高时钟电平到低时钟电平及DQSC信号从低时钟电平到高时钟电平的第一变化(例如，在时间t3)开始且i0及i2信号的振荡以DQST信号从低时钟电平到高时钟电平及DQSC信号从高时钟电平到低时钟电平的第一变化开始。响应于DQST及DQSC信号的时钟电平的第一变化，i0、i1、i2及i3信号的振荡的起始相对实时。实现从振荡状态且i0、i1、i2及i3信号继续振荡。
参考时间T6到T10来展示第三情况。在时间T6之前，DQST信号处于高时钟电平且DQSC信号也处于高时钟电平。在此条件中，未激活时控反相器电路(例如，参考图3B的时控反相器电路，在n型晶体管338经激活时，p型晶体管332未经激活)。所得i0int、i1int、i2int及i3int不可预测。然而，归因于由通过反相器电路322及326形成及通过反相器电路324及328形成的锁存器对相应时钟电平的锁存，已知i0、i1、i2及i3信号的时钟电平。如图5的实例中展示，在时间T6之前，i0、i1及i2信号处于高时钟电平且i3信号处于低时钟电平。
当在时间T6 DQSC信号改变到低时钟电平且DQST信号保持在高时钟电平时，激活时控反相器电路302及306且未激活时控反相器电路304及308。i0int信号开始转变到高时钟电平且i3int信号开始转变到低时钟电平，此导致i0信号通过反相器电路312改变到低时钟电平且i3信号在时间T6通过反相器电路314改变到高时钟电平。在时间T7，DQST及DQSC信号分别改变到低时钟电平及高时钟电平，从而激活时控反相器电路304及308且撤销激活时控反相器电路302及306。i1int信号开始改变到高时钟电平，从而引起i1信号在时间T7通过反相器电路318改变到低时钟电平。
在时间T8，DQST及DQSC信号分别改变到高时钟电平及低时钟电平，从而激活时控反相器电路302及306且撤销激活时控反相器电路304及308。i2int信号开始改变到高时钟电平，从而引起i2信号在时间T8通过反相器电路316改变到低时钟电平。DQST及DQSC信号在时间T9及T10继续计时，交替地撤销激活及激活时控反相器电路302及306以及时控反相器电路304及308以提供变化i0int及i2int信号及变化i1int及i3int信号。因此，i0及i2以及i1及i3信号继续在高时钟电平与低时钟电平之间振荡。在i1int及i3int信号以及i0int及i2int信号的振荡期间，反相器电路322及326用作锁存器以锁存i0int及i2int信号的时钟电平且反相器电路324及328用作锁存器以锁存i1int及i3int信号的时钟电平。
参考时间T11到T15来展示第四情况。在时间T11之前，DQST信号处于低时钟电平且DQSC信号还处于低时钟电平。在此条件中，未激活时控反相器电路(例如，参考图3B的时控反相器电路，在p型晶体管332经激活时，n型晶体管338未经激活)。所得i0int、i1int、i2int及i3int不可预测。然而，归因于由通过反相器电路322及326形成及通过反相器电路324及328形成的锁存器对相应时钟电平的锁存，已知i0、i1、i2及i3信号的时钟电平。如图5的实例中展示，在时间T11之前，i0及i1信号处于高时钟电平且i2及i3信号处于低时钟电平。
当在时间T11 DQST信号改变到高时钟电平且DQSC信号保持在低时钟电平时，激活时控反相器电路302及306且未激活时控反相器电路304及308。i0int信号开始转变到高时钟电平且i2int信号开始转变到低时钟电平，此引起i0信号通过反相器电路312改变到低时钟电平且i2信号在时间T11通过反相器电路316改变到高时钟电平。在时间T12，DQST及DQSC信号分别改变到低时钟电平及高时钟电平，从而激活时控反相器电路304及308且撤销激活时控反相器电路302及306。i1int信号开始改变到高时钟电平且i3int信号开始转变到低时钟电平，此引起i1信号通过反相器电路318改变到低时钟电平且i3信号在时间T12改变到高时钟电平。
在时间T13，DQST及DQSC信号分别改变到高时钟电平及低时钟电平，从而激活时控反相器电路302及306且撤销激活时控反相器电路304及308。i0int信号改变到低时钟电平且i2int信号改变到高时钟电平，此引起i0信号通过反相器电路312改变到高时钟电平且i2信号在时间T13通过反相器电路316改变到低时钟电平。DQST及DQSC信号在时间T14及T15继续计时，交替地撤销激活及激活时控反相器电路302及306以及时控反相器电路304及308以提供变化i0int及i2int信号及变化i1int及i3int信号。因此，i0及i2以及i1及i3信号继续在高时钟电平与低时钟电平之间振荡。因此，i0及i2以及i1及i3信号继续在高时钟电平与低时钟电平之间振荡。
快速响应于DQST及DQSC信号的时钟电平的第一变化，针对第三及第四情况的i0、i1、i2及i3信号的振荡的起始如同第一及第二情况般是相对实时的。象限分频器电路300在DQST及DQSC信号被箝位在彼此相同的逻辑(高或低)电平期间进入自振荡模式。在第三及第四情况的实例中，i0、i1、i2及i3信号在从DQST及DQSC信号的第一计时的两个时钟循环内(即，到第三情况的时间T10及第四情况的时间T15时)实现振荡。
图6A是根据本发明的实施例的象限分频器电路300的自振荡模式的时序图。图6B是图6A的自振荡模式的自振荡状态图。
在时间T0，DQST及DQSC信号分别处于高时钟电平及低时钟电平。激活时控反相器电路302及306且未激活时控反相器电路304及308。i0int及i2int信号分别改变到低时钟电平及高时钟电平，此引起由反相器电路312提供的i0信号改变到高时钟电平且引起由反相器电路316提供的i2信号改变到低时钟电平。
在时间T1，DQST及DQSC信号分别处于低时钟电平及高时钟电平。激活时控反相器电路304及308且未激活时控反相器电路302及306。i1int及i3int信号分别改变到低时钟电平及高时钟电平，此引起由反相器电路318提供的i1信号改变到高时钟电平且引起由反相器电路314提供的i3信号改变到低时钟电平。
在时间T2，DQST及DQSC信号分别再次处于高时钟电平及低时钟电平。再次激活时控反相器电路302及306且未激活时控反相器电路304及308。i0int及i2int信号分别改变到高时钟电平及低时钟电平，此引起由反相器电路312提供的i0信号改变到低时钟电平且引起由反相器电路316提供的i2信号改变到高时钟电平。
在时间T2之后，i0、i1、i2及i3信号的时钟电平是{i0,i1,i2,i3}＝0110(即，i0处于低时钟电平，i1处于高时钟电平，i2处于高时钟电平，且i3处于低时钟电平)。从此条件，象限分频器电路300可提供继续振荡(即，自振荡条件)的i0、i1、i2及i3信号，但DQST及DQSC信号两者处于相同时钟电平。举例来说，如图6A中展示，DQST及DQSC信号两者在时间T3处于高时钟电平。
i0int、i1int、i2int及i3int信号继续改变足以引起反相器电路312、318、316及314提供振荡i0、i1、i2及i3时钟信号的时钟电平。举例来说，如图6A中展示，且还参考图6B，从时间T2与T3之间的条件{i0,i1,i2,i3}＝0110，i0、i1、i2及i3信号的时钟电平改变到{i0,i1,i2,i3}＝0111。从时间T3与T4之间的条件{i0,i1,i2,i3}＝0111，i0、i1、i2及i3信号的时钟电平改变到{i0,i1,i2,i3}＝0011。尽管DQST及DQSC信号两者保持在高时钟电平，i0、i1、i2及i3信号的时钟电平继续改变。i0、i1、i2及i3信号从时间T4与T5之间的{i0,i1,i2,i3}＝0011改变且接着到时间T5与T6之间的{i0,i1,i2,i3}＝1011，且接着到时间T6与T7之间的{i0,i1,i2,i3}＝1001，到时间T7与T8之间的{i0,i1,i2,i3}＝1101，到时间T8与T9之间的{i0,i1,i2,i3}＝1100，到时间T9与T10之间的{i0,i1,i2,i3}＝1110，且改变回到时间T10与T11之间的{i0,i1,i2,i3}＝0110。如之前在时间T3与T4之间，i0、i1、i2及i3信号从0110改变到时间T11与T12之间的0111。在从0110再次重复循环之前，i0、i1、i2及i3的状态继续如先前参考时间T4到T10描述那样改变。
图6B中展示i0、i1、i2及i3信号通过不同状态从{i0,i1,i2,i3}＝0110改变到0111、0011、1011、1001、1101、1100、1110且在重复之前改变回到{i0,i1,i2,i3}＝0110的循环。
图6B展示在象限分频器电路300的自振荡期间通过i0、i1、i2及i3信号的不同状态的进展。如展示，还参考图6A，图6B的条件610表示时间T2与T3之间的i0、i1、i2及i3信号的状态。条件620表示在DQST及DQSC信号两者改变到高时钟电平之后时间T3与T4之间的i0、i1、i2及i3信号的状态。条件630表示时间T4与T5之间的i0、i1、i2及i3信号的状态。条件640表示时间T5与T6之间的i0、i1、i2及i3信号的状态。条件650表示时间T6与T7之间的i0、i1、i2及i3信号的状态。条件660表示时间T7与T8之间的i0、i1、i2及i3信号的状态。条件670表示时间T8与T9之间的i0、i1、i2及i3信号的状态。条件680表示时间T9与T10之间的i0、i1、i2及i3信号的状态。条件690表示时间T10与T11之间的i0、i1、i2及i3信号的状态。从条件690，循环通过改变到条件620而重复，条件620表示时间T11与T12之间的i0、i1、i2及i3信号的状态。
图7A到7I是根据本发明的实施例的先前针对自振荡描述的i0、i1、i2及i3的各种条件下的象限分频器电路300的示意图。
图7A展示针对条件610的象限分频器电路300，即，DQST及DQSC信号分别处于高时钟电平及低时钟电平，且{i0,i1,i2,i3}＝0110(在图7A到7I中，“L”＝0且“H”＝1)。激活时控反相器电路302及306且未激活时控反相器电路304及308。
图7B展示在从条件610改变到条件620(参考图6B)时的象限分频器电路300。DQST及DQSC信号两者处于高时钟电平，从而激活时控反相器电路302、304、306及308的n型晶体管338且未激活p型晶体管332(参考图3B)。提供到时控反相器电路304的输入节点的高时钟电平引起时控反相器电路304的经激活n型晶体管336及338在其输出节点处提供低时钟电平i3int信号(H→L)。在时控反相器电路304的输出节点处提供的i3int信号的低时钟电平通过反相器电路314反相以提供高时钟电平i3信号(L→H)。因此，i0、i1、i2及i3信号的状态从0110改变到{i0,i1,i2,i3}＝0111。
图7C展示在从条件620改变到条件630时的象限分频器电路300。尽管DQST及DQSC信号两者保持在高时钟电平，但时控反相器电路304的输出节点处的低时钟电平通过反相器电路324反相以提供高时钟电平i1int信号(L→H)。在反相器电路324的输出节点处提供的i1int信号的高时钟电平通过反相器电路318反相以提供高时钟电平i1信号(H→L)。因此，i0、i1、i2及i3信号的状态从0111改变到{i0,i1,i2,i3}＝0011。
图7D展示在从条件630改变到条件640时的象限分频器电路300。反相器电路324的输出节点处的高时钟电平i3int信号通过时控反相器电路302的经激活n型晶体管336及338反相以提供低时钟电平i0int信号(H→L)。在时控反相器电路302的输出节点处提供的i0int信号的低时钟电平通过反相器电路312反相以提供高时钟电平i0信号(L→H)。因此，i0、i1、i2及i3信号的状态从0011改变到{i0,i1,i2,i3}＝1011。
图7E展示在从条件640改变到条件650时的象限分频器电路300。时控反相器电路302的输出节点处的低时钟电平i0int信号通过反相器电路326反相以提供高时钟电平i2int信号(L→H)。在反相器电路326的输出节点处提供的i2int信号的高时钟电平通过反相器电路316反相以提供低时钟电平i2信号(H→L)。因此，i0、i1、i2及i3信号的状态从1011改变到{i0,i1,i2,i3}＝1001。
图7F展示在从条件650改变到条件660时的象限分频器电路300。反相器电路326的输出节点处的高时钟电平i2int信号通过时控反相器电路308的经激活n型晶体管336及338反相以提供低时钟电平i1int信号(H→L)。在时控反相器电路308的输出节点处提供的i1int信号的低时钟电平通过反相器电路318反相以提供高时钟电平i1信号(L→H)。因此，i0、i1、i2及i3信号的状态从1001改变到{i0,i1,i2,i3}＝1101。
图7G展示在从条件660改变到条件670时的象限分频器电路300。时控反相器电路308的输出节点处的低时钟电平i1int信号通过反相器电路328反相以提供高时钟电平i3int信号(L→H)。在反相器电路328的输出节点处提供的i3int信号的高时钟电平通过反相器电路314反相以提供低时钟电平i3信号(H→L)。因此，i0、i1、i2及i3信号的状态从1101改变到{i0,i1,i2,i3}＝1100。
图7H展示在从条件670改变到条件680时的象限分频器电路300。反相器电路328的输出节点处的高时钟电平i3int信号通过时控反相器电路306的经激活n型晶体管336及338反相以提供低时钟电平i2int信号(H→L)。在时控反相器电路306的输出节点处提供的i2int信号的低时钟电平通过反相器电路316反相以提供高时钟电平i2信号(L→H)。因此，i0、i1、i2及i3信号的状态从1100改变到{i0,i1,i2,i3}＝1110。
图7I展示在从条件680改变到条件690时的象限分频器电路300。时控反相器电路306的输出节点处的低时钟电平i2int信号通过反相器电路322反相以提供高时钟电平i0int信号(L→H)。在反相器电路322的输出节点处提供的i0int信号的高时钟电平通过反相器电路312反相以提供低时钟电平i0信号(H→L)。因此，i0、i1、i2及i3信号的状态从1110改变到{i0,i1,i2,i3}＝0110。
象限分频器电路300从图7I的条件690改变到7B的条件620。条件在自振荡期间继续改变，前进通过先前描述的条件中的每一者以提供振荡i0、i1、i2及i3信号。
虽然已参考分别从高时钟电平及低时钟电平改变到两者具有高时钟电平的DQST及DQSC信号来描述图6A及6B以及图7A到7I，但将了解，其它条件序列对于DQST及DQSC信号的不同状态是可能的。举例来说，DQST及DQSC信号可分别从高时钟电平及低时钟电平改变到两者具有低时钟电平。另一实例是其中DQST及DQSC信号分别从低时钟电平及高时钟电平改变到两者具有高时钟电平。另一实例是其中DQST及DQSC信号分别从低时钟电平及高时钟电平改变到两者具有低时钟电平。将了解，象限分频器电路300可从DQST及DQSC信号的初始状态的各种组合实现自振荡以提供振荡i0、i1、i2及i3信号。
图8A及8B是针对DQST及DQSC信号的不同初始状态的自振荡模式的自振荡状态图。图8A分别说明根据本发明的实施例的高时钟电平及低时钟电平的DQST及DQSC信号的初始状态。图8B分别说明根据本发明的实施例的低时钟电平及高时钟电平的DQST及DQSC信号的初始状态。
图8A展示条件610下的DQST及DQSC信号的初始状态。条件620(HH)到690(HH)展示DQST及DQSC从分别具有高时钟电平及低时钟电平的初始条件610改变到DQST及DQSC信号两者具有高时钟电平的序列，其中i0、i1、i2及i3信号的状态{i0,i1,i2,i3}＝0110。条件620(HH)到690(HH)对应于参考图6B描述的条件620到690，但在图8A中另外用“(HH)”标记。因此，对条件620到690及其序列的先前描述还适用于条件620(HH)到690(HH)。为了简洁起见，将不参考图8A再次详细描述条件620(HH)到690(HH)。
条件620(LL)到690(LL)展示DQST及DQSC从具有高时钟电平及低时钟电平的初始条件610改变到DQST及DQSC信号两者具有低时钟电平的序列，其中i0、i1、i2及i3信号的状态{i0,i1,i2,i3}＝0110。改变到DQST及DQSC信号两者的低时钟电平激活时控反相器电路302、304、306及308的p型晶体管332且未激活n型晶体管338(参考图3B)。因此，当提供到相应输入节点的信号处于低时钟电平时，时控反相器302、304、306及308在相应输出节点处提供高时钟电平。通过条件620(LL)到690(LL)展示所得条件序列。
举例来说，当DQST及DQSC从分别具有高时钟电平及低时钟电平改变到两者具有低时钟电平(即，从条件610改变到条件620(LL))时，由时控反相器电路308提供的i1int信号改变到高时钟电平。高时钟电平i1int信号引起反相器电路318提供低时钟电平i1信号。因此，i0、i1、i2及i3信号的状态从0110改变到{i0,i1,i2,i3}＝0010。
对于条件630(LL)，高时钟电平i1int信号通过反相器电路328反相以提供低时钟电平i3int信号。i3int信号的低时钟电平通过反相器电路314反相以提供高时钟电平i3信号。因此，i0、i1、i2及i3信号的状态从0010改变到{i0,i1,i2,i3}＝0011。
对于条件640(LL)，低时钟电平i3int信号通过时控反相器306的经激活p型晶体管332及334反相以提供高时钟电平i2int信号。i2int信号的高时钟电平通过反相器电路316反相以提供低时钟电平i2信号。因此，i0、i1、i2及i3信号的状态从0011改变到{i0,i1,i2,i3}＝0001。
对于条件650(LL)，高时钟电平i2int信号通过反相器电路322反相以提供低时钟电平i0int信号。i0int信号的低时钟电平通过反相器电路312反相以提供高时钟电平i0信号。因此，i0、i1、i2及i3信号的状态从0001改变到{i0,i1,i2,i3}＝1001。
对于条件660(LL)，低时钟电平i0int信号通过时控反相器304的经激活p型晶体管332及334反相以提供高时钟电平i3int信号。i3int信号的高时钟电平通过反相器电路314反相以提供低时钟电平i3信号。因此，i0、i1、i2及i3信号的状态从1001改变到{i0,i1,i2,i3}＝1000。
对于条件670(LL)，高时钟电平i2int信号通过反相器电路324反相以提供低时钟电平i1int信号。i1int信号的低时钟电平通过反相器电路318反相以提供高时钟电平i1信号。因此，i0、i1、i2及i3信号的状态从1000改变到{i0,i1,i2,i3}＝1100。
对于条件680(LL)，低时钟电平i1int信号通过时控反相器302的经激活p型晶体管332及334反相以提供高时钟电平i0int信号。i0int信号的高时钟电平通过反相器电路312反相以提供低时钟电平i0信号。因此，i0、i1、i2及i3信号的状态从1100改变到{i0,i1,i2,i3}＝0100。
对于条件690(LL)，高时钟电平i0int信号通过反相器电路326反相以提供低时钟电平i2int信号。i2int信号的低时钟电平通过反相器电路316反相以提供高时钟电平i2信号。因此，i0、i1、i2及i3信号的状态从0100改变到{i0,i1,i2,i3}＝0110。
象限分频器电路300从条件690(LL)改变到条件620(LL)。条件在自振荡期间继续改变，前进通过先前描述的条件中的每一者以提供振荡i0、i1、i2及i3信号。
针对分别具有高时钟电平及低时钟电平的DQST及DQSC的初始条件的i0、i1、i2及i3信号的状态(其在DQST及DQSC经箝位到相同时钟电平之后导致自振荡)已被描述为{i0,i1,i2,i3}＝0110。然而，当DQST及DQSC分别具有高时钟电平及低时钟电平且接着改变到具有相同时钟电平时，可使用i0、i1、i2及i3信号的其它初始状态来实现自振荡。举例来说，i0、i1、i2及i3信号的另一初始状态可为{i0,i1,i2,i3}＝1001。即，当DQST及DQSC分别具有高时钟电平及低时钟电平且{i0,i1,i2,i3}＝1001时，在DQST及DQSC经箝位到相同时钟电平之前，象限分频器电路300可针对初始条件进入自振荡。更一般来说，针对分别具有高时钟电平及低时钟电平的DQST及DQSC在经箝位到相同时钟电平之前的自振荡的i0、i1、i2及i3的状态的规则为(满足全部四个条件):
(1)i0及i2信号互补；(2)i1及i3信号互补；(3)i0及i1信号互补；及(4)i2及i3信号互补。
图8B展示条件810下的DQST及DQSC信号的初始状态。条件820(HH)到890(HH)展示DQST及DQSC从分别具有低时钟电平及高时钟电平的初始条件810改变到DQST及DQSC信号两者具有高时钟电平的序列，其中i0、i1、i2及i3信号的状态{i0,i1,i2,i3}＝0011。改变到DQST及DQSC信号两者的高时钟电平激活时控反相器电路302、304、306及308的n型晶体管338且未激活p型晶体管332(参考图3B)。因此，当提供到相应输入节点的信号处于高时钟电平时，时控反相器302、304、306及308在相应输出节点处提供低时钟电平。通过条件820(HH)到890(HH)展示所得条件序列。
举例来说，当DQST及DQSC从分别具有低时钟电平及高时钟电平改变到两者具有高时钟电平(即，从条件810改变到条件820(HH))时，时控反相器电路302的n型晶体管336及338引起i0int信号改变到低时钟电平。低时钟电平i0int信号引起反相器电路312提供高时钟电平i0信号。因此，i0、i1、i2及i3信号的状态从0011改变到{i0,i1,i2,i3}＝1011。
对于条件830(HH)，低时钟电平i0int信号通过反相器电路326反相以提供高时钟电平i2int信号。i2int信号的高时钟电平通过反相器电路318反相以提供高时钟电平i2信号。因此，i0、i1、i2及i3信号的状态从1011改变到{i0,i1,i2,i3}＝1001。
对于条件840(HH)，高时钟电平i2int信号通过时控反相器308的经激活n型晶体管336及338反相以提供低时钟电平i1int信号。i1int信号的低时钟电平通过反相器电路318反相以提供高时钟电平i1信号。因此，i0、i1、i2及i3信号的状态从1001改变到{i0,i1,i2,i3}＝1101。
对于条件850(HH)，低时钟电平i1int信号通过反相器电路328反相以提供时钟电平i3int信号。i3int信号的高时钟电平通过反相器电路314反相以提供低时钟电平i3信号。因此，i0、i1、i2及i3信号的状态从1101改变到{i0,i1,i2,i3}＝1100。
对于条件860(HH)，高时钟电平i3int信号通过时控反相器306的经激活n型晶体管336及338反相以提供低时钟电平i2int信号。i2int信号的低时钟电平通过反相器电路316反相以提供高时钟电平i2信号。因此，i0、i1、i2及i3信号的状态从1100改变到{i0,i1,i2,i3}＝1110。
对于条件870(HH)，低时钟电平i2int信号通过反相器电路322反相以提供高时钟电平i0int信号。i0int信号的高时钟电平通过反相器电路312反相以提供低时钟电平i0信号。因此，i0、i1、i2及i3信号的状态从1110改变到{i0,i1,i2,i3}＝0110。
对于条件880(HH)，高时钟电平i0int信号通过时控反相器304的经激活n型晶体管336及338反相以提供低时钟电平i3int信号。i3int信号的低时钟电平通过反相器电路314反相以提供高时钟电平i3信号。因此，i0、i1、i2及i3信号的状态从0110改变到{i0,i1,i2,i3}＝0111。
对于条件890(HH)，低时钟电平i3int信号通过反相器电路324反相以提供高时钟电平i1int信号。i1int信号的高时钟电平通过反相器电路318反相以提供低时钟电平i1信号。因此，i0、i1、i2及i3信号的状态从0111改变到{i0,i1,i2,i3}＝0011。
象限分频器电路300从条件890(HH)改变到条件820(HH)。条件在自振荡期间继续改变，前进通过先前描述的条件中的每一者以提供振荡i0、i1、i2及i3信号。
条件820(LL)到890(LL)展示DQST及DQSC从分别具有低时钟电平及高时钟电平的初始条件810改变到DQST及DQSC信号两者具有低时钟电平的序列，其中i0、i1、i2及i3信号的状态{i0,i1,i2,i3}＝0011。改变到DQST及DQSC信号两者的低时钟电平激活时控反相器电路302、304、306及308的p型晶体管332且未激活n型晶体管338(参考图3B)。因此，当提供到相应输入节点的信号处于低时钟电平时，时控反相器302、304、306及308在相应输出节点处提供高时钟电平。通过条件820(LL)到890(LL)展示所得条件序列。
举例来说，当DQST及DQSC从分别具有低时钟电平及高时钟电平改变到两者具有低时钟电平(即，从条件810改变到条件820(LL))时，由时控反相器电路306提供的i2int信号改变到高时钟电平。高时钟电平i2int信号引起反相器电路316提供低时钟电平i2信号。因此，i0、i1、i2及i3信号的状态从0011改变到{i0,i1,i2,i3}＝0001。
对于条件830(LL)，高时钟电平i2int信号通过反相器电路322反相以提供低时钟电平i0int信号。i0int信号的低时钟电平通过反相器电路312反相以提供高时钟电平i0信号。因此，i0、i1、i2及i3信号的状态从0001改变到{i0,i1,i2,i3}＝1001。
对于条件840(LL)，低时钟电平i0int信号通过时控反相器304的经激活p型晶体管332及334反相以提供高时钟电平i3int信号。i3int信号的高时钟电平通过反相器电路314反相以提供低时钟电平i3信号。因此，i0、i1、i2及i3信号的状态从1001改变到{i0,i1,i2,i3}＝1000。
对于条件850(LL)，高时钟电平i3int信号通过反相器电路324反相以提供低时钟电平i1int信号。i1int信号的低时钟电平通过反相器电路318反相以提供高时钟电平i1信号。因此，i0、i1、i2及i3信号的状态从1000改变到{i0,i1,i2,i3}＝1100。
对于条件860(LL)，低时钟电平i1int信号通过时控反相器302的经激活p型晶体管332及334反相以提供高时钟电平i0int信号。i0int信号的高时钟电平通过反相器电路312反相以提供低时钟电平i0信号。因此，i0、i1、i2及i3信号的状态从1100改变到{i0,i1,i2,i3}＝0100。
对于条件870(LL)，高时钟电平i0int信号通过反相器电路326反相以提供低时钟电平i2int信号。i2int信号的低时钟电平通过反相器电路316反相以提供高时钟电平i2信号。因此，i0、i1、i2及i3信号的状态从0100改变到{i0,i1,i2,i3}＝0110。
对于条件880(LL)，低时钟电平i2int信号通过时控反相器308的经激活p型晶体管332及334反相以提供高时钟电平i1int信号。i1int信号的高时钟电平通过反相器电路318反相以提供低时钟电平i1信号。因此，i0、i1、i2及i3信号的状态从0110改变到{i0,i1,i2,i3}＝0010。
对于条件890(LL)，高时钟电平i1int信号通过反相器电路328反相以提供低时钟电平i3int信号。i3int信号的低时钟电平通过反相器电路314反相以提供高时钟电平i3信号。因此，i0、i1、i2及i3信号的状态从0010改变到{i0,i1,i2,i3}＝0011。
象限分频器电路300从条件890(LL)改变到条件820(LL)。条件在自振荡期间继续改变，前进通过先前描述的条件中的每一者以提供振荡i0、i1、i2及i3信号。
针对分别具有低时钟电平及高时钟电平的DQST及DQSC的初始条件的i0、i1、i2及i3信号的状态(其在DQST及DQSC经箝位到相同时钟电平之后导致自振荡)已被描述为{i0,i1,i2,i3}＝0011。然而，当DQST及DQSC分别具有低时钟电平及高时钟电平且接着改变到具有相同时钟电平时，可使用i0、i1、i2及i3信号的其它初始状态来实现自振荡。举例来说，i0、i1、i2及i3信号的另一初始状态可为{i0,i1,i2,i3}＝1100。即，当DQST及DQSC分别具有低时钟电平及高时钟电平且{i0,i1,i2,i3}＝1100时，在DQST及DQSC经箝位到相同时钟电平之前，象限分频器电路300可针对初始条件进入自振荡。更一般来说，针对分别具有低时钟电平及高时钟电平的DQST及DQSC在经箝位到相同时钟电平之前的自振荡的i0、i1、i2及i3的状态的规则是(满足全部四个条件):
(1)i0及i2信号互补；(2)i1及i3信号互补；(3)i0及i3信号互补；及(4)i1及i2信号互补。
根据本发明的实施例的象限分频器电路可具有DQST及DQSC信号的输入与i0、i1、i2及i3正交时钟信号的输出之间的短延迟时间，这是因为仅几个反相器电路等效地插入于前向时钟路径中。另外，即使在其中DQST及DQSC信号从两个信号的相同箝位电平(低或高)起始计时的条件下，还可需要DQST及DQSC信号的两个时钟循环作为恢复时间。此外，相较于(举例来说)如参考图2展示及先前描述的常规象限分频器电路，由根据本发明的实施例的象限分频器电路占用的区域占用较少面积。
图9说明根据本发明的实施例的象限分频器电路900。象限分频器电路900响应于intDQST及intDQSC信号而提供多相信号i0、i1、i2及i3。象限分频器电路900类似于图3的象限分频器电路300，且包含类似电路，在图9中使用图3中所使用的相同元件符号来引用类似电路。举例来说，象限分频器电路900包含耦合成环的时控反相器电路302、304、306及308。反相器电路312、314、316及318分别从时控反相器电路302、304、306及308的输出节点接收输出信号i0int、i3int、i2int、i1int，且提供相应输出信号i0、i1、i2及i3。
代替包含反相器电路322及326以及反相器电路324及328，象限分频器电路900包含耦合在时控反相器电路302与306的输出节点之间的时控反相器电路922及926，且进一步包含耦合在时控反相器电路304与308的输出节点之间的时控反相器电路924及928。当intDQST及intDQSC信号分别具有高时钟电平及低时钟电平时，激活时控反相器电路922及926，其还激活时控反相器电路304及308。当intDQST及intDQSC信号分别具有低时钟电平及高时钟电平时，激活时控反相器电路924及928，其还激活时控反相器电路302及306。
由象限分频器电路900提供的i0、i1、i2及i3信号具有相对于彼此的90度相位，且可被称为“正交”时钟信号。输出信号还具有时钟频率，其是intDQST及intDQSC信号的时钟频率的一半。i0、i1、i2及i3信号的相位关系及频率与针对图1B的i0、i1、i2及i3信号展示的相位关系及频率相同。
如先前论述，当DQST及DQSC信号经箝位在相同时钟电平时，象限分频器电路300可进入自振荡以提供i0、i1、i2及i3信号。然而，当DQST及DQSC信号经箝位在相同时钟电平时，象限分频器电路900将不进入自振荡，这是因为在DQST及DQSC信号经箝位到相同时钟电平时，时控反相器电路922、924、926及928未被完全激活。即，当DQST及DQSC信号经箝位在相同时钟电平时，时控反相器电路922、924、926及928可具有在提供高时钟电平信号时仅提供低时钟电平信号或在提供低时钟电平信号时仅提供高时钟电平信号的可操作性。因而，当DQST及DQSC信号处于相同时钟电平时可能不会实现自振荡。
从前述内容，将了解，尽管本文中已出于说明的目的描述本发明的特定实施例，但可作出各种修改而不偏离本发明的精神及范围。因此，本发明的范围不应限制于本文中描述的特定实施例中的任一者。

Claims (20)

1.一种设备，其包括：
第一、第二、第三及第四时控反相器，其各自包含输入节点、输出节点、第一时钟节点及第二时钟节点，所述第一时控反相器的所述输入节点及所述输出节点分别耦合到所述第四时控反相器的所述输出节点及所述第二时控反相器的所述输入节点，且所述第三时控反相器的所述输入节点及所述输出节点分别耦合到所述第二时控反相器的所述输出节点及所述第四时控反相器的所述输入节点；
第一及第二时钟端子，其分别供应有第一及第二时钟信号，所述第一时钟端子耦合到所述第一及第三时控反相器的所述第一时钟节点及所述第二及第四时控反相器的所述第二时钟节点，所述第二时钟端子耦合到所述第一及第三时控反相器的所述第二时钟节点及所述第二及第四时控反相器的所述第一时钟节点；及
第一及第二锁存器电路，所述第一锁存器耦合在所述第一与第三时控反相器的所述输出节点之间，且所述第二锁存器电路耦合在所述第二与第四时控反相器的所述输出节点之间。
2.根据权利要求1所述的设备，
其中所述第一锁存器电路包括第一及第二非时控反相器；且
其中所述第二电路包括第三及第四非时控反相器。
3.根据权利要求2所述的设备，
其中第一及第二时钟信号经配置以互补地计时。
4.根据权利要求3所述的设备，
其中所述第一及第二时钟信号经配置以从所述第一及第二时钟信号两者经箝位在相同逻辑电平开始互补地计时。
5.根据权利要求1所述的设备，
其中所述第一锁存器电路包括第五及第六时控反相器；且
其中所述第二电路包括第七及第八时控反相器。
6.根据权利要求1所述的设备，其中所述第一、第二、第三及第四时控反相器中的每一者包括：
p沟道晶体管，其经配置以具备上拉电压且经配置以响应于提供到第一时钟节点的第一信号而激活；
n沟道晶体管，其经配置以具备参考电压且经配置以响应于提供到第二时钟节点的第二信号而激活；及
反相器，其耦合在所述p信道晶体管与n信道晶体管之间。
7.根据权利要求1所述的设备，其进一步包括第一、第二、第三及第四输出反相器，其各自耦合到所述第一、第二、第三及第四时控反相器中的相应者的所述输出节点。
8.一种设备，其包括：
第一、第二、第三及第四时控反相器电路，其耦合成环，每一时控反相器电路经配置以在响应于选通信号而激活时提供具有与输入信号的电平互补的电平的输出信号，其中所述第一及第三时控反相器电路经配置而同时激活且所述第二及第四时控反相器电路经配置而同时激活；
第一反相器电路，其经配置以将来自所述第一时控反相器电路的输出信号的补码作为输入信号提供到所述第四时控反相器电路；
第二反相器电路，其经配置以将来自所述第二时控反相器电路的输出信号的补码作为输入信号提供到所述第一时控反相器电路；
第三反相器电路，其经配置以将来自所述第三时控反相器电路的输出信号的补码作为输入信号提供到所述第二时控反相器电路；
第四反相器电路，其经配置以将来自所述第四时控反相器电路的输出信号的补码作为输入信号提供到所述第三时控反相器电路；及
第一、第二、第三及第四输出反相器电路，其各自耦合到所述第一、第二、第三及第四时控反相器电路中的相应者，且各自经配置以提供具有与相应输入信号互补的电平的相应输出信号。
9.根据权利要求8所述的设备，其中所述第一、第二、第三及第四反相器电路各自包括时控反相器电路。
10.根据权利要求9所述的设备，其中同时激活所述第二及第四反相器电路以及所述第一及第三时控反相器电路且同时激活所述第一及第三反相器电路以及所述第二及第四时控反相器电路。
11.根据权利要求8所述的设备，其中所述第一及第三反相器电路经配置以形成第一锁存器电路且所述第二及第四反相器电路经配置以形成第二锁存器电路。
12.根据权利要求8所述的设备，其中由所述第一、第二、第三及第四输出反相器电路提供的所述相应输出信号包括正交时钟信号。
13.根据权利要求8所述的设备，其中第一、第二、第三及第四时控反相器经配置以在所述选通信号经箝位在相同时钟电平时响应于所述第一、第二、第三及第四反相器电路提供来自所述相应时控反相器的所述输出信号的所述补码而提供自振荡输出信号且来自所述第一、第二、第三及第四输出反相器电路的所述输出信号具有对应于初始自振荡条件的相应状态。
14.一种设备，其包括：
象限分频器电路，其经配置以接收第一及第二选通信号且经配置以响应于具有对应于初始条件的相应时钟电平的正交时钟信号及此后箝位到相同时钟电平的所述第一及第二选通信号而进入自振荡模式以提供振荡正交时钟信号。
15.根据权利要求14所述的设备，其中所述振荡正交时钟信号具有时钟频率，其是所述第一及第二选通信号的时钟频率的一半。
16.根据权利要求14所述的设备，其中所述第一及第二选通信号在经箝位到相同时钟电平之前是互补的。
17.根据权利要求14所述的设备，其中所述象限分频器电路包括：
第一、第二、第三及第四时控反相器电路，
其中所述第一时控反相器电路的输出节点通过第一反相器电路耦合到所述第四时控反相器电路的输入节点，
其中所述第二时控反相器电路的输出节点通过第二反相器电路耦合到所述第一时控反相器电路的输入节点，
其中所述第三时控反相器电路的输出节点通过第三反相器电路耦合到所述第二时控反相器电路的输入节点，且
其中所述第四时控反相器电路的输出节点通过第四反相器电路耦合到所述第三时控反相器电路的输入节点。
18.根据权利要求17所述的设备，其中所述第一、第二、第三及第四反相器电路中的每一者包括时控反相器电路。
19.根据权利要求17所述的设备，其中所述象限分频器电路进一步包括：
第一输出反相器电路，其耦合到所述第一时控反相器电路的所述输出节点；
第二输出反相器电路，其耦合到所述第二时控反相器电路的所述输出节点；
第三输出反相器电路，其耦合到所述第三时控反相器电路的所述输出节点；且
第四输出反相器电路，其耦合到所述第四时控反相器电路的所述输出节点。
20.根据权利要求14所述的设备，其进一步包括：
第一、第二、第三及第四偏压控制反相器电路，其各自经耦合以从所述象限分频器电路接收所述正交时钟信号中的相应者且提供相应相位信号；
多个接收器电路，其各自耦合到相应数据端子且经配置以响应于来自所述第一、第二、第三及第四偏压控制反相器电路的所述相位信号而捕获相应数据且进一步经配置以提供所述所捕获数据；及
数据读取/写入控制电路，其经配置以从所述多个接收器电路接收所述所捕获数据且进一步经配置以提供待存储于存储器中的数据。
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