TWI743403B - 提供多相時脈信號的裝置及方法 - Google Patents

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Abstract

本發明描述用於提供多相時脈信號之裝置及方法。一例示性裝置包含第一、第二、第三及第四時控反相器、第一及第二時脈端子、及第一及第二鎖存器電路。該第一時控反相器之一輸入節點及一輸出節點分別耦合至該第四時控反相器之一輸出節點及該第二時控反相器之一輸入節點。該第三時控反相器之一輸入節點及一輸出節點耦合至該第二時控反相器之一輸出節點及該第四時控反相器之一輸入節點。該等第一及第二時脈端子分別供應有第一及第二時脈信號。該第一鎖存器電路耦合在該等第一及第三時控反相器之該等輸出節點之間，且該第二鎖存器電路耦合在該等第二及第四時控反相器之該等輸出節點之間。

Description

提供多相時脈信號的裝置及方法
本申請案係關於記憶體裝置及方法。
在許多電子系統中使用半導體記憶體來儲存可在一稍後時間擷取之資料。隨著對於電子系統更快速、更小、具有更大運算能力且消耗更少功率之需求已增加，已持續開發可更快速存取、緊緻、儲存更多資料且使用更少功率之半導體記憶體以滿足變化的需求。開發之部分包含創建用於控制且存取半導體記憶體之新規格，其中規格從一代至下一代之變化係關於改良電子系統中之記憶體之效能。
通常藉由向記憶體提供命令信號、位址信號、時脈信號而控制半導體記憶體。舉例而言，可由一記憶體控制器提供各種信號。命令信號可控制半導體記憶體執行各種記憶體操作，舉例而言，用以從一記憶體擷取資料之一讀取操作，及用以將資料儲存至記憶體之一寫入操作。在最近開發之記憶體之情況下，記憶體可具備用於對命令信號及位址信號計時之系統時脈信號(舉例而言)，且進一步具備用於對由記憶體提供之讀取資料計時且用於對提供至記憶體之寫入資料計時之資料時脈信號。
關於使用資料時脈信號之記憶體設計，(例如，從一記憶體控制器)將資料時脈信號提供至一記憶體以使藉由記憶體之讀取資料之提供或寫入資料之接收同步。根據具有相對於一記憶體命令之接收之一時序之一規格提供資料時脈信號以便提供資料或接收資料以滿足一指定時序。記憶體回應於作用資料時脈信號且相應地提供或接收資料。
可使用包含於一半導體記憶體中之時脈電路來產生用於執行各種操作之內部時脈信號。舉例而言，一些時脈電路可基於資料時脈信號而提供多相時脈信號。多相時脈信號可(舉例而言)用於對藉由記憶體之資料之提供及/或接收進行計時。多相時脈信號具有與彼此(例如，90度)及與資料時脈信號之相對相位。在一些記憶體中，時脈電路提供具有相對於資料時脈信號之一相位關係之多相時脈信號，該相位關係未知，直至藉由多相時脈信號之一或多者之評估而判定。
然而，用於產生內部時脈信號之習知時脈電路通常係麻煩的，包含若干複雜電路，且歸因於具有耦合在輸入與輸出之間的若干複雜電路而可能在接收輸入時脈信號與提供輸出時脈信號之間具有一相對較長路徑延遲。另外，當輸入時脈信號開始自共同時脈位準計時時，習知時脈電路可具有一相對較長恢復時間。
描述提供多相時脈信號之裝置及方法。本發明之一態樣包含一種裝置，其包含第一、第二、第三及第四時控反相器、分別供應有第一及第二時脈信號之第一及第二時脈端子、及第一及第二鎖存器電路。第一、第二、第三及第四時控反相器之各者包含一輸入節點、一輸出節點、一第一時脈節點及一第二時脈節點。第一時控反相器之輸入節點及輸出節點分別耦合至第四時控反相器之輸出節點及第二時控反相器之輸入節點。第三時控反相器之輸入節點及輸出節點分別耦合至第二時控反相器之輸出節點及第四時控反相器之輸入節點。第一時脈端子耦合至第一及第三時控反相器之第一時脈節點及第二及第四時控反相器之第二時脈節點。第二時脈端子耦合至第一及第三時控反相器之第二時脈節點及第二及第四時控反相器之第一時脈節點。第一鎖存器電路耦合在第一及第三時控反相器之輸出節點之間，且第二鎖存器電路耦合在第二及第四時控反相器之輸出節點之間。
本發明之另一態樣包含一種裝置，其包含耦合成一環之第一、第二、第三及第四時控反相器電路、第一、第二、第三及第四反相器電路、及第一、第二、第三及第四輸出反相器電路。第一、第二、第三及第四時控反相器電路之各者經組態以在回應於選通信號而啟動時提供具有與一輸入信號之一位準互補的一位準之一輸出信號。第一及第三時控反相器電路經組態以同時啟動且第二及第四時控反相器電路經組態以同時啟動。第一反相器電路經組態以將來自第一時控反相器電路之一輸出信號之一補數作為一輸入信號提供至第四時控反相器電路。第二反相器電路經組態以將來自第二時控反相器電路之一輸出信號之一補數作為一輸入信號提供至第一時控反相器電路。第三反相器電路經組態以將來自第三時控反相器電路之一輸出信號之一補數作為一輸入信號提供至第二時控反相器電路。第四反相器電路經組態以將來自第四時控反相器電路之一輸出信號之一補數作為一輸入信號提供至第三時控反相器電路。第一、第二、第三及第四輸出反相器電路之各者耦合至第一、第二、第三及第四時控反相器電路之一各自者，且各經組態以提供具有與一各自輸入信號互補之一位準之一各自輸出信號。
本發明之另一態樣包含一種裝置，其包含一象限分頻器電路，其經組態以接收第一及第二選通信號且經組態以回應於具有對應於一初始條件之各自時脈位準之正交時脈信號及此後箝位至一相同時脈位準之第一及第二選通信號而進入一自振盪模式以提供振盪正交時脈信號。
下文陳述特定細節以提供對本發明之實例之一充分理解。然而，熟習此項技術者將明白，可在無此等特定細節之情況下實踐本發明之實例。此外，本文中描述之本發明之特定實例不應解釋為將本發明之範疇限制於此等特定實例。在其他例項中，並未詳細展示熟知電路、控制信號、時序協定及軟體操作以便避免不必要地混淆本發明之實施例。另外，諸如「耦合(couples)」及「耦合(coupled)」之術語意謂兩個組件可直接或間接電耦合。間接耦合可暗示兩個組件透過一或多個中間組件耦合。
圖1A係一記憶體器件100之一部分之一方塊圖。記憶體器件100包含接收資料端子DQ0至DQn上之各自資料的資料接收器電路110(0)至110(n)，其中n係一整數。接收器電路110(0)至110(n)藉由相位信號P0、P1、P2及P3計時以回應於相位信號P0、P1、P2及P3而擷取各自資料。所擷取資料藉由接收器電路110(0)至110(n)提供至資料讀取/寫入控制電路120。資料讀取/寫入控制電路120經由一資料匯流排125將資料自接收器電路110(0)至110(n)提供至一記憶體陣列130。可將資料儲存於記憶體陣列130之記憶體單元中。資料讀取/寫入控制電路120可進一步透過資料傳送電路(未展示)自記憶體陣列130讀取資料且提供資料至DQ0至DQn端子。資料讀取/寫入控制電路120可包含(舉例而言)串列轉並列電路、並列轉串列電路、資料鎖存器、資料放大器、寫入放大器、以及製備待提供至記憶體陣列130或自記憶體陣列130提供之資料之其他或替代電路。
記憶體器件100進一步包含接收選通信號DQST及DQSC的一選通信號接收器電路140。DQST及DQSC信號可係可由記憶體器件100使用以對提供至DQ0至DQn端子之資料之擷取進行計時的資料選通信號。選通信號DQST及DQSC係互補的。即，在DQSC信號自一高時脈位準改變至一低時脈位準(例如，一下降時脈邊緣)的同時DQST信號自一低時脈位準改變至一高時脈位準(例如，一上升時脈邊緣)，且在DQSC信號自一低時脈位準改變至一高時脈位準的同時DQST信號自一高時脈位準改變至一低時脈位準。選通信號接收器電路140包含接收器電路142及144。接收器電路142及144被提供DQST及DQSC信號。接收器電路142及144基於DQST及DQSC信號而提供內部選通信號intDQST及intDQSC。intDQST及intDQSC信號具有與DQST及DQSC信號相同之時脈頻率。
將intDQST及intDQSC信號提供至一象限分頻器電路150。象限分頻器電路基於intDQST及intDQSC信號而提供i0、i1、i2及i3信號。i0、i1、i2及i3信號係在一高時脈位準與一低時脈位準之間變化之週期性信號，且具有一時脈頻率，其係intDQST及intDQSC信號之時脈頻率之一半。在本發明之一些實施例中，i0、i1、i2及i3信號可係多相時脈信號。多相時脈信號具有相對於彼此之不同相位。舉例而言，i0、i1、i2及i3信號具有相對於彼此之一90度相位關係及基於intDQST及intDQSC信號之一時序。特定言之，i1信號相對於i0信號偏移達90度，i2信號相對於i1信號偏移達90度，且i3信號相對於i2信號偏移達90度。i0及i2信號具有對應於intDQST信號之上升時脈邊緣之上升及下降時脈邊緣且i1及i3信號具有對應於intDQST信號之下降時脈邊緣之上升及下降時脈邊緣。i0、i1、i2及i3信號可被稱為「正交」時脈信號。圖1B係intDQST及intDQSC信號之一時序圖，且其係由一象限分頻器電路150提供之i0、i1、i2及i3信號之一時序圖。
i0、i1、i2及i3信號由象限分頻器電路150提供至各自偏壓控制反相器電路160(0)至160(3)。偏壓控制反相器電路160(0)至160(3)之各者被提供一偏壓電壓Vbias。可使用Vbias電壓來控制各偏壓控制反相器電路160(0)至160(3)之一操作點(舉例而言)以調整溫度、功率、電壓等等之漂移。偏壓控制反相器電路160(0)至160(3)提供各自相位信號P0、P1、P2及P3。將相位信號P0、P1、P2及P3提供至資料接收器電路110(0)至110(n)，其等用於對資料接收器電路110(0)至110(n)進行計時以擷取提供至DQ0至DQn端子之資料，如先前描述。
將瞭解，記憶體器件100可包含除圖1A中展示以外的額外電路及端子，諸如時脈信號、命令/位址端子等等，為了簡潔起見且為避免不必要地混淆所描述標的，該等額外電路及端子已自圖1A省略。
圖2係一習知象限分頻器電路200之一實例之一示意圖。象限分頻器200回應於intDQST及intDQSC信號而提供i0、i1、i2及i3信號。如先前描述，intDQST及intDQSC信號係互補的。i0、i1、i2及i3信號係在一高時脈位準與一低時脈位準之間變化之週期性信號，且具有一時脈頻率，其係intDQST及intDQSC信號之時脈頻率之一半。i0、i1、i2及i3信號彼此具有一90度相對相位關係且可被稱為「正交」時脈信號。
象限分頻器電路200包含D正反器(DFF)電路202、204、210、212、214及216。DFF電路藉由intDQST及intDQSC信號計時以鎖存提供至各自D輸入節點之邏輯位準且在各自Q輸出節點處提供對應邏輯位準。回應於分別具有高時脈位準及低時脈位準之intDQST及intDQSC信號而對DFF電路202、210及212進行計時。回應於分別具有低時脈位準及高時脈位準之intDQST及intDQST信號而對DFF電路204、214及216進行計時。象限分頻器電路200進一步包含反相器電路222、224、226及228。反相器電路222接收來自DFF電路210之輸出以提供i0信號。反相器電路224接收來自DFF電路214之輸出以提供i1信號。反相器電路226接收來自DFF電路212之輸出以提供i2信號。反相器電路228接收來自DFF電路216之輸出以提供i3信號。
在操作中，當intDQST及intDQSC信號在高時脈位準與低時脈位準之間計時時，DFF電路202及204分別循序地鎖存各自輸入且透過反相器電路208及206提供各自輸出至DFF電路212及210。intDQST及DQSC信號之後續轉變分別引起DFF電路210及212以鎖存各自輸入且將各自輸出提供至反相器222及226，且提供至DFF電路214及216。接著，DFF電路214及216分別回應於intDQST及intDQSC信號之後續轉變而提供各自輸出至反相器電路224及228以提供i1及i3信號。所得i0、i1、i2及i3信號係具有一時脈頻率之正交信號，該時脈頻率係intDQST及intDQSC信號之時脈頻率之一半，如先前描述。
雖然象限分頻器電路200能夠提供具有intDQST及intDQSC信號之時脈頻率之一半之正交信號i0、i1、i2及i3，但象限分頻器電路200具有若干缺點。舉例而言，intDQST及intDQSC信號之輸入至提供i0、i1、i2及i3時脈信號時之間之路徑延遲時間相對較長，從而要求DFF電路之輸入及輸出信號在提供i0、i1、i2及i3信號之前傳播通過DFF電路之多個層級。當intDQST及intDQSC信號開始自相同時脈位準計時時(例如，intDQST及intDQSC信號兩者處於一高邏輯位準或兩者處於一低邏輯位準)出現另一缺點。象限分頻器電路200具有從intDQST及intDQSC信號開始自相同時脈位準計時時至提供具有正確正交相位關係及時脈頻率之i0、i1、i2及i3時的一相對較長恢復時間。另一缺點係象限分頻器電路200相對較大，此係因為其包含若干電路，許多電路係複雜電路(例如，六個DFF電路)。因此，可期望替代象限分頻器電路。
圖3A圖解說明根據本發明之一實施例之一象限分頻器電路300。象限分頻器電路300回應於intDQST及intDQSC信號而提供多相信號i0、i1、i2及i3。象限分頻器電路300包含時控反相器電路302、304、306及308。時控反相器電路302、304、306及308耦合成一環，其中時控反相器電路302之一輸出節點耦合至時控反相器電路304之一輸入節點，時控反相器電路304之一輸出節點耦合至時控反相器電路306之一輸入節點，時控反相器電路306之一輸出節點耦合至時控反相器電路308之一輸入節點，且時控反相器電路308之一輸出節點耦合至時控反相器電路302之一輸入節點。時控反相器電路302、304、306及308之各者包含一真時脈節點T及一互補時脈節點C。時控反相器電路302及306之T時脈節點及時控反相器304及308之C時脈節點經提供有intDQST信號。時控反相器電路302及306之C時脈節點及時控反相器電路304及308之T時脈節點經提供有intDQSC信號。如先前描述，intDQSC信號與intDQST信號互補。
在啟動時，時控反相器電路302、304、306及308在各自輸出節點處提供具有與各自輸入節點處提供之一輸入信號之一位準互補的一位準之一輸出信號。當intDQST信號改變至一高時脈位準且intDQSC信號改變至一低時脈位準時，時控反相器電路302及306處於作用中。當intDQST信號改變至一低時脈位準且intDQSC信號改變至一高時脈位準時，時控反相器電路304及308處於作用中。
象限分頻器電路300進一步包含反相器電路322、324、326及328。反相器電路322及326耦合在時控反相器電路302之輸出節點與時控反相器電路306之輸出節點之間。反相器電路322及326形成用於時控反相器電路302及306之輸出之一鎖存器電路。特定言之，反相器電路322之一輸出節點耦合至反相器電路326之一輸入節點且反相器電路326之一輸出節點耦合至反相器電路322之一輸入節點，且反相器電路322之輸入節點耦合至時控反相器電路306之輸出節點且反相器電路326之輸入節點耦合至時控反相器302之輸出節點。反相器電路324及328耦合在時控反相器電路304之輸出節點與時控反相器電路308之輸出節點之間。反相器電路324及328形成用於時控反相器電路304及308之輸出之一鎖存器電路。特定言之，反相器電路324之一輸出節點耦合至反相器電路328之一輸入節點且反相器電路328之一輸出節點耦合至反相器電路324之一輸入節點，且反相器電路324之輸出節點耦合至時控反相器電路308之輸出節點且反相器電路328之輸出節點耦合至時控反相器304之輸出節點。
耦合在i0int與i2int節點之間之反相器電路322及326可充當一鎖存器電路以在時控反相器之一Hi-Z (高阻抗)狀態期間保持各自位準。類似地，耦合在i1int與i3int節點之間之反相器電路324及328可充當另一鎖存器電路以在時控反相器之一Hi-Z (高阻抗)狀態期間保持各自位準。
反相器電路312、318、316及314分別自時控反相器電路302、308、306及304之輸出節點接收輸出信號i0int、i1int、i2int、i3int，且提供各自輸出信號i0、i1、i2及i3。如將在下文更詳細地描述，輸出信號i0、i1、i2及i3具有相對於彼此之一90度相位，且可被稱為「正交」時脈信號。輸出信號亦具有一時脈頻率，其係intDQST及intDQSC信號之時脈頻率之一半。i0、i1、i2及i3信號之相位關係及頻率與針對圖1B之i0、i1、i2及i3信號展示之相位關係及頻率相同。
圖3B係根據本發明之一實施例之一時控反相器電路330之一示意圖。時控反相器電路330包含一反相器，其包含p型電晶體334及n型電晶體336。應注意，p型及n型可分別指示p通道及n通道。將一輸入信號IN提供至耦合至p型電晶體334及n型電晶體336之閘極之一輸入節點，且在耦合至p型電晶體334及n型電晶體336之汲極之一輸出節點處提供一輸出信號OUT。時控反相器電路330進一步包含耦合至p型電晶體334之p型電晶體332及耦合至n型電晶體336之n型電晶體338。p型電晶體332經組態以自一電壓供應器(例如，VDD)接收一上拉電壓且n型電晶體338經組態以自一電壓參考(例如，接地)接收一下拉電壓。n型電晶體338之一閘極耦合至一真時脈節點T且p型電晶體332之一閘極耦合至一互補時脈節點C。互補時脈信號(例如，intDQST及intDQSC)分別提供至T及C節點以啟動時控反相器電路330。在操作中，時控反相器電路330在藉由T節點處之一高時脈位準及C節點處之一低時脈位準啟動時提供一OUT信號(其為IN信號之補數)。當時控反相器電路藉由T節點處之一低時脈位準及C節點處之一高時脈位準撤銷啟動時，時控反相器電路330處於一高阻抗狀態且輸出節點浮動。
在本發明之一些實施例中，時控反相器電路330可用於圖3A之象限分頻器電路300之時控反相器電路302、304、306及308。
圖4係包含作為時控反相器電路302、304、306及308之圖3B之時控反相器電路330之象限分頻器電路300之一示意圖。圖4中亦更詳細地展示反相器電路322、324、326及328。反相器電路322、324、326及328之各者包含一p型電晶體及一n型電晶體。各反相器電路322、324、326及328之輸入節點耦合至p型電晶體及n型電晶體之閘極，且輸出節點耦合至p型電晶體及n型電晶體之汲極。
將參考圖3及圖4且亦參考圖5來描述象限分頻器電路300之操作。
圖5係根據本發明之一實施例之象限分頻器電路300之操作期間之各種信號的一時序圖。圖5之時序圖展示藉由象限分頻器電路300起始計時之四種情況。
參考時間T0至T2來展示一第一情況。在時間T0之前，DQST信號(其表示intDQST信號)處於一低時脈位準且DQSC信號(其表示intDQSC信號)處於一高時脈位準。亦在時間T0之前，i0int及i1int信號處於一高時脈位準且i2int及in3int信號處於一低時脈位準。因此，由反相器電路312及318提供之i0及i1信號處於一低時脈位準且由反相器電路316及314提供之i2及i3信號處於一高時脈位準。
當在時間T0 DQST信號改變至一高時脈位準且DQSC信號改變至一低時脈位準時，啟動時控反相器302及306且i0int信號改變至一低時脈位準且i2int信號改變至一高時脈位準。時控反相器304及306由於高時脈位準DQST信號及低時脈位準DQSC信號而保持不作用。因此，i0信號改變至一高時脈位準且i2信號改變至一低時脈信號。
在時間T1，DQST信號改變至一低時脈位準且DQSC信號改變至一高時脈位準。撤銷啟動時控反相器302及306且啟動時控反相器304及308。回應於啟動時控反相器304及308，i1int信號改變至一低時脈位準且i3int信號改變至一高時脈位準。當i1int及i3int信號改變時，i1信號及i3信號分別改變至高時脈位準及低時脈位準。
在時間T2，DQST信號再次改變至一高時脈位準且DQSC信號改變至一低時脈位準，從而引起啟動時控反相器302及306且撤銷啟動時控反相器304及308。作為回應，i0int及i2int信號分別改變至高時脈位準及低時脈位準，且i0及i2信號分別改變至低時脈位準及高時脈位準。
當DQST及DQSC信號繼續在高時脈位準與低時脈位準之間變化時，時控反相器302及306以及時控反相器304及308交替地啟動及撤銷啟動以提供i0int及i2int以及i1int及i3int之振盪信號。在i0int及i2int信號以及i1int及i3int信號之振盪期間，反相器電路322及326用作一鎖存器以鎖存i0int及i2int信號之時脈位準且反相器電路324及328用作一鎖存器以鎖存i1int及i3int信號之時脈位準。
如先前在第一情況實例中描述，i0及i2信號之振盪以DQST信號自低時脈位準至高時脈位準及DQSC信號自高時脈位準至低時脈位準之一第一變化(例如，在時間t0)開始且i1及i3信號之振盪以DQST信號自高時脈位準至低時脈位準及DQSC信號自低時脈位準至高時脈位準之一第一變化開始。回應於DQST及DQSC信號之時脈位準之第一變化，i0、i1、i2及i3信號之振盪之起始相對即時。達成一自振盪狀態且i0、i1、i2及i3信號繼續振盪。
參考時間T3至T5來展示一第二情況。在時間T3之前，DQST信號處於一高時脈位準且DQSC信號處於一低時脈位準。亦在時間T3之前，i0int及i3int信號處於一低時脈位準且i1int及in2int信號處於一高時脈位準。因此，由反相器電路312及318提供之i0及i3信號處於一高時脈位準且由反相器電路316及314提供之i1及i2信號處於一低時脈位準。
當在時間T3 DQST信號改變至一低時脈位準且DQSC信號改變至一高時脈位準時，啟動時控反相器304及308且i1int信號改變至一低時脈位準且i3int信號改變至一高時脈位準。時控反相器302及306由於低時脈位準DQST信號及高時脈位準DQSC信號而保持不作用。因此，i1信號改變至一高時脈位準且i3信號改變至一低時脈信號。
在時間T4，DQST信號改變至一高時脈位準且DQSC信號改變至一低時脈位準。撤銷啟動時控反相器304及308且啟動時控反相器302及306。回應於啟動時控反相器302及306，i0int信號改變至一高時脈位準且i2int信號改變至一低時脈位準。當i0int及i2int信號改變時，i0信號及i2信號分別改變至低時脈位準及高時脈位準。
在時間T5，DQST信號再次改變至一低時脈位準且DQSC信號改變至一高時脈位準，從而引起啟動時控反相器304及308且撤銷啟動時控反相器302及306。作為回應，i1int及i3int信號分別改變至高時脈位準及低時脈位準，且i1及i3信號分別改變至低時脈位準及高時脈位準。
當DQST及DQSC信號繼續在低時脈位準與高時脈位準之間變化時，時控反相器304及308以及時控反相器302及306交替地啟動及撤銷啟動以提供i1int及i3int以及i0int及i2int之振盪信號。在i1int及i3int信號以及i0int及i2int信號之振盪期間，反相器電路322及326用作一鎖存器以鎖存i0int及i2int信號之時脈位準且反相器電路324及328用作一鎖存器以鎖存i1int及i3int信號之時脈位準。
如先前在第二情況實例中描述，i1及i3信號之振盪以DQST信號自高時脈位準至低時脈位準及DQSC信號自低時脈位準至高時脈位準之一第一變化(例如，在時間t3)開始且i0及i2信號之振盪以DQST信號自低時脈位準至高時脈位準及DQSC信號自高時脈位準至低時脈位準之一第一變化開始。回應於DQST及DQSC信號之時脈位準之第一變化，i0、i1、i2及i3信號之振盪之起始相對即時。達成一自振盪狀態且i0、i1、i2及i3信號繼續振盪。
參考時間T6至T10來展示一第三情況。在時間T6之前，DQST信號處於一高時脈位準且DQSC信號亦處於一高時脈位準。在此一條件中，未啟動時控反相器電路(例如，參考圖3B之時控反相器電路，在n型電晶體338經啟動時， p型電晶體332未經啟動)。所得i0int、i1int、i2int及i3int不可預測。然而，歸因於由藉由反相器電路322及326形成及藉由反相器電路324及328形成之鎖存器對各自時脈位準之鎖存，已知i0、i1、i2及i3信號之時脈位準。如圖5之實例中展示，在時間T6之前，i0、i1及i2信號處於高時脈位準且i3信號處於低時脈位準。
當在時間T6 DQSC信號改變至低時脈位準且DQST信號保持在高時脈位準時，啟動時控反相器電路302及306且未啟動時控反相器電路304及308。i0int信號開始轉變至高時脈位準且i3int信號開始轉變至低時脈位準，此導致i0信號透過反相器電路312改變至一低時脈位準且i3信號在時間T6透過反相器電路314改變至一高時脈位準。在時間T7，DQST及DQSC信號分別改變至低時脈位準及高時脈位準，從而啟動時控反相器電路304及308且撤銷啟動時控反相器電路302及306。i1int信號開始改變至高時脈位準，從而引起i1信號在時間T7透過反相器電路318改變至低時脈位準。
在時間T8，DQST及DQSC信號分別改變至高時脈位準及低時脈位準，從而啟動時控反相器電路302及306且撤銷啟動時控反相器電路304及308。i2int信號開始改變至高時脈位準，從而引起i2信號在時間T8透過反相器電路316改變至低時脈位準。DQST及DQSC信號在時間T9及T10繼續計時，交替地撤銷啟動及啟動時控反相器電路302及306以及時控反相器電路304及308以提供變化i0int及i2int信號及變化i1int及i3int信號。因此，i0及i2以及i1及i3信號繼續在高時脈位準與低時脈位準之間振盪。在i1int及i3int信號以及i0int及i2int信號之振盪期間，反相器電路322及326用作一鎖存器以鎖存i0int及i2int信號之時脈位準且反相器電路324及328用作一鎖存器以鎖存i1int及i3int信號之時脈位準。
參考時間T11至T15來展示一第四情況。在時間T11之前，DQST信號處於一低時脈位準且DQSC信號亦處於一低時脈位準。在此一條件中，未啟動時控反相器電路(例如，參考圖3B之時控反相器電路，在p型電晶體332經啟動時，n型電晶體338未經啟動)。所得i0int、i1int、i2int及i3int不可預測。然而，歸因於由藉由反相器電路322及326形成及藉由反相器電路324及328形成之鎖存器對各自時脈位準之鎖存，已知i0、i1、i2及i3信號之時脈位準。如圖5之實例中展示，在時間T11之前，i0及i1信號處於高時脈位準且i2及i3信號處於低時脈位準。
當在時間T11 DQST信號改變至高時脈位準且DQSC信號保持在低時脈位準時，啟動時控反相器電路302及306且未啟動時控反相器電路304及308。i0int信號開始轉變至高時脈位準且i2int信號開始轉變至低時脈位準，此引起i0信號透過反相器電路312改變至一低時脈位準且i2信號在時間T11透過反相器電路316改變至一高時脈位準。在時間T12，DQST及DQSC信號分別改變至低時脈位準及高時脈位準，從而啟動時控反相器電路304及308且撤銷啟動時控反相器電路302及306。i1int信號開始改變至高時脈位準且i3int信號開始轉變至低時脈位準，此引起i1信號透過反相器電路318改變至低時脈位準且i3信號在時間T12改變至高時脈位準。
在時間T13，DQST及DQSC信號分別改變至高時脈位準及低時脈位準，從而啟動時控反相器電路302及306且撤銷啟動時控反相器電路304及308。i0int信號改變至低時脈位準且i2int信號改變至高時脈位準，此引起i0信號透過反相器電路312改變至一高時脈位準且i2信號在時間T13透過反相器電路316改變至一低時脈位準。DQST及DQSC信號在時間T14及T15繼續計時，交替地撤銷啟動及啟動時控反相器電路302及306以及時控反相器電路304及308以提供變化i0int及i2int信號及變化i1int及i3int信號。因此，i0及i2以及i1及i3信號繼續在高時脈位準與低時脈位準之間振盪。因此，i0及i2以及i1及i3信號繼續在高時脈位準與低時脈位準之間振盪。
快速回應於DQST及DQSC信號之時脈位準之第一變化，針對第三及第四情況之i0、i1、i2及i3信號之振盪之起始如同第一及第二情況般係相對即時的。象限分頻器電路300在DQST及DQSC信號被箝位在彼此相同之邏輯(高或低)位準期間進入自振盪模式。在第三及第四情況之實例中，i0、i1、i2及i3信號在自DQST及DQSC信號之第一計時之兩個時脈循環內(即，至第三情況之時間T10及第四情況之時間T15時)達成振盪。
圖6A係根據本發明之一實施例之象限分頻器電路300之一自振盪模式之一時序圖。圖6B係圖6A之自振盪模式之一自振盪狀態圖。
在時間T0，DQST及DQSC信號分別處於高時脈位準及低時脈位準。啟動時控反相器電路302及306且未啟動時控反相器電路304及308。i0int及i2int信號分別改變至低時脈位準及高時脈位準，此引起由反相器電路312提供之i0信號改變至高時脈位準且引起由反相器電路316提供之i2信號改變至低時脈位準。
在時間T1，DQST及DQSC信號分別處於低時脈位準及高時脈位準。啟動時控反相器電路304及308且未啟動時控反相器電路302及306。i1int及i3int信號分別改變至低時脈位準及高時脈位準，此引起由反相器電路318提供之i1信號改變至高時脈位準且引起由反相器電路314提供之i3信號改變至低時脈位準。
在時間T2，DQST及DQSC信號分別再次處於高時脈位準及低時脈位準。再次啟動時控反相器電路302及306且未啟動時控反相器電路304及308。i0int及i2int信號分別改變至高時脈位準及低時脈位準，此引起由反相器電路312提供之i0信號改變至低時脈位準且引起由反相器電路316提供之i2信號改變至高時脈位準。
在時間T2之後，i0、i1、i2及i3信號之時脈位準係{i0,i1,i2,i3}=0110 (即，i0處於低時脈位準，i1處於高時脈位準，i2處於高時脈位準，且i3處於低時脈位準)。自此條件，象限分頻器電路300可提供繼續振盪(即，自振盪條件)之i0、i1、i2及i3信號，但DQST及DQSC信號兩者處於相同時脈位準。舉例而言，如圖6A中展示，DQST及DQSC信號兩者在時間T3處於高時脈位準。
i0int、i1int、i2int及i3int信號繼續改變足以引起反相器電路312、318、316及314提供振盪i0、i1、i2及i3時脈信號的時脈位準。舉例而言，如圖6A中展示，且亦參考圖6B，自時間T2與T3之間之條件{i0,i1,i2,i3}=0110，i0、i1、i2及i3信號之時脈位準改變至{i0,i1,i2,i3}=0111。自時間T3與T4之間之條件{i0,i1,i2,i3}=0111，i0、i1、i2及i3信號之時脈位準改變至{i0,i1,i2,i3}=0011。儘管DQST及DQSC信號兩者保持在高時脈位準，i0、i1、i2及i3信號之時脈位準繼續改變。i0、i1、i2及i3信號自時間T4與T5之間之{i0,i1,i2,i3}=0011改變且接著至時間T5與T6之間之{i0,i1,i2,i3}=1011，且接著至時間T6與T7之間之{i0,i1,i2,i3}=1001，至時間T7與T8之間之{i0,i1,i2,i3}=1101，至時間T8與T9之間之{i0,i1,i2,i3}=1100，至時間T9與T10之間之{i0,i1,i2,i3}=1110，且改變回至時間T10與T11之間之{i0,i1,i2,i3}=0110。如之前在時間T3與T4之間，i0、i1、i2及i3信號自0110改變至時間T11與T12之間之0111。在自0110再次重複循環之前，i0、i1、i2及i3之狀態繼續如先前參考時間T4至T10描述般改變。
圖6B中展示i0、i1、i2及i3信號透過不同狀態自{i0,i1,i2,i3}=0110改變至0111、0011、1011、1001、1101、1100、1110且在重複之前改變回至{i0,i1,i2,i3}=0110之循環。
圖6B展示在象限分頻器電路300之自振盪期間通過i0、i1、i2及i3信號之不同狀態之進展。如展示，亦參考圖6A，圖6B之條件610表示時間T2與T3之間之i0、i1、i2及i3信號之狀態。條件620表示在DQST及DQSC信號兩者改變至高時脈位準之後時間T3與T4之間之i0、i1、i2及i3信號之狀態。條件630表示時間T4與T5之間之i0、i1、i2及i3信號之狀態。條件640表示時間T5與T6之間之i0、i1、i2及i3信號之狀態。條件650表示時間T6與T7之間之i0、i1、i2及i3信號之狀態。條件660表示時間T7與T8之間之i0、i1、i2及i3信號之狀態。條件670表示時間T8與T9之間之i0、i1、i2及i3信號之狀態。條件680表示時間T9與T10之間之i0、i1、i2及i3信號之狀態。條件690表示時間T10與T11之間之i0、i1、i2及i3信號之狀態。自條件690，循環藉由改變至條件620而重複，條件620表示時間T11與T12之間之i0、i1、i2及i3信號之狀態。
圖7A至圖7I係根據本發明之一實施例之先前針對自振盪描述之i0、i1、i2及i3之各種條件下之象限分頻器電路300的示意圖。
圖7A展示針對條件610之象限分頻器電路300，即，DQST及DQSC信號分別處於高時脈位準及低時脈位準，且{i0,i1,i2,i3}=0110 (在圖7A至圖7I中，「L」=0且「H」=1)。啟動時控反相器電路302及306且未啟動時控反相器電路304及308。
圖7B展示在自條件610改變至條件620 (參考圖6B)時之象限分頻器電路300。DQST及DQSC信號兩者處於高時脈位準，從而啟動時控反相器電路302、304、306及308之n型電晶體338且未啟動p型電晶體332 (參考圖3B)。提供至時控反相器電路304之輸入節點之高時脈位準引起時控反相器電路304之經啟動n型電晶體336及338在其輸出節點處提供一低時脈位準i3int信號(H→L)。在時控反相器電路304之輸出節點處提供之i3int信號之低時脈位準藉由反相器電路314反相以提供一高時脈位準i3信號(L→H)。因此，i0、i1、i2及i3信號之狀態自0110改變至{i0,i1,i2,i3}=0111。
圖7C展示在自條件620改變至條件630時之象限分頻器電路300。儘管DQST及DQSC信號兩者保持在高時脈位準，然時控反相器電路304之輸出節點處之低時脈位準藉由反相器電路324反相以提供一高時脈位準i1int信號(L→H)。在反相器電路324之輸出節點處提供之i1int信號之高時脈位準藉由反相器電路318反相以提供一高時脈位準i1信號(H→L)。因此，i0、i1、i2及i3信號之狀態自0111改變至{i0,i1,i2,i3}=0011。
圖7D展示在自條件630改變至條件640時之象限分頻器電路300。反相器電路324之輸出節點處之高時脈位準i3int信號透過時控反相器電路302之經啟動n型電晶體336及338反相以提供一低時脈位準i0int信號(H→L)。在時控反相器電路302之輸出節點處提供之i0int信號之低時脈位準藉由反相器電路312反相以提供一高時脈位準i0信號(L→H)。因此，i0、i1、i2及i3信號之狀態自0011改變至{i0,i1,i2,i3}=1011。
圖7E展示在自條件640改變至條件650時之象限分頻器電路300。時控反相器電路302之輸出節點處之低時脈位準i0int信號藉由反相器電路326反相以提供一高時脈位準i2int信號(L→H)。在反相器電路326之輸出節點處提供之i2int信號之高時脈位準藉由反相器電路316反相以提供一低時脈位準i2信號(H→L)。因此，i0、i1、i2及i3信號之狀態自1011改變至{i0,i1,i2,i3}=1001。
圖7F展示在自條件650改變至條件660時之象限分頻器電路300。反相器電路326之輸出節點處之高時脈位準i2int信號透過時控反相器電路308之經啟動n型電晶體336及338反相以提供一低時脈位準i1int信號(H→L)。在時控反相器電路308之輸出節點處提供之i1int信號之低時脈位準藉由反相器電路318反相以提供一高時脈位準i1信號(L→H)。因此，i0、i1、i2及i3信號之狀態自1001改變至{i0,i1,i2,i3}=1101。
圖7G展示在自條件660改變至條件670時之象限分頻器電路300。時控反相器電路308之輸出節點處之低時脈位準i1int信號藉由反相器電路328反相以提供一高時脈位準i3int信號(L→H)。在反相器電路328之輸出節點處提供之i3int信號之高時脈位準藉由反相器電路314反相以提供一低時脈位準i3信號(H→L)。因此，i0、i1、i2及i3信號之狀態自1101改變至{i0,i1,i2,i3}=1100。
圖7H展示在自條件670改變至條件680時之象限分頻器電路300。反相器電路328之輸出節點處之高時脈位準i3int信號透過時控反相器電路306之經啟動n型電晶體336及338反相以提供一低時脈位準i2int信號(H→L)。在時控反相器電路306之輸出節點處提供之i2int信號之低時脈位準藉由反相器電路316反相以提供一高時脈位準i2信號(L→H)。因此，i0、i1、i2及i3信號之狀態自1100改變至{i0,i1,i2,i3}=1110。
圖7I展示在自條件680改變至條件690時之象限分頻器電路300。時控反相器電路306之輸出節點處之低時脈位準i2int信號藉由反相器電路322反相以提供一高時脈位準i0int信號(L→H)。在反相器電路322之輸出節點處提供之i0int信號之高時脈位準藉由反相器電路312反相以提供一低時脈位準i0信號(H→L)。因此，i0、i1、i2及i3信號之狀態自1110改變至{i0,i1,i2,i3}=0110。
象限分頻器電路300自圖7I之條件690改變至圖7B之條件620。條件在自振盪期間繼續改變，前進通過先前描述之條件之各者以提供振盪i0、i1、i2及i3信號。
雖然已參考分別自高時脈位準及低時脈位準改變至兩者具有高時脈位準之DQST及DQSC信號來描述圖6A及圖6B以及圖7A至圖7I，但將瞭解，其他條件序列對於DQST及DQSC信號之不同狀態係可行的。舉例而言，DQST及DQSC信號可分別自高時脈位準及低時脈位準改變至兩者具有低時脈位準。另一實例係其中DQST及DQSC信號分別自低時脈位準及高時脈位準改變至兩者具有高時脈位準。另一實例係其中DQST及DQSC信號分別自低時脈位準及高時脈位準改變至兩者具有低時脈位準。將瞭解，象限分頻器電路300可自DQST及DQSC信號之初始狀態之各種組合達成自振盪以提供振盪i0、i1、i2及i3信號。
圖8A及圖8B係針對DQST及DQSC信號之不同初始狀態之自振盪模式之自振盪狀態圖。圖8A分別圖解說明根據本發明之一實施例之高時脈位準及低時脈位準之DQST及DQSC信號之一初始狀態。圖8B分別圖解說明根據本發明之一實施例之低時脈位準及高時脈位準之DQST及DQSC信號之一初始狀態。
圖8A展示條件610下之DQST及DQSC信號之一初始狀態。條件620(HH)至690(HH)展示DQST及DQSC自分別具有高時脈位準及低時脈位準之初始條件610改變至DQST及DQSC信號兩者具有高時脈位準的序列，其中i0、i1、i2及i3信號之狀態{i0,i1,i2,i3}=0110。條件620(HH)至690(HH)對應於參考圖6B描述之條件620至690，但在圖8A中另外用「(HH)」標記。因此，對條件620至690及其序列之先前描述亦適用於條件620(HH)至690(HH)。為了簡潔起見，將不參考圖8A再次詳細描述條件620(HH)至690(HH)。
條件620(LL)至690(LL)展示DQST及DQSC自具有高時脈位準及低時脈位準之初始條件610改變至DQST及DQSC信號兩者具有低時脈位準的序列，其中i0、i1、i2及i3信號之狀態{i0,i1,i2,i3}=0110。改變至DQST及DQSC信號兩者之低時脈位準啟動時控反相器電路302、304、306及308之p型電晶體332且未啟動n型電晶體338 (參考圖3B)。因此，當提供至各自輸入節點之信號處於低時脈位準時，時控反相器302、304、306及308在各自輸出節點處提供高時脈位準。藉由條件620(LL)至690(LL)展示所得條件序列。
舉例而言，當DQST及DQSC自分別具有高時脈位準及低時脈位準改變至兩者具有低時脈位準(即，自條件610改變至條件620(LL))時，由時控反相器電路308提供之i1int信號改變至一高時脈位準。高時脈位準i1int信號引起反相器電路318提供一低時脈位準i1信號。因此，i0、i1、i2及i3信號之狀態自0110改變至{i0,i1,i2,i3}=0010。
對於條件630(LL)，高時脈位準i1int信號藉由反相器電路328反相以提供一低時脈位準i3int信號。i3int信號之低時脈位準藉由反相器電路314反相以提供一高時脈位準i3信號。因此，i0、i1、i2及i3信號之狀態自0010改變至{i0,i1,i2,i3}=0011。
對於條件640(LL)，低時脈位準i3int信號透過時控反相器306之經啟動p型電晶體332及334反相以提供一高時脈位準i2int信號。i2int信號之高時脈位準藉由反相器電路316反相以提供一低時脈位準i2信號。因此，i0、i1、i2及i3信號之狀態自0011改變至{i0,i1,i2,i3}=0001。
對於條件650(LL)，高時脈位準i2int信號藉由反相器電路322反相以提供一低時脈位準i0int信號。i0int信號之低時脈位準藉由反相器電路312反相以提供一高時脈位準i0信號。因此，i0、i1、i2及i3信號之狀態自0001改變至{i0,i1,i2,i3}=1001。
對於條件660(LL)，低時脈位準i0int信號透過時控反相器304之經啟動p型電晶體332及334反相以提供一高時脈位準i3int信號。i3int信號之高時脈位準藉由反相器電路314反相以提供一低時脈位準i3信號。因此，i0、i1、i2及i3信號之狀態自1001改變至{i0,i1,i2,i3}=1000。
對於條件670(LL)，高時脈位準i2int信號藉由反相器電路324反相以提供一低時脈位準i1int信號。i1int信號之低時脈位準藉由反相器電路318反相以提供一高時脈位準i1信號。因此，i0、i1、i2及i3信號之狀態自1000改變至{i0,i1,i2,i3}=1100。
對於條件680(LL)，低時脈位準i1int信號透過時控反相器302之經啟動p型電晶體332及334反相以提供一高時脈位準i0int信號。i0int信號之高時脈位準藉由反相器電路312反相以提供一低時脈位準i0信號。因此，i0、i1、i2及i3信號之狀態自1100改變至{i0,i1,i2,i3}=0100。
對於條件690(LL)，高時脈位準i0int信號藉由反相器電路326反相以提供一低時脈位準i2int信號。i2int信號之低時脈位準藉由反相器電路316反相以提供一高時脈位準i2信號。因此，i0、i1、i2及i3信號之狀態自0100改變至{i0,i1,i2,i3}=0110。
象限分頻器電路300自條件690(LL)改變至條件620(LL)。條件在自振盪期間繼續改變，前進通過先前描述之條件之各者以提供振盪i0、i1、i2及i3信號。
針對分別具有高時脈位準及低時脈位準之DQST及DQSC之初始條件之i0、i1、i2及i3信號之狀態(其等在DQST及DQSC經箝位至相同時脈位準之後導致自振盪)已被描述為{i0,i1,i2,i3}=0110。然而，當DQST及DQSC分別具有高時脈位準及低時脈位準且接著改變至具有相同時脈位準時，可使用i0、i1、i2及i3信號之其他初始狀態來達成自振盪。舉例而言，i0、i1、i2及i3信號之另一初始狀態可係{i0,i1,i2,i3}=1001。即，當DQST及DQSC分別具有高時脈位準及低時脈位準且{i0,i1,i2,i3}=1001時，在DQST及DQSC經箝位至相同時脈位準之前，象限分頻器電路300可針對一初始條件進入自振盪。更一般言之，針對分別具有高時脈位準及低時脈位準之DQST及DQSC在經箝位至相同時脈位準之前之自振盪之i0、i1、i2及i3之狀態之規則係(滿足全部四個條件):
(1) i0及i2信號互補；(2) i1及i3信號互補；(3) i0及i1信號互補；及(4) i2及i3信號互補。
圖8B展示條件810下之DQST及DQSC信號之一初始狀態。條件820(HH)至890(HH)展示DQST及DQSC自分別具有低時脈位準及高時脈位準之初始條件810改變至DQST及DQSC信號兩者具有高時脈位準的序列，其中i0、i1、i2及i3信號之狀態{i0,i1,i2,i3}=0011。改變至DQST及DQSC信號兩者之高時脈位準啟動時控反相器電路302、304、306及308之n型電晶體338且未啟動p型電晶體332 (參考圖3B)。因此，當提供至各自輸入節點之信號處於高時脈位準時，時控反相器302、304、306及308在各自輸出節點處提供低時脈位準。藉由條件820(HH)至890(HH)展示所得條件序列。
舉例而言，當DQST及DQSC自分別具有低時脈位準及高時脈位準改變至兩者具有高時脈位準(即，自條件810改變至條件820(HH))時，時控反相器電路302之n型電晶體336及338引起i0int信號改變至一低時脈位準。低時脈位準i0int信號引起反相器電路312提供一高時脈位準i0信號。因此，i0、i1、i2及i3信號之狀態自0011改變至{i0,i1,i2,i3}=1011。
對於條件830(HH)，低時脈位準i0int信號藉由反相器電路326反相以提供一高時脈位準i2int信號。i2int信號之高時脈位準藉由反相器電路318反相以提供一高時脈位準i2信號。因此，i0、i1、i2及i3信號之狀態自1011改變至{i0,i1,i2,i3}=1001。
對於條件840(HH)，高時脈位準i2int信號透過時控反相器308之經啟動n型電晶體336及338反相以提供一低時脈位準i1int信號。i1int信號之低時脈位準藉由反相器電路318反相以提供一高時脈位準i1信號。因此，i0、i1、i2及i3信號之狀態自1001改變至{i0,i1,i2,i3}=1101。
對於條件850(HH)，低時脈位準i1int信號藉由反相器電路328反相以提供一高時脈位準i3int信號。i3int信號之高時脈位準藉由反相器電路314反相以提供一低時脈位準i3信號。因此，i0、i1、i2及i3信號之狀態自1101改變至{i0,i1,i2,i3}=1100。
對於條件860(HH)，高時脈位準i3int信號透過時控反相器306之經啟動n型電晶體336及338反相以提供一低時脈位準i2int信號。i2int信號之低時脈位準藉由反相器電路316反相以提供一高時脈位準i2信號。因此，i0、i1、i2及i3信號之狀態自1100改變至{i0,i1,i2,i3}=1110。
對於條件870(HH)，低時脈位準i2int信號藉由反相器電路322反相以提供一高時脈位準i0int信號。i0int信號之高時脈位準藉由反相器電路312反相以提供一低時脈位準i0信號。因此，i0、i1、i2及i3信號之狀態自1110改變至{i0,i1,i2,i3}=0110。
對於條件880(HH)，高時脈位準i0int信號透過時控反相器304之經啟動n型電晶體336及338反相以提供一低時脈位準i3int信號。i3int信號之低時脈位準藉由反相器電路314反相以提供一高時脈位準i3信號。因此，i0、i1、i2及i3信號之狀態自0110改變至{i0,i1,i2,i3}=0111。
對於條件890(HH)，低時脈位準i3int信號藉由反相器電路324反相以提供一高時脈位準i1int信號。i1int信號之高時脈位準藉由反相器電路318反相以提供一低時脈位準i1信號。因此，i0、i1、i2及i3信號之狀態自0111改變至{i0,i1,i2,i3}=0011。
象限分頻器電路300自條件890(HH)改變至條件820(HH)。條件在自振盪期間繼續改變，前進通過先前描述之條件之各者以提供振盪i0、i1、i2及i3信號。
條件820(LL)至890(LL)展示DQST及DQSC自分別具有低時脈位準及高時脈位準之一初始條件810改變至DQST及DQSC信號兩者具有低時脈位準的序列，其中i0、i1、i2及i3信號之狀態{i0,i1,i2,i3}=0011。改變至DQST及DQSC信號兩者之低時脈位準啟動時控反相器電路302、304、306及308之p型電晶體332且未啟動n型電晶體338 (參考圖3B)。因此，當提供至各自輸入節點之信號處於低時脈位準時，時控反相器302、304、306及308在各自輸出節點處提供高時脈位準。藉由條件820(LL)至890(LL)展示所得條件序列。
舉例而言，當DQST及DQSC自分別具有低時脈位準及高時脈位準改變至兩者具有低時脈位準(即，自條件810改變至條件820(LL))時，由時控反相器電路306提供之i2int信號改變至一高時脈位準。高時脈位準i2int信號引起反相器電路316提供一低時脈位準i2信號。因此，i0、i1、i2及i3信號之狀態自0011改變至{i0,i1,i2,i3}=0001。
對於條件830(LL)，高時脈位準i2int信號藉由反相器電路322反相以提供一低時脈位準i0int信號。i0int信號之低時脈位準藉由反相器電路312反相以提供一高時脈位準i0信號。因此，i0、i1、i2及i3信號之狀態自0001改變至{i0,i1,i2,i3}=1001。
對於條件840(LL)，低時脈位準i0int信號透過時控反相器304之經啟動p型電晶體332及334反相以提供一高時脈位準i3int信號。i3int信號之高時脈位準藉由反相器電路314反相以提供一低時脈位準i3信號。因此，i0、i1、i2及i3信號之狀態自1001改變至{i0,i1,i2,i3}=1000。
對於條件850(LL)，高時脈位準i3int信號藉由反相器電路324反相以提供一低時脈位準i1int信號。i1int信號之低時脈位準藉由反相器電路318反相以提供一高時脈位準i1信號。因此，i0、i1、i2及i3信號之狀態自1000改變至{i0,i1,i2,i3}=1100。
對於條件860(LL)，低時脈位準i1int信號透過時控反相器302之經啟動p型電晶體332及334反相以提供一高時脈位準i0int信號。i0int信號之高時脈位準藉由反相器電路312反相以提供一低時脈位準i0信號。因此，i0、i1、i2及i3信號之狀態自1100改變至{i0,i1,i2,i3}=0100。
對於條件870(LL)，高時脈位準i0int信號藉由反相器電路326反相以提供一低時脈位準i2int信號。i2int信號之低時脈位準藉由反相器電路316反相以提供一高時脈位準i2信號。因此，i0、i1、i2及i3信號之狀態自0100改變至{i0,i1,i2,i3}=0110。
對於條件880(LL)，低時脈位準i2int信號透過時控反相器308之經啟動p型電晶體332及334反相以提供一高時脈位準i1int信號。i1int信號之高時脈位準藉由反相器電路318反相以提供一低時脈位準i1信號。因此，i0、i1、i2及i3信號之狀態自0110改變至{i0,i1,i2,i3}=0010。
對於條件890(LL)，高時脈位準i1int信號藉由反相器電路328反相以提供一低時脈位準i3int信號。i3int信號之低時脈位準藉由反相器電路314反相以提供一高時脈位準i3信號。因此，i0、i1、i2及i3信號之狀態自0010改變至{i0,i1,i2,i3}=0011。
象限分頻器電路300自條件890(LL)改變至條件820(LL)。條件在自振盪期間繼續改變，前進通過先前描述之條件之各者以提供振盪i0、i1、i2及i3信號。
針對分別具有低時脈位準及高時脈位準之DQST及DQSC之初始條件之i0、i1、i2及i3信號之狀態(其等在DQST及DQSC經箝位至相同時脈位準之後導致自振盪)已被描述為{i0,i1,i2,i3}=0011。然而，當DQST及DQSC分別具有低時脈位準及高時脈位準且接著改變至具有相同時脈位準時，可使用i0、i1、i2及i3信號之其他初始狀態來達成自振盪。舉例而言，i0、i1、i2及i3信號之另一初始狀態可係{i0,i1,i2,i3}=1100。即，當DQST及DQSC分別具有低時脈位準及高時脈位準且{i0,i1,i2,i3}=1100時，在DQST及DQSC經箝位至相同時脈位準之前，象限分頻器電路300可針對一初始條件進入自振盪。更一般言之，針對分別具有低時脈位準及高時脈位準之DQST及DQSC在經箝位至相同時脈位準之前之自振盪之i0、i1、i2及i3之狀態之規則係(滿足全部四個條件):
(1) i0及i2信號互補；(2) i1及i3信號互補；(3) i0及i3信號互補；及(4) i1及i2信號互補。
根據本發明之一實施例之一象限分頻器電路可具有DQST及DQSC信號之輸入與i0、i1、i2及i3正交時脈信號之輸出之間的一短延遲時間，此係因為僅幾個反相器電路等效地插入於前向時脈路徑中。另外，即使在其中DQST及DQSC信號自兩個信號之相同箝位位準(低或高)起始計時之條件下，亦可需要DQST及DQSC信號之兩個時脈循環作為恢復時間。此外，相較於(舉例而言)如參考圖2展示及先前描述之習知象限分頻器電路，由根據本發明之一實施例之一象限分頻器電路佔用之區域佔用較少面積。
圖9圖解說明根據本發明之一實施例之一象限分頻器電路900。象限分頻器電路900回應於intDQST及intDQSC信號而提供多相信號i0、i1、i2及i3。象限分頻器電路900類似於圖3之象限分頻器電路300，且包含類似電路，在圖9中使用圖3中所使用之相同元件符號來引用類似電路。舉例而言，象限分頻器電路900包含耦合成一環之時控反相器電路302、304、306及308。反相器電路312、314、316及318分別自時控反相器電路302、304、306及308之輸出節點接收輸出信號i0int、i3int、i2int、i1int，且提供各自輸出信號i0、i1、i2及i3。
代替包含反相器電路322及326以及反相器電路324及328，象限分頻器電路900包含耦合在時控反相器電路302與306之輸出節點之間的時控反相器電路922及926，且進一步包含耦合在時控反相器電路304與308之輸出節點之間的時控反相器電路924及928。當intDQST及intDQSC信號分別具有高時脈位準及低時脈位準時，啟動時控反相器電路922及926，其亦啟動時控反相器電路304及308。當intDQST及intDQSC信號分別具有低時脈位準及高時脈位準時，啟動時控反相器電路924及928，其亦啟動時控反相器電路302及306。
由象限分頻器電路900提供之i0、i1、i2及i3信號具有相對於彼此之一90度相位，且可被稱為「正交」時脈信號。輸出信號亦具有一時脈頻率，其係intDQST及intDQSC信號之時脈頻率之一半。i0、i1、i2及i3信號之相位關係及頻率與針對圖1B之i0、i1、i2及i3信號展示之相位關係及頻率相同。
如先前論述，當DQST及DQSC信號經箝位在相同時脈位準時，象限分頻器電路300可進入自振盪以提供i0、i1、i2及i3信號。然而，當DQST及DQSC信號經箝位在相同時脈位準時，象限分頻器電路900將不進入自振盪，此係因為在DQST及DQSC信號經箝位至相同時脈位準時，時控反相器電路922、924、926及928未被完全啟動。即，當DQST及DQSC信號經箝位在相同時脈位準時，時控反相器電路922、924、926及928可具有在提供一高時脈位準信號時僅提供一低時脈位準信號或在提供一低時脈位準信號時僅提供一高時脈位準信號的可操作性。因而，當DQST及DQSC信號處於相同時脈位準時可能不會達成自振盪。
從前述內容，將瞭解，儘管本文中已出於圖解之目的描述本發明之特定實施例，然可作出各種修改而不偏離本發明之精神及範疇。因此，本發明之範疇不應限制於本文中描述之特定實施例之任一者。
100‧‧‧記憶體器件 110(0)至110(n)‧‧‧資料接收器電路 120‧‧‧資料讀取/寫入控制電路 125‧‧‧資料匯流排 130‧‧‧記憶體陣列 140‧‧‧選通信號接收器電路 142‧‧‧接收器電路 144‧‧‧接收器電路 150‧‧‧象限分頻器電路 160(0)‧‧‧偏壓控制反相器電路 160(1)‧‧‧偏壓控制反相器電路 160(2)‧‧‧偏壓控制反相器電路 160(3)‧‧‧偏壓控制反相器電路 200‧‧‧象限分頻器電路 202‧‧‧D正反器(DFF)電路 204‧‧‧D正反器(DFF)電路 206‧‧‧反相器電路 208‧‧‧反相器電路 210‧‧‧D正反器(DFF)電路 212‧‧‧D正反器(DFF)電路 214‧‧‧D正反器(DFF)電路 216‧‧‧D正反器(DFF)電路 222‧‧‧反相器電路 224‧‧‧反相器電路 226‧‧‧反相器電路 228‧‧‧反相器電路 300‧‧‧象限分頻器電路 302‧‧‧時控反相器電路 304‧‧‧時控反相器電路 306‧‧‧時控反相器電路 308‧‧‧時控反相器電路 312‧‧‧反相器電路 314‧‧‧反相器電路 316‧‧‧反相器電路 318‧‧‧反相器電路 322‧‧‧反相器電路 324‧‧‧反相器電路 326‧‧‧反相器電路 328‧‧‧反相器電路 330‧‧‧時控反相器電路 332‧‧‧p型電晶體 334‧‧‧p型電晶體 336‧‧‧n型電晶體 338‧‧‧n型電晶體 610‧‧‧條件 620‧‧‧條件 620(HH)‧‧‧條件 620(LL)‧‧‧條件 630‧‧‧條件 630(HH)‧‧‧條件 630(LL)‧‧‧條件 640‧‧‧條件 640(HH)‧‧‧條件 640(LL)‧‧‧條件 650‧‧‧條件 650(HH)‧‧‧條件 650(LL)‧‧‧條件 660‧‧‧條件 660(HH)‧‧‧條件 660(LL)‧‧‧條件 670‧‧‧條件 670(HH)‧‧‧條件 670(LL)‧‧‧條件 680‧‧‧條件 680(HH)‧‧‧條件 680(LL)‧‧‧條件 690‧‧‧條件 690(HH)‧‧‧條件 690(LL)‧‧‧條件 810‧‧‧條件 820(HH)‧‧‧條件 820(LL)‧‧‧條件 830(HH)‧‧‧條件 830(LL)‧‧‧條件 840(HH)‧‧‧條件 840(LL)‧‧‧條件 850(HH)‧‧‧條件 850(LL)‧‧‧條件 860(HH)‧‧‧條件 860(LL)‧‧‧條件 870(HH)‧‧‧條件 870(LL)‧‧‧條件 880(HH)‧‧‧條件 880(LL)‧‧‧條件 890(HH)‧‧‧條件 890(LL)‧‧‧條件 900‧‧‧象限分頻器電路 922‧‧‧時控反相器電路 924‧‧‧時控反相器電路 926‧‧‧時控反相器電路 928‧‧‧時控反相器電路 C‧‧‧互補時脈節點 DQ0至DQn‧‧‧資料端子 DQSC‧‧‧選通信號 DQST‧‧‧選通信號 i0‧‧‧信號 i0int‧‧‧輸出信號 i1‧‧‧信號 i1int‧‧‧輸出信號 i2‧‧‧信號 i2int‧‧‧輸出信號 i3‧‧‧信號 i3int‧‧‧輸出信號 IN‧‧‧輸入信號 intDQSC‧‧‧內部選通信號 intDQST‧‧‧內部選通信號 OUT‧‧‧輸出信號 P0‧‧‧相位信號 P1‧‧‧相位信號 P2‧‧‧相位信號 P3‧‧‧相位信號 T‧‧‧真時脈節點 Vbias‧‧‧偏壓電壓
圖1A係一記憶體器件之一部分之一方塊圖。
圖1B係由包含於圖1A之記憶體器件中之一象限分頻器電路提供之信號之一時序圖。
圖2係一習知象限分頻器電路之一實例之一示意圖。
圖3A係根據本發明之一實施例之一象限分頻器電路之一示意圖。
圖3B係根據本發明之一實施例之一時控反相器電路之一示意圖。
圖4係包含圖3B之時控反相器電路之圖3A之象限分頻器電路之一示意圖。
圖5係根據本發明之一實施例之圖3A之象限分頻器電路之操作期間之各種信號的一時序圖。
圖6A係根據本發明之一實施例之圖3A之象限分頻器電路之一自振盪模式之一時序圖。
圖6B係圖6A之自振盪模式之一自振盪狀態圖。
圖7A至圖7I係根據本發明之一實施例之在自振盪之各種條件下之圖3A之象限分頻器電路的示意圖。
圖8A及圖8B係根據本發明之一實施例之針對不同初始狀態之自振盪模式之自振盪狀態圖。
圖9圖解說明根據本發明之一實施例之一象限分頻器電路。
100‧‧‧記憶體器件
110(0)至110(n)‧‧‧資料接收器電路
120‧‧‧資料讀取/寫入控制電路
125‧‧‧資料匯流排
130‧‧‧記憶體陣列
140‧‧‧選通信號接收器電路
142‧‧‧接收器電路
144‧‧‧接收器電路
150‧‧‧象限分頻器電路
160(0)‧‧‧偏壓控制反相器電路
160(1)‧‧‧偏壓控制反相器電路
160(2)‧‧‧偏壓控制反相器電路
160(3)‧‧‧偏壓控制反相器電路
DQ0至DQn‧‧‧資料端子
DQST‧‧‧選通信號
DQSC‧‧‧選通信號
intDQST‧‧‧內部選通信號
intDQSC‧‧‧內部選通信號
i0‧‧‧信號
i1‧‧‧信號
i2‧‧‧信號
i3‧‧‧信號
P0‧‧‧相位信號
P1‧‧‧相位信號
P2‧‧‧相位信號
P3‧‧‧相位信號
Vbias‧‧‧偏壓電壓

Claims (20)

  1. 一種用以提供多相時脈信號之裝置，其包括：第一、第二、第三及第四時控反相器，其等各包含一輸入節點、一輸出節點、一第一時脈節點及一第二時脈節點，該第一時控反相器之該輸入節點及該輸出節點分別耦合至該第四時控反相器之該輸出節點及該第二時控反相器之該輸入節點，且該第三時控反相器之該輸入節點及該輸出節點分別耦合至該第二時控反相器之該輸出節點及該第四時控反相器之該輸入節點；第一及第二時脈端子，其等分別供應有第一及第二時脈信號，該第一時脈端子經耦合至該等第一及第三時控反相器之該等第一時脈節點及該等第二及第四時控反相器之該等第二時脈節點，該第二時脈端子經耦合至該等第一及第三時控反相器之該等第二時脈節點及該等第二及第四時控反相器之該等第一時脈節點；及第一及第二鎖存器電路，該第一鎖存器經耦合在該等第一與第三時控反相器之該等輸出節點之間，且該第二鎖存器電路經耦合在該等第二與第四時控反相器之該等輸出節點之間。
  2. 如請求項1之裝置，其中該第一鎖存器電路包括第一及第二非時控反相器；且其中該第二鎖存器電路包括第三及第四非時控反相器。
  3. 如請求項2之裝置， 其中第一及第二時脈信號經組態以互補地計時。
  4. 如請求項3之裝置，其中該等第一及第二時脈信號經組態以自該等第一及第二時脈信號兩者經箝位在相同邏輯位準起始互補地計時。
  5. 如請求項1之裝置，其中該第一鎖存器電路包括第五及第六時控反相器；且其中該第二鎖存器電路包括第七及第八時控反相器。
  6. 如請求項1之裝置，其中該等第一、第二、第三及第四時控反相器之各者包括：一p通道電晶體，其經組態以具備一上拉電壓且經組態以回應於提供至一第一時脈節點之一第一信號而啟動；一n通道電晶體，其經組態以具備一參考電壓且經組態以回應於提供至一第二時脈節點之一第二信號而啟動；及一反相器，其耦合在該p通道電晶體與n通道電晶體之間。
  7. 如請求項1之裝置，其進一步包括第一、第二、第三及第四輸出反相器，其等各耦合至該等第一、第二、第三及第四時控反相器之一各自者之該輸出節點。
  8. 一種用以提供多相時脈信號之裝置，其包括： 第一、第二、第三及第四時控反相器電路，其等耦合成一環，該第一時控反相器電路之輸出耦合至該第二時控反相器電路之輸入，該第二時控反相器電路之輸出耦合至該第三時控反相器電路之輸入，該第三時控反相器電路之輸出耦合至該第四時控反相器電路之輸入，該第四時控反相器電路之輸出耦合至該第一時控反相器電路之輸入，各時控反相器電路經組態以在回應於選通信號而啟動時提供具有與一輸入信號之一位準互補的一位準之一輸出信號，其中該等第一及第三時控反相器電路經組態而同時啟動且該等第二及第四時控反相器電路經組態而同時啟動；一第一反相器電路，其經組態以將來自該第一時控反相器電路之一輸出信號之一補數作為一輸入信號提供至該第四時控反相器電路；一第二反相器電路，其經組態以將來自該第二時控反相器電路之一輸出信號之一補數作為一輸入信號提供至該第一時控反相器電路；一第三反相器電路，其經組態以將來自該第三時控反相器電路之一輸出信號之一補數作為一輸入信號提供至該第二時控反相器電路；一第四反相器電路，其經組態以將來自該第四時控反相器電路之一輸出信號之一補數作為一輸入信號提供至該第三時控反相器電路；及第一、第二、第三及第四輸出反相器電路，其等各耦合至該等第一、第二、第三及第四時控反相器電路之一各自者，且各經組態以提供具有與一各自輸入信號互補之一位準之一各自輸出信號。
  9. 如請求項8之裝置，其中該等第一、第二、第三及第四反相器電路各包括一時控反相器電路。
  10. 如請求項9之裝置，其中同時啟動該等第二及第四反相器電路以及該等第一及第三時控反相器電路且同時啟動該等第一及第三反相器電路以及該等第二及第四時控反相器電路。
  11. 如請求項8之裝置，其中該等第一及第三反相器電路經組態以形成一第一鎖存器電路且該等第二及第四反相器電路經組態以形成一第二鎖存器電路。
  12. 如請求項8之裝置，其中由該等第一、第二、第三及第四輸出反相器電路提供之該等各自輸出信號包括正交時脈信號。
  13. 如請求項8之裝置，其中第一、第二、第三及第四時控反相器經組態以在該等選通信號經箝位在相同時脈位準時回應於該等第一、第二、第三及第四反相器電路提供來自該各自時控反相器之該等輸出信號之該補數而提供自振盪輸出信號且來自該等第一、第二、第三及第四輸出反相器電路之該等輸出信號具有對應於一初始自振盪條件之各自狀態。
  14. 一種用以提供多相時脈信號之裝置，其包括：一象限分頻器電路，其經組態以接收第一及第二選通信號且提供振盪正交時脈信號，其中該象限分頻器電路經組態以進入一自振盪模式以持續提供振盪正交時脈信號且回應於具有對應於一初始條件之各自時脈位準之正交時脈信號及此後箝位至一相同時脈位準之該等第一及第二選通信號。
  15. 如請求項14之裝置，其中該等振盪正交時脈信號具有一時脈頻率，其係該等第一及第二選通信號之一時脈頻率之一半。
  16. 如請求項14之裝置，其中該等第一及第二選通信號在經箝位至相同時脈位準之前係互補的。
  17. 如請求項14之裝置，其中該象限分頻器電路包括：第一、第二、第三及第四時控反相器電路，其中該第一時控反相器電路之一輸出節點透過一第一反相器電路耦合至該第四時控反相器電路之一輸入節點，其中該第二時控反相器電路之一輸出節點透過一第二反相器電路耦合至該第一時控反相器電路之一輸入節點，其中該第三時控反相器電路之一輸出節點透過一第三反相器電路耦合至該第二時控反相器電路之一輸入節點，且其中該第四時控反相器電路之一輸出節點透過一第四反相器電路耦合至該第三時控反相器電路之一輸入節點。
  18. 如請求項17之裝置，其中該等第一、第二、第三及第四反相器電路之各者包括一時控反相器電路。
  19. 如請求項17之裝置，其中該象限分頻器電路進一步包括：一第一輸出反相器電路，其耦合至該第一時控反相器電路之該輸出 節點；一第二輸出反相器電路，其耦合至該第二時控反相器電路之該輸出節點；一第三輸出反相器電路，其耦合至該第三時控反相器電路之該輸出節點；且一第四輸出反相器電路，其耦合至該第四時控反相器電路之該輸出節點。
  20. 如請求項14之裝置，其進一步包括：第一、第二、第三及第四偏壓控制反相器電路，其等各經耦合以自該象限分頻器電路接收該等正交時脈信號之一各自者且提供一各自相位信號；複數個接收器電路，其等各耦合至一各自資料端子且經組態以回應於來自該等第一、第二、第三及第四偏壓控制反相器電路之該等相位信號而擷取各自資料且進一步經組態以提供該所擷取資料；及資料讀取/寫入控制電路，其經組態以自該複數個接收器電路接收該所擷取資料且進一步經組態以提供待儲存於記憶體中之資料。
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