TWI482435B - 工作週期校正電路 - Google Patents

Description

工作週期校正電路

本發明係關於一種工作週期校正電路，特別係關於可提供穩定輸出時脈的工作週期校正電路。

工作週期校正電路(Duty Cycle Corrector，DCC)的功能為提供恰等於50%的工作週期，其廣泛地應用於雙倍資料速度同步動態隨機存取記憶體(Double Data Rate SDRAM，DDR SDRAM)、雙取樣類比至數位轉換器(Double-Sampling ADC)、延遲鎖定迴路(Delay Locked Loop，DLL)與鎖相迴路(Phase Locked Loop，PLL)等需要時脈訊號的上升緣與下降緣之電路。

傳統的工作週期校正電路有以下缺點：(1)因製程中的變異，無法提供穩定的輸出時脈；以及(2)若輸入時脈的工作週期不等於50%，將產生由工作電位到接地電位的短路電流(short current)，增加了功率消耗量。

為了解決前述問題，本發明提供一種工作週期校正電路，可以提供穩定的輸出時脈，並減少功率之消耗量。

本發明提供一種工作週期校正電路，包括：一SR鎖存器，用以根據一第一時脈和一第二時脈產生一第一控制信號和一第二控制信號；一第一切換器，耦接在一工作電位和一輸出節點之間，並根據上述第一控制信號選擇導通或不導通；以及一第二切換器，耦接在上述輸出節點和一接 地電位之間，並根據上述第二控制信號選擇導通或不導通，其中上述輸出節點係用以輸出一輸出時脈。

第1圖係顯示根據本發明一實施例所述之工作週期校正電路100之示意圖。如第1圖所示，工作週期校正電路100包括SR鎖存器(SR Latch)110，以及切換器(switch)120、130。SR鎖存器110可用以根據時脈CLKP和時脈CLKN產生控制信號SC1、SC2。在一實施例中，SR鎖存器110可經由設定輸入端(SET)接收時脈CLKP，並經由重設定輸入端(RESET)接收時脈CLKN；而在另一實施例中，SR鎖存器110可經由重設定輸入端(RESET)接收時脈CLKP，並經由設定輸入端(SET)接收時脈CLKN。切換器120係耦接在工作電位VDD和輸出節點OUT之間，並根據控制信號SC1選擇導通或不導通。相似地，切換器130係耦接在輸出節點OUT和接地電位VSS之間，並根據控制信號SC2選擇導通或不導通。輸出節點OUT係用以輸出一輸出時脈CLKO。

工作電位VDD係高於接地電位VSS。在本發明一些實施例中，工作電位VDD可以等於1.8V，而接地電位VSS可以等於0V。另外，時脈CLKP和時脈CLKN可具有完全相同的波形，但兩者之間有180度之相位差。

第2圖係顯示根據本發明一實施例所述之工作週期校正電路200之示意圖。如第2圖所示，工作週期校正電路200包括SR鎖存器210，以及切換器220、230。SR鎖存 器210包括反及閘(NAND Gate)211、212。反及閘211具有輸入端GIN1、GIN2，以及輸出端GT1，其中輸入端GIN1係用以接收時脈CLKP，而輸出端GT1係用以輸出控制信號SC1。反及閘212具有輸入端GIN3、GIN4，以及輸出端GT2，其中輸入端GIN3耦接到輸出端GT1，輸入端GIN4係用以接收時脈CLKN，而輸出端GT2耦接到輸入端GIN2，並用以輸出控制信號SC2。值得注意的是，第2圖中的時脈CLKP和時脈CLKN可以相互對調，而不影響本發明的效果。

切換器220包括電晶體(transistor)M1、M2，以及反相器(inverter)241。電晶體M1耦接在工作電位VDD和輸出節點OUT之間；電晶體M2耦接在工作電位VDD和輸出節點OUT之間，並具有耦接到輸出端GT1之閘極；而反相器241耦接在輸出端GT1和電晶體M1的閘極之間，用以反相控制信號SC1。相似地，切換器230包括電晶體M3、M4，以及反相器242。電晶體M3耦接在輸出節點OUT和接地電位VSS之間；電晶體M4耦接在輸出節點OUT和接地電位VSS之間，並具有耦接到輸出端GT2之閘極；而反相器242耦接在輸出端GT2和電晶體M3的閘極之間，用以反相控制信號SC2。在本發明較佳實施例中，電晶體M1、M3可以分別為一NMOS電晶體(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor)，而電晶體M2、M4可以分別為一PMOS電晶體(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor)。

表一為第2圖所示之SR鎖存器210的真值表(Truth table)，其中「1」代表高邏輯位準(或工作電位VDD)，而「0」代表低邏輯位準(或接地電位VSS)。由於SR鎖存器210現在的輸出值和前次的輸出值有關聯性，當時脈CLKP和時脈CLKN皆等於邏輯位準1時，輸出端GT1、GT2將維持前次輸出之邏輯位準(不變)。

由表一可知，SR鎖存器210不會使輸出端GT1、GT2同時輸出邏輯位準0，因此切換器220、230不會同時導通。這可除去由工作電位VDD到接地電位VSS的短路電流，減少工作週期校正電路200的功率消耗量。

第3圖係顯示根據本發明一實施例所述之工作週期校正電路300之示意圖。如第3圖所示，工作週期校正電路300包括SR鎖存器310，以及切換器320、330。SR鎖存器310包括反或閘(NOR Gate)311、312。反或閘311具有輸入端GIN1、GIN2，以及輸出端GT1，其中輸入端GIN1係用以接收時脈CLKP，而輸出端GT1係用以輸出控制信號SC1。反或閘312具有輸入端GIN3、GIN4，以及輸出端GT2，其中輸入端GIN3耦接到輸出端GT1，輸入端GIN4 係用以接收時脈CLKN，而輸出端GT2耦接到輸入端GIN2，並用以輸出控制信號SC2。值得注意的是，第3圖中的時脈CLKP和時脈CLKN可以相互對調，而不影響本發明的效果。

切換器320包括電晶體M1、M2，以及反相器241。電晶體M1耦接在工作電位VDD和輸出節點OUT之間，並具有耦接到輸出端GT1之閘極；電晶體M2耦接在工作電位VDD和輸出節點OUT之間；而反相器241耦接在上述輸出端GT1和電晶體M2的閘極之間，用以反相控制信號SC1。相似地，切換器330包括電晶體M3、M4，以及反相器242。電晶體M3耦接在輸出節點OUT和接地電位VSS之間，並具有耦接到輸出端GT2之閘極；電晶體M4耦接在輸出節點OUT和接地電位VSS之間；而反相器242耦接在輸出端GT2和電晶體M4的閘極之間，用以反相控制信號SC2。在本發明較佳實施例中，電晶體M1、M3可以分別為一NMOS電晶體，而電晶體M2、M4可以分別為一PMOS電晶體。

表二為第3圖所示之SR鎖存器310的真值表(Truth table)，其中「1」代表高邏輯位準(或工作電位VDD)，而「0」代表低邏輯位準(或接地電位VSS)。由於SR鎖存器310現在的輸出值和前次的輸出值有關聯性，當時脈CLKP和時脈CLKN皆等於邏輯位準0時，輸出端GT1、GT2將維持前次輸出之邏輯位準(不變)。

由表二可知，SR鎖存器310不會使輸出端GT1、GT2同時輸出邏輯位準1，因此切換器320、330不會同時導通。這可除去由工作電位VDD到接地電位VSS的短路電流，減少工作週期校正電路300的功率消耗量。

第4圖係顯示根據本發明一實施例所述之工作週期校正電路的輸出時脈CLKO之波型圖。如第4圖所示，若輸入時脈之工作週期大於50%，則輸出時脈CLKO之上升緣和下降緣將由輸入時脈之下降緣來決定；反之，若輸入時脈之工作週期小於50%，則輸出時脈CLKO之上升緣和下降緣將由輸入時脈之上升緣來決定。本發明的工作週期校正電路將可使輸出時脈CLKO之工作週期恰等於50%。

第5圖係顯示根據本發明一實施例所述之工作週期校正電路的電流/功率消耗量之示意圖。如第5圖所示，無論時脈CLKP、CLKN之工作週期是多少，本發明的工作週期校正電路都能保持恆定的功率消耗量。

透過以反及閘或反或閘建構的SR鎖存器，本發明提供的工作週期校正電路可以在不同的製程中仍然保持穩定的輸出時脈。另一方面，由於去除了短路電流，本發明的工作週期校正電路可以在輸入時脈具不同工作週期的情況 下，仍然保持低而穩定的功率消耗量。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、300‧‧‧工作週期校正電路

110、210、310‧‧‧SR鎖存器

120、130、220、230、320、330‧‧‧切換器

211、212‧‧‧反及閘

241、242‧‧‧反相器

311、312‧‧‧反或閘

CLKP、CLKN‧‧‧時脈

CLKO‧‧‧輸出時脈

GIN1、GIN2、GIN3、GIN4‧‧‧輸入端

GT1、GT2‧‧‧輸出端

M1、M2、M3、M4‧‧‧電晶體

OUT‧‧‧輸出節點

SC1、SC2‧‧‧控制信號

VDD‧‧‧工作電位

VSS‧‧‧接地電位

第1圖係顯示根據本發明一實施例所述之工作週期校正電路之示意圖；第2圖係顯示根據本發明一實施例所述之工作週期校正電路之示意圖；第3圖係顯示根據本發明一實施例所述之工作週期校正電路之示意圖；第4圖係顯示根據本發明一實施例所述之工作週期校正電路的輸出時脈之波型圖；第5圖係顯示根據本發明一實施例所述之工作週期校正電路的電流/功率消耗量之示意圖。

100‧‧‧工作週期校正電路

110‧‧‧SR鎖存器

120、130‧‧‧切換器

CLKP、CLKN‧‧‧時脈

CLKO‧‧‧輸出時脈

OUT‧‧‧輸出節點

SC1、SC2‧‧‧控制信號

VDD‧‧‧工作電位

VSS‧‧‧接地電位

Claims (11)

1. 一種工作週期校正電路，包括：一SR鎖存器，用以根據一第一時脈和一第二時脈產生一第一控制信號和一第二控制信號；一第一切換器，耦接在一工作電位和一輸出節點之間，並根據上述第一控制信號選擇導通或不導通；以及一第二切換器，耦接在上述輸出節點和一接地電位之間，並根據上述第二控制信號選擇導通或不導通，其中上述輸出節點係用以輸出一輸出時脈；其中上述SR鎖存器之一第一輸入端係用於直接接收上述第一時脈，上述SR鎖存器之一第二輸入端係用於直接接收上述第二時脈，上述SR鎖存器之一第一輸出端係直接連接至上述第一切換器之一控制端，而上述SR鎖存器之一第二輸出端係直接連接至上述第二切換器之一控制端。
2. 如申請專利範圍第1項所述之工作週期校正電路，其中上述第一時脈和上述第二時脈之間的相位差為180度。
3. 如申請專利範圍第1項所述之工作週期校正電路，其中上述SR鎖存器包括：一第一反及閘，包括：一第一輸入端，用以接收上述第一時脈；一第二輸入端；以及一第一輸出端，用以輸出上述第一控制信號；以及一第二反及閘，包括： 一第三輸入端，耦接到上述第一輸出端；一第四輸入端，用以接收上述第二時脈；以及一第二輸出端，耦接到上述第二輸入端，並用以輸出上述第二控制信號。
4. 如申請專利範圍第3項所述之工作週期校正電路，其中上述第一切換器包括：一第一電晶體，耦接在上述工作電位和上述輸出節點之間，並具有一第一閘極；一第二電晶體，耦接在上述工作電位和上述輸出節點之間，並具有耦接到上述第一輸出端之一第二閘極；以及一第一反相器，耦接在上述第一輸出端和上述第一閘極之間。
5. 如申請專利範圍第4項所述之工作週期校正電路，其中上述第二切換器包括：一第三電晶體，耦接在上述輸出節點和上述接地電位之間，並具有一第三閘極；一第四電晶體，耦接在上述輸出節點和上述接地電位之間，並具有耦接到上述第二輸出端之一第四閘極；以及一第二反相器，耦接在上述第二輸出端和上述第三閘極之間。
6. 如申請專利範圍第5項所述之工作週期校正電路，其中上述第一電晶體和上述第三電晶體分別為一NMOS電晶體，而上述第二電晶體和上述第四電晶體分別為一PMOS電晶體。
7. 如申請專利範圍第1項所述之工作週期校正電路，其中上述SR鎖存器包括：一第一反或閘，包括：一第一輸入端，用以接收上述第一時脈；一第二輸入端；以及一第一輸出端，用以輸出上述第一控制信號；以及一第二反或閘，包括：一第三輸入端，耦接到上述第一輸出端；一第四輸入端，用以接收上述第二時脈；以及一第二輸出端，耦接到上述第二輸入端，並用以輸出上述第二控制信號。
8. 如申請專利範圍第7項所述之工作週期校正電路，其中上述第一切換器包括：一第一電晶體，耦接在上述工作電位和上述輸出節點之間，並具有耦接到上述第一輸出端之一第一閘極；一第二電晶體，耦接在上述工作電位和上述輸出節點之間，並具有一第二閘極；以及一第一反相器，耦接在上述第一輸出端和上述第二閘極之間。
9. 如申請專利範圍第8項所述之工作週期校正電路，其中上述第二切換器包括：一第三電晶體，耦接在上述輸出節點和上述接地電位之間，並具有耦接到上述第二輸出端之一第三閘極；一第四電晶體，耦接在上述輸出節點和上述接地電位 之間，並具有一第四閘極；以及一第二反相器，耦接在上述第二輸出端和上述第四閘極之間。
10. 如申請專利範圍第9項所述之工作週期校正電路，其中上述第一電晶體和上述第三電晶體分別為一NMOS電晶體，而上述第二電晶體和上述第四電晶體分別為一PMOS電晶體。
11. 如申請專利範圍第1項所述之工作週期校正電路，其中上述工作電位高於上述接地電位。