TWI523430B - 工作週期校正器 - Google Patents

Description

工作週期校正器

本發明係關於一種工作週期校正器(Duty Cycle Corrector)，特別係關於一種具有寬廣工作週期可調範圍之工作週期校正器。

在許多應用層面上，具有50%工作週期(Duty Cycle)之時脈信號(Clock Signal)是非常重要的，例如：雙倍資料速度(Double Data Rate，DDR)應用領域，以及其他必要之通訊應用領域。舉例而言，傳統上通常係使用二個差動輸入時脈信號，以及一個差動放大器(Differential Amplifier)，來還原具有50%工作週期之正確輸出時脈信號。然而，在一些情況下，可能只會提供單一輸入時脈信號或是單一輸入端。因此，如何能避免使用前述之差動方式，卻仍可還原正確之輸出時脈信號，已成為現今設計者之一大挑戰。此外，傳統差動設計方式，通常僅能將時脈信號之工作週期於約40%至60%之範圍內進行調整，此種調整範圍是十分侷限的，且可能無法應用於一些極端情況。

為了解決先前技術之問題，在較佳實施例中，本發明提供一種工作週期校正器，包括：一壓控延遲電路，接收 一輸入時脈信號，並將該輸入時脈信號延遲一延遲時間，以產生一延遲時脈信號，其中該延遲時間係根據一電荷幫浦控制電位來進行調整；一邊緣偵測器，偵測該輸入時脈信號和該延遲時脈信號之時脈邊緣，以對應地產生一第一時脈邊緣信號和一第二時脈邊緣信號；一SR鎖存器，根據該第一時脈邊緣信號和該第二時脈邊緣信號來產生一觸發信號；一模式控制器，產生一模式控制電位；以及一電荷幫浦，根據該模式控制電位來操作於一第一模式或一第二模式，並根據該觸發信號和該模式控制電位來產生該電荷幫浦控制電位；其中該觸發信號係作為該工作週期校正器之一輸出信號。

在一些實施例中，該邊緣偵測器包括：一第一反相器，具有一輸入端和一輸出端，其中該第一反相器之該輸入端接收該輸入時脈信號；一第一及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第一及閘之該第一輸入端接收該輸入時脈信號，該第一及閘之該第二輸入端係耦接至該第一反相器之該輸出端，而該第一及閘之該輸出端輸出該第一時脈邊緣信號；一第二反相器，具有一輸入端和一輸出端，其中該第二反相器之該輸入端接收該延遲時脈信號；以及一第二及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第二及閘之該第一輸入端接收該延遲時脈信號，該第二及閘之該第二輸入端係耦接至該第二反相器之該輸出端，而該第二及閘之該輸出端輸出該第二時脈邊緣信號。

在一些實施例中，該SR鎖存器包括：一第一反或閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中 該第一反或閘之該第一輸入端接收該第一時脈邊緣信號，而該第一反或閘之該第二輸入端接收該觸發信號；以及一第二反或閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第二反或閘之該第一輸入端接收該第二時脈邊緣信號，該第二反或閘之該第二輸入端係耦接至該第一反或閘之該輸出端，而該第二反或閘之該輸出端輸出該觸發信號。

在一些實施例中，該模式控制器包括：一可編程計數器，接收一啟動信號、該輸入時脈信號，以及複數時間位元，並據以產生一通知信號，其中當該啟動信號由低邏輯位準上升至高邏輯位準時，該可編程計數器開始計數一校正時間，其中當該校正時間屆滿時，該通知信號由低邏輯位準上升至高邏輯位準，而其中該校正時間係由該等時間位元所決定；以及一第三及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第三及閘之該第一輸入端接收該通知信號，該第三及閘之該第二輸入端接收一模式選擇信號，而該第三及閘之該輸出端輸出該模式控制電位。

在一些實施例中，當該模式選擇信號為低邏輯位準，或是當該模式選擇信號為高邏輯位準但該校正時間尚未屆滿時，該模式控制電位被設定為低邏輯位準，且該電荷幫浦操作於該第一模式，使得該電荷幫浦控制電位為可調整的；其中當該模式選擇信號為高邏輯位準且該校正時間已經屆滿時，該模式控制電位被設定為高邏輯位準，且該電荷幫浦操作於該第二模式，使得該電荷幫浦控制電位為不可調整的。

在一些實施例中，在該電荷幫浦控制電位轉為一 恆定值之後，該壓控延遲電路之該延遲時間大致等於該輸入時脈信號之0.5倍時脈週期，使得該輸出信號大致為具有50%之工作週期之時脈信號。

在一些實施例中，該等時間位元之數量為4。

在一些實施例中，該可編程計數器包括：一第四及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第四及閘之該第一輸入端接收該輸入時脈信號；以及複數D型正反器，其中每一該等D型正反器具有一時脈端、一資料輸入端、一輸出端、一反相輸出端，以及一反相重設端，其中每一該等D型正反器之該反相重設端接收該啟動信號，其中每一該等D型正反器之該反相輸出端係回授至其資料輸入端，其中每一該等D型正反器之該時脈端係耦接至前一D型正反器之該輸出端，而其中一第一D型正反器之該時脈端係耦接至該第四及閘之該輸出端。

在一些實施例中，該可編程計數器更包括：複數反互斥或閘，每一該等反互斥或閘係對應至該等D型正反器之一者，其中每一該等反互斥或閘具有一第一輸入端、一第二輸入端，以及一輸出端，其中每一該等反互斥或閘之該第一輸入端接收該等時間位元之一者，每一該等反互斥或閘之該第二輸入端係耦接至對應之D型正反器之該輸出端，其中該校正時間係由該等時間位元所決定；一第五及閘，具有複數輸入端和一輸出端，其中該第五及閘之每一該等輸入端係對應至該等反互斥或閘之一者，該第五及閘之每一該等輸入端係耦接至對應之反互斥或閘之該輸出端；以及一第五D型正反器，具有一時脈 端、一資料輸入端、一輸出端、一反相輸出端，以及一反相重設端，其中該第五D型正反器之該時脈端接收該輸入時脈信號，該第五D型正反器之該資料輸入端係耦接至該第五及閘之該輸出端，該第五D型正反器之該輸出端輸出該通知信號，該第五D型正反器之該反相輸出端回授至該第四及閘之該第二輸入端，而該第五D型正反器之該反相重設端接收該啟動信號。

在一些實施例中，該電荷幫浦包括：一第四P型金氧半場效電晶體(P-type Metal Oxide Semiconductor Field Effect Transistor)，具有一閘極、一源極，以及一汲極，其中該第四P型金氧半場效電晶體之該閘極接收該觸發信號之一邏輯反相值，而該第四P型金氧半場效電晶體之該源極係耦接至一工作電位；一第五P型金氧半場效電晶體，具有一閘極、一源極，以及一汲極，其中該第五P型金氧半場效電晶體之該閘極接收該模式控制電位，該第五P型金氧半場效電晶體之該源極係耦接至該第四P型金氧半場效電晶體之該汲極，而該第五P型金氧半場效電晶體之該汲極係耦接至一電荷幫浦輸出節點；一第一N型金氧半場效電晶體(N-type Metal Oxide Semiconductor Field Effect Transistor)，具有一閘極、一源極，以及一汲極，其中該第一N型金氧半場效電晶體之該閘極接收該模式控制電位之一邏輯反相值，而該第一N型金氧半場效電晶體之該汲極係耦接至該電荷幫浦輸出節點；一第二N型金氧半場效電晶體，具有一閘極、一源極，以及一汲極，其中該第二N型金氧半場效電晶體之該閘極接收該觸發信號之該邏輯反相值，該第二N型金氧半場效電晶體之該源極係耦接至一接地 電位，而該第二N型金氧半場效電晶體之該汲極係耦接至該第一N型金氧半場效電晶體之該源極；以及一輸出電容器，耦接於該電荷幫浦輸出節點和該接地電位之間；其中該電荷幫浦輸出節點輸出該電荷幫浦控制電位。

100‧‧‧工作週期校正器

110‧‧‧壓控延遲電路

120‧‧‧邊緣偵測器

130‧‧‧SR鎖存器

140‧‧‧模式控制器

141‧‧‧可編程計數器

150‧‧‧電荷幫浦

231‧‧‧第一反相器

232‧‧‧第二反相器

233‧‧‧第三反相器

234‧‧‧第四反相器

241‧‧‧第一及閘

242‧‧‧第二及閘

243‧‧‧第三及閘

244‧‧‧第四及閘

245‧‧‧第五及閘

251‧‧‧第一D型正反器

252‧‧‧第二D型正反器

253‧‧‧第三D型正反器

254‧‧‧第四D型正反器

255‧‧‧第五D型正反器

261‧‧‧第一反互斥或閘

262‧‧‧第二反互斥或閘

263‧‧‧第三反互斥或閘

264‧‧‧第四反互斥或閘

270‧‧‧電流沉

291‧‧‧第一反或閘

292‧‧‧第二反或閘

B1、B2、B3、B4、<Bi>‧‧‧時間位元

C1‧‧‧輸出電容器

CLKIN‧‧‧輸入時脈信號

CLKD‧‧‧延遲時脈信號

MP1‧‧‧第一P型金氧半場效電晶體

MP2‧‧‧第二P型金氧半場效電晶體

MP3‧‧‧第三P型金氧半場效電晶體

MP4‧‧‧第四P型金氧半場效電晶體

MP5‧‧‧第五P型金氧半場效電晶體

MN1‧‧‧第一N型金氧半場效電晶體

MN2‧‧‧第二N型金氧半場效電晶體

MN3‧‧‧第三N型金氧半場效電晶體

MN4‧‧‧第四N型金氧半場效電晶體

N1‧‧‧第一共通節點

N2‧‧‧第二共通節點

NCP‧‧‧電荷幫浦輸出節點

SA‧‧‧啟動信號

SE1‧‧‧第一時脈邊緣信號

SE2‧‧‧第二時脈邊緣信號

SM‧‧‧模式選擇信號

SN‧‧‧通知信號

ST‧‧‧觸發信號

TC‧‧‧校正時間

TK1‧‧‧輸入時脈信號之時脈週期

VC‧‧‧電荷幫浦控制電位

VDD‧‧‧工作電位

VM‧‧‧模式控制電位

VSS‧‧‧接地電位

Q1、Q2、Q3、Q4‧‧‧D型正反器之輸出端電位

τ‧‧‧延遲時間

τ 0‧‧‧初始延遲時間

τ 1‧‧‧調整過之延遲時間

第1圖係顯示根據本發明一實施例所述之工作週期校正器之示意圖；第2圖係顯示根據本發明一實施例所述之邊緣偵測器和SR鎖存器之示意圖；第3A圖係顯示根據本發明一實施例所述之模式控制器之示意圖；第3B圖係顯示根據本發明一實施例所述之模式控制器之信號波形圖；第4圖係顯示根據本發明一實施例所述之可編程計數器之示意圖；第5圖係顯示根據本發明一實施例所述之電荷幫浦之示意圖；第6圖係顯示根據本發明一實施例所述之工作週期校正器之信號波形圖。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出本發明之具體實施例，並配合所附圖式，作詳細說明如下。

第1圖係顯示根據本發明一實施例所述之工作週期校正器(Duty Cycle Corrector)100之示意圖。如第1圖所示，工作週期校正器100包括：一壓控延遲(Voltage-Controlled Delay，VCD)電路110、一邊緣偵測器(Edge Detector)120、一SR鎖存器(SR Latch)130、一模式控制器140，以及一電荷幫浦(Charge Pump CP)150。壓控延遲電路110可接收一輸入時脈信號CLKIN。輸入時脈信號CLKIN可具有任意工作週期，例如：由20%至80%。壓控延遲電路110可將輸入時脈信號CLKIN延遲一延遲時間τ，以產生一延遲時脈信號CLKD。亦即，延遲時脈信號CLKD和輸入時脈信號CLKIN可具有相同波形，但兩者有不同相位(Phase)。壓控延遲電路110之延遲時間τ可根據來自電荷幫浦150之一電荷幫浦控制電位VC來作調整。壓控延遲電路110可用本技術領域中常見之各種壓控延遲傳輸線電路來實施。邊緣偵測器120可分別偵測輸入時脈信號CLKIN和延遲時脈信號CLKD之時脈邊緣(例如：上升邊緣或(且)下降邊緣)，以分別產生一第一時脈邊緣信號SE1和一第二時脈邊緣信號SE2。SR鎖存器130可根據第一時脈邊緣信號SE1和第二時脈邊緣信號SE2來產生一觸發信號ST。模式控制器140可產生一模式控制電位VM。在一些實施例中，模式控制器140係根據一啟動信號SA、一或複數個時間位元<Bi>、一模式選擇信號SM，以及輸入時脈信號CLKIN來產生模式控制電位VM。電荷幫浦150可根據模式控制電位VM來操作於一第一模式和一第二模式兩者擇一。電荷幫浦150更可根據觸發信號ST和模式控制電位VM來產生電荷幫浦控制電位VC。舉例而言，若電荷幫浦150操作 於第一模式，則電荷幫浦控制電位VC是可調整的，而若電荷幫浦150操作於第二模式，則電荷幫浦控制電位VC將維持於一恆定值。在電荷幫浦控制電位VC變為恆定值之後，壓控延遲電路110之延遲時間τ即調整完成，而工作週期校正器100更根據輸入時脈信號CLKIN和延遲時脈信號CLKD來產生一輸出時脈信號，其中此輸出時脈信號為正確的，並可大致具有50%之工作週期。工作週期校正器100之電路及操作方式將於下列實施例中作詳細說明。

第2圖係顯示根據本發明一實施例所述之邊緣偵測器120和SR鎖存器130之示意圖。在第2圖之實施例中，邊緣偵測器120包括：一第一反相器(Inverter)231、一第二反相器232、一第一及閘(AND Gate)241，以及一第二及閘242。第一反相器231具有一輸入端和一輸出端，其中第一反相器231之輸入端可接收輸入時脈信號CLKIN。第一及閘241具有一第一輸入端、一第二輸入端，以及一輸出端，其中第一及閘241之第一輸入端可接收輸入時脈信號CLKIN，第一及閘241之第二輸入端係耦接至第一反相器231之輸出端，而第一及閘241之輸出端可輸出第一時脈邊緣信號SE1。第二反相器232具有一輸入端和一輸出端，其中第二反相器232之輸入端可接收延遲時脈信號CLKD。第二及閘242具有一第一輸入端、一第二輸入端，以及一輸出端，其中第二及閘242之第一輸入端可接收延遲時脈信號CLKD，第二及閘242之第二輸入端係耦接至第二反相器232之輸出端，而第二及閘242之輸出端可輸出第二時脈邊緣信號SE2。在第2圖之實施例中，SR鎖存器130包括：一第一反或 閘(NOR Gate)291，以及一第二反或閘292。第一反或閘291具有一第一輸入端、一第二輸入端，以及一輸出端，其中第一反或閘291之第一輸入端可接收第一時脈邊緣信號SE1，而第一反或閘291之第二輸入端可接收觸發信號ST。第二反或閘292具有一第一輸入端、一第二輸入端，以及一輸出端，其中第二反或閘292之第一輸入端可接收第二時脈邊緣信號SE2，第二反或閘292之第二輸入端係耦接至第一反或閘291之輸出端，而第二反或閘292之輸出端可輸出觸發信號ST。

邊緣偵測器120和SR鎖存器130可依下列方式進行操作。第一及閘241可接收輸入時脈信號CLKIN及其互補信號(Complementary Signal)，並因此輸出第一時脈邊緣信號SE1，其中第一時脈邊緣信號SE1係於輸入時脈信號CLKIN遭逢時脈邊緣時上升至高邏輯位準，且其於高邏輯位準之持續時間非常短暫。第二及閘242可接收延遲時脈信號CLKD及其互補信號，並因此輸出第二時脈邊緣信號SE2，其中第二時脈邊緣信號SE2係於延遲時脈信號CLKD遭逢時脈邊緣時即上升至高邏輯位準，且其於高邏輯位準之持續時間非常短暫。第一反或閘291和第二反或閘292可儲存一邏輯狀態，且此邏輯狀態可由第一時脈邊緣信號SE1和第一時脈邊緣信號SE2所設定(Set)或重設(Reset)。舉例而言，當第一時脈邊緣信號SE1變成高邏輯位準時，輸出之觸發信號ST將被設定為高邏輯位準，而當第二時脈邊緣信號SE2變成高邏輯位準時，輸出之觸發信號ST將被重設為低邏輯位準。

第3A圖係顯示根據本發明一實施例所述之模式控 制器140之示意圖。第3B圖係顯示根據本發明一實施例所述之模式控制器140之信號波形圖。在第3A、3B圖之實施例中，模式控制器140包括：一可編程計數器(Programmable Counter)141，以及一第三及閘243。可編程計數器141可接收啟動信號SA、輸入時脈信號CLKIN，以及一或複數個時間位元<Bi>，並可根據以上這些輸入信號來產生一通知信號SN。

模式控制器140可依下列方式進行操作。當啟動信號SA由低邏輯位準上升至高邏輯位準時，可編程計數器141開始計數(Count)一校正時間TC。校正時間TC可由一或複數個時間位元<Bi>所決定。舉例來說，若時間位元<Bi>所代表之二進位數越大，則校正時間TC將越長，而若時間位元<Bi>所代表之二進位數越小，則校正時間TC將越短。之後，當校正時間TC屆滿(Expire)時，輸出之通知信號SN即由低邏輯位準上升至高邏輯位準。換言之，通知信號SN可視為將啟動信號SA延遲一校正時間TC。第三及閘243具有一第一輸入端、一第二輸入端，以及一輸出端，其中第三及閘243之第一輸入端可接收通知信號SN，第三及閘243之第二輸入端可接收模式選擇信號SM，而第三及閘243之輸出端可輸出模式控制電位VM。啟動信號SA、時間位元<Bi>，以及模式選擇信號SM可根據一使用者輸入信號而決定。在此設計下，當模式選擇信號SM為低邏輯位準，或是當模式選擇信號SM為高邏輯位準但校正時間TC尚未屆滿時，模式控制電位VM皆被設定為低邏輯位準。另外，當模式選擇信號SM為高邏輯位準且校正時間TC已經屆滿時，模式控制電位VM則被設定為高邏輯位準。

第4圖係顯示根據本發明一實施例所述之可編程計數器141之示意圖。在第4圖之實施例中，可編程計數器141包括：一第四及閘244、一第五及閘245(在一實施例中，其具有四個輸入端)、一第一D型正反器(D Flip-flop)251、一第二D型正反器252、一第三D型正反器253、一第四D型正反器254、一第五D型正反器255、一第一反互斥或閘(XNOR Gate)261、一第二反互斥或閘262、一第三反互斥或閘263，以及一第四反互斥或閘264。時間位元<Bi>包括：一第一時間位元B1、一第二時間位元B2、一第三時間位元B3，以及一第四時間位元B4，其中這些位元之組合可以是例如：0010、1010、1110等等，以表示校正時間TC之不同長度。第四及閘244具有一第一輸入端、一第二輸入端，以及一輸出端，其中第四及閘244之第一輸入端可接收輸入時脈信號CLKIN。第一D型正反器251具有一時脈端(CK)、一資料輸入端(D)、一輸出端(Q)、一反相輸出端(Q-bar)，以及一反相重設端(R-bar)，其中第一D型正反器251之時脈端係耦接至第四及閘244之輸出端，而第一D型正反器251之反相重設端可接收啟動信號SA。第一D型正反器251之反相輸出端更回授至第一D型正反器251之資料輸入端。第二D型正反器252具有一時脈端(CK)、一資料輸入端(D)、一輸出端(Q)、一反相輸出端(Q-bar)，以及一反相重設端(R-bar)，其中第二D型正反器252之時脈端係耦接至第一D型正反器251之輸出端，而第二D型正反器252之反相重設端可接收啟動信號SA。第二D型正反器252之反相輸出端更回授至第二D型正反器252之資料輸入端。第三D型正反器253具有一時脈端(CK)、一 資料輸入端(D)、一輸出端(Q)、一反相輸出端(Q-bar)，以及一反相重設端(R-bar)，其中第三D型正反器253之時脈端係耦接至第二D型正反器252之輸出端，而第三D型正反器253之反相重設端可接收啟動信號SA。第三D型正反器253之反相輸出端更回授至第三D型正反器253之資料輸入端。第四D型正反器254具有一時脈端(CK)、一資料輸入端(D)、一輸出端(Q)、一反相輸出端(Q-bar)，以及一反相重設端(R-bar)，其中第四D型正反器254之時脈端係耦接至第三D型正反器253之輸出端，而第四D型正反器254之反相重設端可接收啟動信號SA。第四D型正反器254之反相輸出端更回授至第四D型正反器254之資料輸入端。第一反互斥或閘261具有一第一輸入端、一第二輸入端，以及一輸出端，其中第一反互斥或閘261之第一輸入端可接收第一時間位元B1，而第一反互斥或閘261之第二輸入端係耦接至第一D型正反器251之輸出端。第二反互斥或閘262具有一第一輸入端、一第二輸入端，以及一輸出端，其中第二反互斥或閘262之第一輸入端可接收第二時間位元B2，而第二反互斥或閘262之第二輸入端係耦接至第二D型正反器252之輸出端。第三反互斥或閘263具有一第一輸入端、一第二輸入端，以及一輸出端，其中第三反互斥或閘263之第一輸入端可接收第三時間位元B3，而第三反互斥或閘263之第二輸入端係耦接至第三D型正反器253之輸出端。第四反互斥或閘264具有一第一輸入端、一第二輸入端，以及一輸出端，其中第四反互斥或閘264之第一輸入端可接收第四時間位元B4，而第四反互斥或閘264之第二輸入端係耦接至第四D型正反器254之輸出端。第五及閘 245具有一第一輸入端、一第二輸入端、一第三輸入端、一第四輸入端，以及一輸出端，其中第五及閘245之第一輸入端係耦接至第一反互斥或閘261之輸出端，第五及閘245之第二輸入端係耦接至第二反互斥或閘262之輸出端，第五及閘245之第三輸入端係耦接至第三反互斥或閘263之輸出端，而第五及閘245之第四輸入端係耦接至第四反互斥或閘264之輸出端。第五D型正反器255具有一時脈端(CK)、一資料輸入端(D)、一輸出端(Q)、一反相輸出端(Q-bar)，以及一反相重設端(R-bar)，其中第五D型正反器255之時脈端可接收輸入時脈信號CLKIN，第五D型正反器255之資料輸入端係耦接至第五及閘245之輸出端，第五D型正反器255之輸出端可輸出通知信號SN，第五D型正反器255之反相輸出端係回授至第四及閘244之第二輸入端，而第五D型正反器255之反相重設端可接收啟動信號SA。

可編程計數器141可依下列方式進行操作。當啟動信號SA由低邏輯位準上升至高邏輯位準時，D型正反器251、252、253、254將脫離重設(Reset)狀態，而可編程計數器141即開始計數校正時間TC，並於每次接收到輸入時脈信號CLKIN脈衝時即增加1。當D型正反器251、252、253、254之輸出端電位Q1、Q2、Q3、Q4恰與時間位元B1、B2、B3、B4完全符合時，即可判斷校正時間TC已經屆滿，此時輸出之通知信號SN即由低邏輯位準上升至高邏輯位準(如第3B圖所示)。必須理解的是，第4圖中以四個時間位元B1、B2、B3、B4對應至四個D型正反器251、252、253、254和四個反互斥或閘261、262、263、264僅為舉例，在其他實施例中，可編程計數器141可以包括任 意數目(例如：2、3、5，或更多)個時間位元、任意數目個D型正反器，以及任意數目個D反互斥或閘，其亦可採用近似前述之方式來設置。

第5圖係顯示根據本發明一實施例所述之電荷幫浦150之示意圖。在第5圖之實施例中，電荷幫浦150包括：一第三反相器233、一第四反相器234、一電流沉(Current Sink)270、一第四P型金氧半場效電晶體(P-type Metal Oxide Semiconductor Field Effect Transistor)MP4、一第五P型金氧半場效電晶體MP5、一輸出電容器C1、一第一N型金氧半場效電晶體(N-type Metal Oxide Semiconductor Field Effect Transistor)MN1、一第二N型金氧半場效電晶體MN2，以及一電流鏡(Current Mirror)。前述之電流鏡包括：一第一P型金氧半場效電晶體MP1、一第二P型金氧半場效電晶體MP2、一第三P型金氧半場效電晶體MP3、一第三N型金氧半場效電晶體MN3，以及一第四N型金氧半場效電晶體MN4。第三反相器233具有一輸入端和一輸出端，其中第三反相器233之輸入端可接收觸發信號ST。第四反相器234具有一輸入端和一輸出端，其中第四反相器234之輸入端可接收模式控制電位VM。第一P型金氧半場效電晶體MP1具有一閘極(Gate)、一源極(Source)，以及一汲極(Drain)，其中第一P型金氧半場效電晶體MP1之閘極係耦接至一第一共通節點N1，第一P型金氧半場效電晶體MP1之源極係耦接至一工作電位VDD(例如：1.5V或3V)，而第一P型金氧半場效電晶體MP1之汲極係耦接至一第二共通節點N2。第二P型金氧半場效電晶體MP2具有一閘極、一源極，以 及一汲極，其中第二P型金氧半場效電晶體MP2之閘極係耦接至第一共通節點N1，第二P型金氧半場效電晶體MP2之源極係耦接至工作電位VDD，而第二P型金氧半場效電晶體MP2之汲極係耦接至第一共通節點N1。電流沉270係由第二P型金氧半場效電晶體MP2之汲極處汲取一電荷幫浦電流。第三P型金氧半場效電晶體MP3具有一閘極、一源極，以及一汲極，其中第三P型金氧半場效電晶體MP3之閘極係耦接至第一共通節點N1，而第三P型金氧半場效電晶體MP3之源極係耦接至工作電位VDD。第四P型金氧半場效電晶體MP4具有一閘極、一源極，以及一汲極，其中第四P型金氧半場效電晶體MP4之閘極係耦接至第三反相器233之輸出端，而第四P型金氧半場效電晶體MP4之源極係耦接至第三P型金氧半場效電晶體MP3之汲極。第五P型金氧半場效電晶體MP5具有一閘極、一源極，以及一汲極，其中第五P型金氧半場效電晶體MP5之閘極可接收模式控制電位VM，第五P型金氧半場效電晶體MP5之源極係耦接至第四P型金氧半場效電晶體MP4之汲極，而第五P型金氧半場效電晶體MP5之汲極係耦接至一電荷幫浦輸出節點NCP。電荷幫浦輸出節點NCP可輸出電荷幫浦控制電位VC。輸出電容器C1係耦接於電荷幫浦輸出節點NCP和一接地電位VSS(例如：0V)之間。第一N型金氧半場效電晶體MN1具有一閘極、一源極，以及一汲極，其中第一N型金氧半場效電晶體MN1之閘極係耦接至第四反相器234之輸出端，而第一N型金氧半場效電晶體MN1之汲極係耦接至電荷幫浦輸出節點NCP。第二N型金氧半場效電晶體MN2具有一閘極、一源極，以及一汲極，其中第二N型 金氧半場效電晶體MN2之閘極係耦接至第三反相器233之輸出端，而第二N型金氧半場效電晶體MN2之汲極係耦接至第一N型金氧半場效電晶體MN1之源極。第三N型金氧半場效電晶體MN3具有一閘極、一源極，以及一汲極，其中第三N型金氧半場效電晶體MN3之閘極係耦接至第二共通節點N2，第三N型金氧半場效電晶體MN3之源極係耦接至接地電位VSS，而第三N型金氧半場效電晶體MN3之汲極係耦接至第二N型金氧半場效電晶體MN2之源極。第四N型金氧半場效電晶體MN4具有一閘極、一源極，以及一汲極，其中第四N型金氧半場效電晶體MN4之閘極係耦接至第二共通節點N2，第四N型金氧半場效電晶體MN4之源極係耦接至接地電位VSS，而第四N型金氧半場效電晶體MN4之汲極係耦接至第二共通節點N2。

電荷幫浦150可依下列方式進行操作。第一P型金氧半場效電晶體MP1、第二P型金氧半場效電晶體MP2、第三P型金氧半場效電晶體MP3、第三N型金氧半場效電晶體MN3，以及第四N型金氧半場效電晶體MN4可以共同形成一電流鏡，其中這些P型、N型金氧半場效電晶體可以大致導通相等之電荷幫浦電流。流經第三P型金氧半場效電晶體MP3之一電荷幫浦電流可對輸出電容器C1進行充電(Charge)。流經第三N型金氧半場效電晶體MN3之另一電荷幫浦電流可對輸出電容器C1進行放電(Discharge)。另外，模式控制電位VM可控制電荷幫浦150之操作模式，而觸發信號ST可用於決定電荷幫浦150之放電週期及充電週期。當模式控制電位VM為低邏輯位準時，電荷幫浦150操作於第一模式，其中第五P型金氧半場效電晶體MP5 和第一N型金氧半場效電晶體MN1兩者皆被致能(Enable)，故此時電荷幫浦控制電位VC為可調整的。在第一模式中，當觸發信號ST為低邏輯位準時(放電週期)，第四P型金氧半場效電晶體MP4被禁能(Disable)而第二N型金氧半場效電晶體MN2被致能，因此輸出電容器C1係進行放電操作，並導致電荷幫浦控制電位VC下降。在第一模式中，當觸發信號ST為高邏輯位準時(充電週期)，第四P型金氧半場效電晶體MP4被致能而第二N型金氧半場效電晶體MN2被禁能，因此輸出電容器C1係進行充電操作，並導致電荷幫浦控制電位VC上升。另一方面，當模式控制電位VM為高邏輯位準時，電荷幫浦150操作於第二模式，而第五P型金氧半場效電晶體MP5和第一N型金氧半場效電晶體MN1同時被禁能，此時電荷幫浦控制電位VC不會再受到電荷幫浦電流之影響，故其將維持於一恆定值。

第6圖係顯示根據本發明一實施例所述之工作週期校正器100之信號波形圖。第6圖之實施例詳述電荷幫浦控制電位VC如何逐漸轉為一恆定值。輸入時脈信號CLKIN可具有任意工作週期，例如：20%或是30%。藉由將輸入時脈信號CLKIN延遲一初始延遲時間τ 0，可產生延遲時脈信號CLKD。一開始(如第6圖之左半部份所示)，可假設電荷幫浦150操作於第一模式，在一些實施例中，初始延遲時間τ 0係設定為儘可能越短越好。第一時脈邊緣信號SE1包括一連串脈衝，其每一脈衝係對齊於輸入時脈信號CLKIN之各個上升邊緣。第二時脈邊緣信號SE2亦包括另一連串脈衝，其每一脈衝係對齊於延遲時脈信號CLKD之各個上升邊緣。觸發信號ST係分別由第一時脈邊緣 信號SE1和第二時脈邊緣信號SE2所進行設定及重設，因此觸發信號ST大致具有一方波波形，其包括交替之放電週期及充電週期(亦即，交替之低邏輯週期和高邏輯週期)，以拉低及拉高電荷幫浦控制電位VC。由於初始延遲時間τ 0非常短，每一放電週期將明顯地長於每一充電週期，因此電荷幫浦控制電位VC會逐漸降低。必須理解的是，壓控延遲電路110之延遲時間係由初始延遲時間τ 0開始，再根據電荷幫浦控制電位VC來進行調整，在一些實施例中，它們兩者呈現負相關，亦即，若電荷幫浦控制電位VC升高，則壓控延遲電路110之延遲時間將會縮短，反之，若電荷幫浦控制電位VC降低，則壓控延遲電路110之延遲時間將會增長。在此負回授(Negative Feedback)架構下，在一段特定時間之後(例如：校正時間TC之後)，壓控延遲電路110之延遲時間即調整完成，且電荷幫浦控制電位VC終將達到一恆定值(如第6圖之右半部份所示)。在一些實施例中，壓控延遲電路110其調整過之延遲時間τ 1，將大致等同於輸入時脈信號CLKIN之時脈週期TK1之一半長度，此時，電荷幫浦150之放電、充電週期將會相等，致使電荷幫浦控制電位VC維持不變。在此之後，電荷幫浦150可以進入第二模式(例如：使用者已將模式選擇信號SM設定為高邏輯位準)，以將調整過之電荷幫浦控制電位VC維持於恆定值，使其不再受輸入時脈信號CLKIN所影響。在另一些實施例中，若模式選擇信號SM被設定為低邏輯位準，則調整過之電荷幫浦控制電位VC亦可繼續由輸入時脈信號CLKIN所操縱。藉由結合輸入時脈信號CLKIN與調整過之延遲時脈信號CLKD，工作週期校正器100可輸出觸 發信號ST作為一正確輸出時脈信號，其具有50%之工作週期。

本發明之工作週期校正器僅須使用單一輸入時脈，即可產生具有50%工作週期之正確輸出時脈信號。根據一些量測結果，本發明之工作週期校正器相較於傳統設計，可接受更廣域之輸入時脈工作週期(例如：由20%至80%皆可)，因此其將比較不受到製程、電壓，以及溫度變異所造成之影響。

本發明可以僅包括第1-6圖之任何一或複數個實施例之任何一或複數個特徵。換言之，並非所有圖示之特徵都必須同時實施於本發明之工作週期校正器當中。

在本說明書以及申請專利範圍中的序數，例如「第一」、「第二」、「第三」等等，彼此之間並沒有順序上的先後關係，其僅用於標示區分兩個具有相同名字之不同元件。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧工作週期校正器

110‧‧‧壓控延遲電路

120‧‧‧邊緣偵測器

130‧‧‧SR鎖存器

140‧‧‧模式控制器

150‧‧‧電荷幫浦

CLKIN‧‧‧輸入時脈信號

CLKD‧‧‧延遲時脈信號

SA‧‧‧啟動信號

SE1‧‧‧第一時脈邊緣信號

SE2‧‧‧第二時脈邊緣信號

SM‧‧‧模式選擇信號

ST‧‧‧觸發信號

VC‧‧‧電荷幫浦控制電位

VM‧‧‧模式控制電位

τ‧‧‧延遲時間

<Bi>‧‧‧時間位元

Claims (10)

1. 一種工作週期校正器，包括：一壓控延遲電路，接收一輸入時脈信號，並將該輸入時脈信號延遲一延遲時間，以產生一延遲時脈信號，其中該延遲時間係根據一電荷幫浦控制電位來進行調整；一邊緣偵測器，偵測該輸入時脈信號和該延遲時脈信號之時脈邊緣，以對應地產生一第一時脈邊緣信號和一第二時脈邊緣信號；一SR鎖存器，根據該第一時脈邊緣信號和該第二時脈邊緣信號來產生一觸發信號；一模式控制器，產生一模式控制電位；以及一電荷幫浦，根據該模式控制電位來操作於一第一模式或一第二模式，並根據該觸發信號和該模式控制電位來產生該電荷幫浦控制電位；其中該觸發信號係作為該工作週期校正器之一輸出信號。
2. 如申請專利範圍第1項所述之工作週期校正器，其中該邊緣偵測器包括：一第一反相器，具有一輸入端和一輸出端，其中該第一反相器之該輸入端接收該輸入時脈信號；一第一及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第一及閘之該第一輸入端接收該輸入時脈信號，該第一及閘之該第二輸入端係耦接至該第一反相器之該輸出端，而該第一及閘之該輸出端輸出該第一時脈邊緣信號； 一第二反相器，具有一輸入端和一輸出端，其中該第二反相器之該輸入端接收該延遲時脈信號；以及一第二及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第二及閘之該第一輸入端接收該延遲時脈信號，該第二及閘之該第二輸入端係耦接至該第二反相器之該輸出端，而該第二及閘之該輸出端輸出該第二時脈邊緣信號。
3. 如申請專利範圍第1項所述之工作週期校正器，其中該SR鎖存器包括：一第一反或閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第一反或閘之該第一輸入端接收該第一時脈邊緣信號，而該第一反或閘之該第二輸入端接收該觸發信號；以及一第二反或閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第二反或閘之該第一輸入端接收該第二時脈邊緣信號，該第二反或閘之該第二輸入端係耦接至該第一反或閘之該輸出端，而該第二反或閘之該輸出端輸出該觸發信號。
4. 如申請專利範圍第1項所述之工作週期校正器，其中該模式控制器包括：一可編程計數器，接收一啟動信號、該輸入時脈信號，以及複數時間位元，並據以產生一通知信號，其中當該啟動信號由低邏輯位準上升至高邏輯位準時，該可編程計數器開始計數一校正時間，其中當該校正時間屆滿時，該通知 信號由低邏輯位準上升至高邏輯位準，而其中該校正時間係由該等時間位元所決定；以及一第三及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第三及閘之該第一輸入端接收該通知信號，該第三及閘之該第二輸入端接收一模式選擇信號，而該第三及閘之該輸出端輸出該模式控制電位。
5. 如申請專利範圍第4項所述之工作週期校正器，其中當該模式選擇信號為低邏輯位準，或是當該模式選擇信號為高邏輯位準但該校正時間尚未屆滿時，該模式控制電位被設定為低邏輯位準，且該電荷幫浦操作於該第一模式，使得該電荷幫浦控制電位為可調整的；其中當該模式選擇信號為高邏輯位準且該校正時間已經屆滿時，該模式控制電位被設定為高邏輯位準，且該電荷幫浦操作於該第二模式，使得該電荷幫浦控制電位為不可調整的。
6. 如申請專利範圍第5項所述之工作週期校正器，其中在該電荷幫浦控制電位轉為一恆定值之後，該壓控延遲電路之該延遲時間大致等於該輸入時脈信號之0.5倍時脈週期，使得該輸出信號大致為具有50%之工作週期之時脈信號。
7. 如申請專利範圍第4項所述之工作週期校正器，其中該等時間位元之數量為4。
8. 如申請專利範圍第4項所述之工作週期校正器，其中該可編程計數器包括：一第四及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第四及閘之該第一輸入端接收該輸入時脈 信號；以及複數D型正反器，其中每一該等D型正反器具有一時脈端、一資料輸入端、一輸出端、一反相輸出端，以及一反相重設端，其中每一該等D型正反器之該反相重設端接收該啟動信號，其中每一該等D型正反器之該反相輸出端係回授至其資料輸入端，其中每一該等D型正反器之該時脈端係耦接至前一D型正反器之該輸出端，而其中一第一D型正反器之該時脈端係耦接至該第四及閘之該輸出端。
9. 如申請專利範圍第8項所述之工作週期校正器，其中該可編程計數器更包括：複數反互斥或閘，每一該等反互斥或閘係對應至該等D型正反器之一者，其中每一該等反互斥或閘具有一第一輸入端、一第二輸入端，以及一輸出端，其中每一該等反互斥或閘之該第一輸入端接收該等時間位元之一者，每一該等反互斥或閘之該第二輸入端係耦接至對應之D型正反器之該輸出端，其中該校正時間係由該等時間位元所決定；一第五及閘，具有複數輸入端和一輸出端，其中該第五及閘之每一該等輸入端係對應至該等反互斥或閘之一者，該第五及閘之每一該等輸入端係耦接至對應之反互斥或閘之該輸出端；以及一第五D型正反器，具有一時脈端、一資料輸入端、一輸出端、一反相輸出端，以及一反相重設端，其中該第五D型正反器之該時脈端接收該輸入時脈信號，該第五D型正反器之該資料輸入端係耦接至該第五及閘之該輸出端，該第五D型 正反器之該輸出端輸出該通知信號，該第五D型正反器之該反相輸出端回授至該第四及閘之該第二輸入端，而該第五D型正反器之該反相重設端接收該啟動信號。
10. 如申請專利範圍第1項所述之工作週期校正器，其中該電荷幫浦包括：一第四P型金氧半場效電晶體(P-type Metal Oxide Semiconductor Field Effect Transistor)，具有一閘極、一源極，以及一汲極，其中該第四P型金氧半場效電晶體之該閘極接收該觸發信號之一邏輯反相值，而該第四P型金氧半場效電晶體之該源極係耦接至一工作電位；一第五P型金氧半場效電晶體，具有一閘極、一源極，以及一汲極，其中該第五P型金氧半場效電晶體之該閘極接收該模式控制電位，該第五P型金氧半場效電晶體之該源極係耦接至該第四P型金氧半場效電晶體之該汲極，而該第五P型金氧半場效電晶體之該汲極係耦接至一電荷幫浦輸出節點；一第一N型金氧半場效電晶體(N-type Metal Oxide Semiconductor Field Effect Transistor)，具有一閘極、一源極，以及一汲極，其中該第一N型金氧半場效電晶體之該閘極接收該模式控制電位之一邏輯反相值，而該第一N型金氧半場效電晶體之該汲極係耦接至該電荷幫浦輸出節點；一第二N型金氧半場效電晶體，具有一閘極、一源極，以及一汲極，其中該第二N型金氧半場效電晶體之該閘極接收該觸發信號之該邏輯反相值，該第二N型金氧半場效電晶體之 該源極係耦接至一接地電位，而該第二N型金氧半場效電晶體之該汲極係耦接至該第一N型金氧半場效電晶體之該源極；以及一輸出電容器，耦接於該電荷幫浦輸出節點和該接地電位之間；其中該電荷幫浦輸出節點輸出該電荷幫浦控制電位。