CN111722020B - 毛刺检测电路 - Google Patents

Abstract

本申请实施例提供一种毛刺检测电路，其包括：沿检测模块，用于通过边沿检测确定电源电压信号出现上冲或者下冲时的毛刺尖峰；锁存模块，用于在检测到所述毛刺尖峰时进行翻转动作以对所述毛刺尖峰进行锁存；复位模块，用于根据锁存的所述毛刺尖峰生成毛刺复位信号以触发去毛刺处理。本申请实施例毛刺检测电路摆脱了比较器的带宽束缚，提高了翻转速度，尤其可以应对纳秒级别甚至更短的毛刺信号。

Description

毛刺检测电路

技术领域

本申请实施例涉及电路技术处理领域，尤其涉及一种毛刺检测电路。

背景技术

由于环境的影响，高速信号在传播中会产生各种毛刺，比如电源给电子设备提供电源电压信号的情景中常常会产生一些毛刺信号。为此，现有技术中提供了一些解决方案，在这些解决方案中，主要利用两个比较器把毛刺信号和设定的基准信号进行比较，产生毛刺复位信号，然后使用该毛刺复位信号触发毛刺去除处理。然而，受限于比较器的带宽，翻转速度较慢，尤其对于毛刺信号在纳秒级别甚至更短的情形，无法应对。

发明内容

有鉴于此，本申请实施例所解决的技术问题之一在于提供一种毛刺检测电路，用以克服现有技术中上述缺陷。

本申请实施例提供一种毛刺检测电路，其包括：

沿检测模块，用于通过边沿检测确定电源电压信号出现上冲或者下冲时的毛刺尖峰；

锁存模块，用于在检测到所述毛刺尖峰时进行翻转动作以对所述毛刺尖峰进行锁存；

复位模块，用于根据锁存的所述毛刺尖峰生成毛刺复位信号以触发去毛刺处理。

可选地，在本申请的任一实施例中，所述沿检测模块包括：开关单元以及储能单元，所述开关单元用于在检测到所述毛刺尖峰时进行相应的开关动作并在检测到所述毛刺尖峰时触发所述锁存模块进行翻转以对检测到的所述毛刺尖峰进行锁存。

可选地，在本申请的任一实施例中，所述开关单元包括：第一开关器件以及第二开关器件，所述第一开关器件的第一端与电源电连接，所述第一开关器件的另一第二端通过所述储能元件与所述第二开关器件的第一端电连接，所述第二开关器件的第二端电连接第一低电平，所述储能单元的第一端分别与所述第一开关器件的第二端以及所述第二开关单元的第一端电连接，且所述储能单元的第二端电连接第二低电平；对应地，所述第一开关器件以及第二开关器件之间连接有所述储能单元。

可选地，在本申请的任一实施例中，所述第一开关器件为第一PMOS管，所述第二开关器件为第一NMOS管，所述第一PMOS管的源极与电源电连接，所述第一PMOS管的漏极与所述第一NMOS管的漏极电连接，所述储能单元的第一端分别与所述第一NMOS管的漏极和所述第一PMOS管的漏极之间电连接有所述储能单元。

可选地，在本申请的任一实施例中，还包括：低通滤波器，用于对所述毛刺尖峰进行低通滤波，并在施加到所述第一PMOS管源极的所述电源电压信号的控制下使得所述第一NMOS管和所述第一PMOS管进行开关动作。

可选地，在本申请的任一实施例中，所述第一NMOS管的栅极和源极之间连接有电流镜。

可选地，在本申请的任一实施例中，所述低通滤波器包括：滤波电阻，所述滤波电阻与所述第一PMOS管的栅极和/或源极连接。

可选地，在本申请的任一实施例中，所述低通滤波器还包括滤波电容，所述滤波电容与所述第一PMOS管的栅极和/或源极连接。

可选地，在本申请的任一实施例中，所述锁存模块包括第一逻辑处理单元，用于对所述尖峰信号进行逻辑处理以进行翻转以及对所述毛刺尖峰进行锁存。

可选地，在本申请的任一实施例中，所述第一逻辑处理单元包括：第一或非逻辑子单元以及第一反相子单元，所述第一或非逻辑子单元用于对所述毛刺尖峰进行或非处理得到逻辑输出信号，所述第一反相子单元用于对所述第一或非逻辑子单元的逻辑输出信号进行反相处理以进行翻转以及对所述毛刺尖峰进行锁存。

可选地，在本申请的任一实施例中，还包括：第二PMOS管以及第二NMOS管，所述第二PMOS管的栅极连接上电复位信号，所述第二PMOS管的源极与电源连接，所述第二PMOS管的漏极与所述第一反相子单元的输入端连接，所述第二NMOS管的漏极与所述第一反相子单元的输出端连接，所述第二NMOS管的栅极连接所述上电复位信号的反相信号。

可选地，在本申请的任一实施例中，所述锁存模块包括第四反相子单元以及锁存器，所述锁存器的复位端与所述第四反相子单元连接，所述锁存器的时钟端与所述沿检测模块连接以进行翻转以及对所述毛刺尖峰进行锁存。

可选地，在本申请的任一实施例中，所述复位模块包括第二逻辑处理单元，用于对锁存的所述毛刺尖峰进行逻辑处理以生成毛刺复位信号。

可选地，在本申请的任一实施例中，所述第二逻辑处理单元包括第二或非逻辑子单元、第二反相子单元以及第三反相子单元，所述第三反相子单元用于对所述锁存模块的输出信号进行反相处理；所述第二或非逻辑子单元用于对所述第三反相子单元的输出信号进行或非处理，所述第二反相子单元用于对所述第二或非逻辑子单元的输出信号进行反相处理生成毛刺复位信号。

可选地，在本申请的任一实施例中，所述第二或非逻辑子单元进一步用于对所述第三反相子单元的输出信号以及上电复位信号的反相信号进行或非处理。

可选地，在本申请的任一实施例中，还包括：延迟单元，用于对所述锁存模块的输出进行延迟处理后传输至所述复位模块。

可选地，在本申请的任一实施例中，所述锁存模块还电连接一锁存复位信号，用于对毛刺检测信号进行复位。

本实施例中，由于检测模块通过边沿检测确定电源电压信号中出现的毛刺尖峰；锁存模块在检测到的所述毛刺尖峰时进行翻转动作以对所述毛刺尖峰进行锁存；复位模块根据锁存的所述毛刺尖峰生成毛刺复位信号以触发去毛刺处理，从而摆脱了比较器的带宽束缚，提高了翻转速度，尤其可以应对纳秒级别甚至更短的毛刺信号。

附图说明

后文将参照附图以示例性而非限制性的方式详细描述本申请实施例的一些具体实施例。附图中相同的附图标记标示了相同或类似的部件或部分。本领域技术人员应该理解，这些附图未必是按比例绘制的。附图中：

图1为本申请实施例一中毛刺检测电路的模块示意图；

图2为本申请实施例二中毛刺检测电路检测上冲的具体结构示意图；

图3为本申请实施例三中毛刺检测电路检测下冲的另一种具体结构示意图

图4为本申请实施例四中毛刺检测电路的控制时序示意图。

图5为本申请实施例五中毛刺检测电路检测下冲的具体结构示意图；

图6为本申请实施例六中毛刺检测电路检测下冲的另一种具体结构示意图；

具体实施方式

实施本申请实施例的任一技术方案必不一定需要同时达到以上的所有优点。

图1为本申请实施例一中毛刺检测电路的模块示意图；该毛刺检测电路主要用于当电源电压信号中出现毛刺时，对毛刺尖峰进行检测，以最终生成毛刺复位信号，再通过毛刺复位信号触发去毛刺处理。如图1所示，其包括：沿检测模块101、锁存模块102、复位模块103，电源提供的电源电压信号记为VDDA，为此，沿检测模块101实际上与电源连接，锁存模块102与沿检测模块101连接，复位模块103与锁存模块连接。其中：沿检测模块101用于通过边沿检测确定电源电压信号出现上冲或者下冲时的毛刺尖峰；锁存模块102用于在检测到所述毛刺尖峰时进行翻转动作以对所述毛刺尖峰进行锁存；复位模块103用于根据锁存的所述毛刺尖峰生成毛刺复位信号以触发去毛刺处理。

具体地，在本实施例中，所述沿检测模块101包括：开关单元(图1中未示出)以及储能单元(图1中未示出)，所述开关单元用于在检测到所述毛刺尖峰时进行相应的开关动作，并在检测到所述毛刺尖峰时触发所述锁存模块102进行翻转动作以对所述毛刺信号进行锁存。

进一步地，在本实施例中，所述开关单元可以包括：第一开关器件(图1中未示出)以及第二开关器件(图1中未示出)，所述第一开关器件的第一端与电源电连接，所述第一开关器件的另一第二端通过所述储能元件与所述第二开关器件的第一端电连接，所述第二开关器件的第二端电连接第一低电平，所述储能单元的第一端分别与所述第一开关器件的第二端以及所述第二开关单元的第一端电连接，且所述储能单元的第二端电连接第二低电平；对应地，所述第一开关器件以及第二开关器件之间连接有所述储能单元。此处第一开关器件和第二开关器件之间示例性的连接关系，可参见后续实施例的记载。

本实施例中，所述第一开关器件以及第二开关器件的具体形式不做特别限定，比如可以为同类型或者不同类型的半导体器件，但实际上只要是可以相互配合从整体上实现开关单元的技术作用的任意开关器件即可。另外，开关单元也可以通过单个器件实现，也可以通过多个器件组成一定的电路结构来实现。

另外，在本实施例中，所述锁存模块102包括第一逻辑处理单元(图1中未示出)，用于对所述毛刺信号进行逻辑处理以进行翻转以锁存所述毛刺尖峰。

本实施例中，所述第一逻辑处理单元的具体形式不做特别限定，只要是可以实现对所述毛刺尖峰进行逻辑处理以翻转即可，所述第一逻辑处理单元可以是单个的器件，也可以是多个器件组成的电路。

具体地，在本申请的任一实施例中，所述复位模块103包括第二逻辑处理单元，用于对锁存的所述毛刺尖峰进行逻辑处理以生成毛刺复位信号。

本实施例中，所述第二逻辑处理单元的具体形式不做特别限定，只要是从整体上实现对翻转后的所述毛刺尖峰进行逻辑处理以生成毛刺复位信号即可。所述第二逻辑处理单元可以是单个的器件，也可以是多个器件组成的电路。

由此可见，本实施例中，由于检测模块通过边沿检测确定电源电压信号中出现的毛刺尖峰；锁存模块在检测到所述毛刺尖峰时进行翻转动作以对所述毛刺尖峰进行锁存；复位模块根据锁存的所述毛刺尖峰生成毛刺复位信号以触发去毛刺处理，从而摆脱了比较器的带宽束缚，提高了翻转速度，尤其可以应对纳秒级别甚至更短的毛刺尖峰。

图2为本申请实施例二中毛刺检测电路检测上冲毛刺信号的具体结构示意图；如图2所示，其具体可以包括上述检测模块101、锁存模块102、复位模块103。

其中，对于检测模块101来说其包括开关单元111，所述开关单元111中，所述第一开关器件为第一PMOS管(图中记为PM1)，所述第二开关器件为第一NMOS管(图中记为NM1)为例进行说明。具体地，所述第一PMOS管PM1的源极与电源电连接，所述第一PMOS管PM1的漏极与所述第一NMOS管的漏极电连接，所述储能单元如储能电容121(又记为C2)的第一端分别与所述第一NMOS管NM1的漏极和所述第一PMOS管PM1的漏极电连接该储能电容121可以为常规的电容，也可以是连线电容或者寄生电容。

需要说明的是，此处所述第一开关器件为第一PMOS管PM1，以及所述第二开关器件为第一NMOS管NM1仅仅是示例，所述第一开关器件以及所述第二开关器件也可以分别为CMOS开关以及与所述CMOS开关的栅极源极连接的N型二极管。

进一步地，所述沿检测模块101还可以包括电流镜131(图中又记为Curl)，所述电流镜131连接在所述第一NMOS管NM1的栅极和源极之间，该电流镜Curl主要用于提供大的有源阻抗，在出现毛刺之前，或者在毛刺消失后，保证第一NMOS管NM1的源漏电压为零，从而保证当出现毛刺时储能电容C2能进入储能状态，从而使得毛刺发生时使得所述锁存模块102快速发生翻转。当然，此处电流镜Curl仅仅是示例，其也可以有其他半导体器件或者半导体器件组成的电路代替，比如由N型二极管代替。

可选地，所述沿检测模块101还包括：低通滤波器141，用于对所述毛刺尖峰进行低通滤波，并在施加到所述第一PMOS管源极的所述电源电压信号的控制下使得所述第一NMOS管NM1和所述第一PMOS管PM1进行开关动作。在本实施例中，所述低通滤波器141具体可以包括滤波电阻R1以及滤波电容C1，所述滤波电阻R1电连接在所述第一PMOS管PM1的栅极和源极之间，所述滤波电容C1与所述第一PMOS管PM1的栅极电连接。

本申请实施例中，为了进一步提高对纳秒级别甚至更短的毛刺的响应能力，在电容的设计上，优选滤波电容C1的值相对储能电容C2较大从而保证检测到毛刺尖峰时储能电容C2可以进入储能状态，最终进一步提高所述响应能力。而滤波电容C1相对储能电容C2的大小程度可以根据响应能力的需求来确定。当然，在其他实施例中，如果不考虑对纳秒级别甚至更短的毛刺的响应能力，滤波电容C1的值和储能电容C1的值可以灵活选择。

本实施例中，为了把沿检测模块101检测到毛刺尖峰锁存起来，所述锁存模块102中的第一逻辑处理单元112具体包括：第一或非逻辑子单元NOR1以及第一反相子单元INV1，所述第一或非逻辑子单元NOR1用于对所述毛刺尖峰与所述反相子单元INV1的反相输出信号进行或非处理得到逻辑输出信号，所述第一反相子单元INV1用于对所述第一或非逻辑子单元的逻辑输出信号进行反相处理得到所述反相输出信号(记为Ser)。本实施例中，当检测到的毛刺尖峰超过第一或非逻辑子单元NOR1中NMOS门的阈值电压则导致对应的NMOS门导通，从而使得第一或非逻辑子单元NOR1对毛刺尖峰以及所述反相输出信号Ser进行或非处理，从而发生翻转。

参见图2所以，所述第一或非逻辑子单元NOR1的一个输入为所述毛刺尖峰，另外一个输入为第一反相子单元INV1的反相输出信号Ser，此处之所以如此设计，主要是考虑到毛刺持续时间极短，通过第一或非逻辑子单元翻转处理从而把毛刺尖峰锁存起来。

进一步地，本实施例中，所述第一或非逻辑子单元NOR1的输出端通过第二PMOS管PM2与电源电压信号VDDA连接。

进一步地，所述锁存模块102还包括第二NMOS管(图中记为NM2)，用于对所述第一反相子单元INV1的反相输出信号进行下拉复位处理。所述第二PMOS管PM2的栅极连接上电复位电路提供的上电复位信号(图中记为POR)，以和第二NMOS管NM2配对，以实现对所述第一反相子单元INV1的反相输出信号进行下拉复位处理，同时配合第二PMOS管PM2在毛刺检测电路上电时导通，从而避免第一或非逻辑子单元NOR1和第一反相子单元INV1出现亚稳态现象而导致锁存模块102无法正常工作，进一步无法正常翻转以进行毛刺尖峰的锁存。所述第二PMOS管的栅极连接上电复位信号POR，所述第二PMOS管的源极与电源连接，所述第二PMOS管的漏极与所述第一反相子单元的输入端连接，所述第二NMOS管的漏极与所述第一反相子单元INV1的输出端连接，所述第二NMOS管的栅极连接上电复位信号POR的反相信号POR_B。此处需要说明的是，第二PMOS管PM1以及所述第二NMOS管PM2可以是所述锁存模块102的结构，也可以为独立的下拉复位电路。

进一步地，本实施例中，所述锁存模块102还可以包括：缓存单元(图中记为Buf)，用于对锁存的所述毛刺信号即第一反相器INV1的反相输出信号Ser进行缓存，从而便于提高信号的传输速度。

结合上述锁存模块的具体结构，由于其中锁存模块中采用了基本的逻辑门以及反相器，因此，进一步提高了翻转的速度，可以更好的适用于毛刺的宽度在纳秒级别甚至更短的情形。但是，此处需要说明的是，上述锁存模块的结构仅仅是示例。

本实施例中，所述复位模块103中的第二逻辑处理单元113包括第二或非逻辑子单元(图中记为NOR2)、第二反相子单元(图中记为INV2)以及第三反相子单元(图中记为INV3)，所述第三反相子单元INV3用于对所述锁存模块102的输出信号(即上述反相输出信号Ser)进行反相处理并发送给第二或非逻辑子单元NOR2；所述第二或非逻辑子单元NOR2用于对所述第三反相子单元INV3的输出信号与上电复位信号的反相信号进行或非处理并发送给所述第二反相子单元INV2，所述第二反相子单元INV2用于对所述第二或非逻辑子单元NOR2的输出信号进行反相处理以得到毛刺复位信号(图中记为SPIKE_SD)。

具体地，所述第二或非逻辑子单元NOR2对所述第三反相子单元INV3的输出信号以及上电复位信号的反相信号进行或非处理，从而使得在电源电压信号中不存在毛刺时产生毛刺复位信号处于一个状态，而当存在毛此时处于另外一个状态。

进一步地，本实施例中，复位模块103还包括：延迟单元(图中记为delay)，用于对所述锁存模块102的输出进行延迟处理再发送给第三反相子单元INV3，以提高信号处理效率。

图3为本申请实施例三中毛刺检测电路检测下冲毛刺信号的具体结构示意图；与上述图2不同的是，在本实施例中，所述低通滤波器包括两个滤波电阻R1、R2以及一个滤波电容C3，所述第一PMOS管(PM1)的栅极和源极各有一个滤波电阻R1/R2接到电源电压信号VDDA。

另外，连接在第一PMOS管(PM1)的源极上的滤波电容C3，且通过滤波电阻R2还连接到电源电压信号VDDA，此处设计滤波电容C3的值相对储能电容C2要大。

再参见上述图2和图3，电源电压信号VDDA同样作为第一或非逻辑子单元NOR1、第一反相子单元INV1、第二或非逻辑子单元NOR2、第二反相器子单元INV2的使能信号，以简化电路设计。

以下结合图4所示本申请实施例四中毛刺检测电路的控制时序示意图以及图2和图3的具体电路进行检测原理的说明。

(1)对于上冲毛刺信号的情形

参见上述图2，实际上，由于在毛刺信号检测电路上电时，上电复位信号POR对应低电平的话，由此第二PMOS管PM2以及第二NMOS管NM2导通，由于第二PMOS管PM2的源极连接电源电压信号VDDA，因此，第二PMOS管PM2导通时，第一反相子单元INV1的输入信号实际上对应高电平，而对应的该第一反相子单元INV1的输出信号Ser即对应低电平。进一步地，第三反相子单元INV3的输出对应高电平，由于此时上电复位信号POR对应低电平，则对应的，其反相信号POR_B对应高电平，则第二或非逻辑子单元NOR2的输出对应低电平，则对应的毛刺复位信号SPIKE_SD对应高电平。

而当电源电压信号VDDA上出现了上冲毛刺信号，即电源电压信号出现突变时，比如由3.3V突变为4.3V，超过电子设备正常的工作电压范围时，对于第一PMOS管PM1来说，其源极直接连接电源电压信号VDDA，而其栅极连接滤波电容C1，由此导致第一PMOS管PM1的源极电压就会突增，而由于滤波电容C1的存在，第一PMOS管PM1的栅极电压突增程度较小，由此导致第一PMOS管PM1导通，而此时由于电流镜Curl的存在，第一NMOS管NM1的漏端电压为0，第一NMOS管NM1处于瞬时关断状态，从而整体上使得第一PMOS管PM1的漏极电流流向储能电容C2。由于储能电容C2的值设计相对滤波电容C1来说足够小，因此，第一PMOS管PM1的漏极的电压就会迅速升高，spike端的信号对应高电平，从而促使第一或逻辑子单元NOR1和第一反相子单元INV1组成的锁存器进行翻转动作。具体地，对于第一或非逻辑子单元NOR1来说，上冲毛刺信号实际对应高电平，对应地，spike端的信号也对应高电平，再经过与第一反相子单元INV1在上电复位时输出的低电平进行或非处理，从而使得第一或逻辑子单元NOR1的输出信号就迅速由上电复位时的高电平翻转为低电平，进一步地第一反相子单元INV1的反相输出信号Ser由上电复位时的低电平迅速翻转为高电平，从而实现了从低电平到高电平的翻转以及对毛刺信号的锁存。依次再经过缓冲单元Buf、延迟单元Delay和第三反相子单元INV3后产生低电平，再在第二或非逻辑子单元NOR2中与上电复位信号POR的反相信号POR_B进行或非处理。此时，由于上电复位信号POR对应高电平则其反相信号POR_B对应低电平，第二或非逻辑子单元NOR2的输出实际上对应高电平，再经过第二反相子单元INV2的反相处理得到低电平，即毛刺复位信号SPIKE_SD为由高电平翻转为低电平。

当储能电容C2处于蓄能状态时，其spike端的电压不断升高，直至所述第一NMOS管NM1导通，储能电容C2则进入放电状态，直至储能电容C2上的电量被全部放掉，相当于完成了对储能电容C2的复位，spike端的电压重新对应低电平。

(2)对于下冲毛刺信号的情形

参见上述图3，实际上，由于在毛刺信号检测电路上电时，上电复位信号POR对应低电平的话，由此第二PMOS管PM2以及第二NMOS管NM2导通，由于第二PMOS管PM2的源极连接电源电压信号VDDA，因此，第二PMOS管PM2导通时，第一反相子单元INV1的输入信号实际上对应高电平，而对应的该第一反相子单元INV1的输出信号Ser对应低电平。进一步地，第三反相子单元INV3的输出对应高电平，由于此时上电复位信号POR对应低电平，则对应的，其反相信号POR_B对应高电平，则第二或非逻辑子单元NOR2的输出对应低电平，经过第二反相单元INV2反相处理后，则对应的毛刺检测信号SPIKE_SD对应高电平。

而当电源电压信号VDDA上出现了下冲毛刺信号，即电源电压信号出现突变时，比如由3.3V突变为2.3V，超过电子设备正常的工作电压范围时，对于第一PMOS管PM1来说，其栅极相当于通过滤波电阻R1连接电源电压信号，而其源极连接滤波电容C3，由此导致当出现下冲情形时，第一PMOS管PM1的栅极电压就会突然变小，而由于滤波电容C3的存在，第一PMOS管PM1的源极电压突变程度较小，由此导致第一PMOS管PM1导通，而此时由于电流镜Curl的存在，第一NMOS管NM1处于瞬时导通状态，从而整体上使得第一PMOS管PM1的漏极电流流向储能电容C2。由于储能电容C2的值设计相对滤波电容C3来说足够小，因此，第一PMOS管PM1的漏极的电压就会迅速升高，即对应spike端的为高电平，从而促使第一或逻辑子单元NOR1和第一反相子单元INV1组成的锁存器进行翻转动作。具体地，当出现下冲毛刺信号，由于储能电容C2处于蓄能状态，对应spike端的为高电平，再经过与第一反相子单元INV1在上电复位时输出的低电平进行或非处理，从而使得第一或逻辑子单元NOR1的输出信号就从上电复位时的高电平迅速翻转为低电平，进一步地第一反相子单元INV1的反相输出信号Ser由上电复位时的低电平迅速翻转为高电平，从而实现了从低电平到高电平的翻转以及对毛刺信号的锁存。依次再经过缓冲单元Buf、延迟单元Delay和第三反相子单元INV3后产生低电平，再在第二或非逻辑子单元NOR2中与上电复位信号POR的反相信号POR_B进行或非处理。此时，由于上电复位信号POR对应高电平则其反相信号POR_B对应低电平，第二或非逻辑子单元NOR2的输出实际上对应高电平，再经过第二反相子单元INV2的反相处理得到低电平，即毛刺复位信号SPIKE_SD由上电复位时的高电平翻转为低电平。

在所述第一PMOS管PM1瞬时关断之后，当储能电容C2端的电压不断升高，直至使得所述第一NMOS管NM1导通，储能电容C2进入放电状态，直至储能电容C2上的电量被全部放掉，相当于完成了对储能电容C2的复位，有关储能电容C2复位后的NOR1的输出和毛刺复位信号SPIKE_SD的波形图6中未示出。

此处，需要说明的是，上述图2和图3的电路结构分别并非只局限于检测上冲或者下冲毛刺信号，实际上图2所示电路结构也可以检测下冲毛刺信号，图3所示的电路结构也可以检测上冲毛刺信号。为此，下述分别提供了另外的检测上冲毛刺信号以及下冲毛刺信号的毛刺检测电路的变形示意图。

图4为本申请实施例四中毛刺检测电路检测上冲毛刺信号的另一种具体结构示意图，跟图3不同的是，本实施例中，触发模块102包括第三反相子单元INV4以及触发器DFF，沿检测模块101检测到的尖峰信号直接送到触发器DFF的时钟端C，触发器的输出连接到延迟单元Delay。另外，触发器的复位端R与第三反相子单元INV4的输出端连接，以接收上电复位信号的反相信号POR_B，实现毛刺检测电路开机即能对触发器DFF复位，复位的结果是使得触发模块102的输出对应高电平，从而避免了亚稳态。当出现上冲毛刺信号时，触发器DFF输出由高电平反翻转为低电平，相当于触发模块102的输出由高电平翻转为低电平。

图5为本申请实施例五中毛刺检测电路检测下冲毛刺信号的另一种具体结构示意图，跟图2的差异是，本实施例中，触发模块102包括第四反相子单元INV4以及触发器DFF，沿检测模块101检测到的尖峰信号直接送到触发器DFF的时钟端C，触发器的输出连接到延迟单元Delay。另外，触发器的复位端R与第四反相子单元INV4的输出端连接，以接收上电复位信号的反相信号POR_B，实现毛刺检测电路开机即能对触发器DFF复位，复位的结果是使得触发模块102的输出对应高电平，从而避免了亚稳态。当出现下冲毛刺信号时，触发器DFF输出由高电平反翻转为低电平，相当于触发模块102的输出由高电平翻转为低电平。

对比上述图2、图3的工作原理可见，图2、图3所述毛刺检测电路，当上冲或者下冲毛刺信号时，触发模块102的输出是由完成上电复位后的低电平反转对应高电平。而对于图4和图5来说，当上冲或者下冲毛刺信号时，触发模块102的输出是由完成上电复位后的高电平翻转为低电平，详细原理在此不再赘述。

另外，当通过毛刺复位信号SPIKE_SD判断得知电源电压信号VDDA中出现了毛刺信号之后，可以通过上电复位信号POR对锁存模块102进行复位，进一步使得毛刺复位信号SPIKE_SD具有上述高电平(图2、图3的情形)或者低电平(图4、图5的情形)的初始态，以应对下次可能出现的毛刺情形，由高电平切换为低电平(图2、图3的情形)，或者，由低电平切换为高电平(图2、图3的情形)。另外，也可以通过另外配置的控制信号又称之为锁存复位信号，以对所述锁存模块和/或复位模块进行复位，以应对再次发生毛刺或者又称之非上电情形下的复位，进一步使得毛刺复位信号SPIKE_SD具有上述高电平(图2、图3的情形)或者低电平(图4、图5的情形)的初始态，以应对下次可能出现的毛刺情形，由高电平切换为低电平(图2、图3的情形)，或者，由低电平切换为高电平(图2、图3的情形)。此处需要说明的是，如果毛刺检测电路中同时具有上述上电复位信号以及锁存复位信号，则可以通过一多路开关选择上电复位信号在上电复位时有效，而选择锁存复位信号在非上电复位时有效，以实现对上述锁存模块、复位模块的复位，最终实现对毛刺检测信号的复位。

特别地，根据本公开的实施例，上文参考流程图描述的过程可以被实现为微电子电路和硬件描述语言程序。

本发明列举了4种具体的实施方案，然而通过组合还能产生更多组合实施方案，本发明不一一罗列，均应包含在本申请的所要求的范围之内。

至此，已经对本主题的特定实施例进行了描述。其它实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作可以按照不同的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序，以实现期望的结果。在某些实施方式中，多任务处理和并行处理可以是有利的。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (14)

1.一种毛刺检测电路，其特征在于，包括：

沿检测模块，用于通过边沿检测确定电源电压信号出现上冲或者下冲时的毛刺尖峰；

锁存模块，用于在检测到所述毛刺尖峰时进行翻转动作以对所述毛刺尖峰进行锁存；

复位模块，用于根据锁存的所述毛刺尖峰生成毛刺复位信号以触发去毛刺处理；所述复位模块包括第二逻辑处理单元，用于对锁存的所述毛刺尖峰进行逻辑处理以生成毛刺复位信号；所述第二逻辑处理单元包括第二或非逻辑子单元、第二反相子单元以及第三反相子单元，所述第三反相子单元用于对所述锁存模块的输出信号进行反相处理；所述第二或非逻辑子单元用于对所述第三反相子单元的输出信号进行或非处理，所述第二反相子单元用于对所述第二或非逻辑子单元的输出信号进行反相处理生成毛刺复位信号；所述第二或非逻辑子单元进一步用于对所述第三反相子单元的输出信号以及上电复位信号的反相信号进行或非处理。

2.根据权利要求1所述的电路，其特征在于，所述沿检测模块包括：开关单元以及储能单元，所述开关单元用于在检测到所述毛刺尖峰时进行相应的开关动作，并在检测到所述毛刺尖峰时触发所述锁存模块进行翻转以对检测到的所述毛刺尖峰进行锁存。

3.根据权利要求2所述的电路，其特征在于，所述开关单元包括：第一开关器件以及第二开关器件，所述第一开关器件的第一端与电源电连接，所述第一开关器件的第二端与所述第二开关器件的第一端电连接，所述第二开关器件的第二端电连接第一低电平，所述储能单元的第一端分别与所述第一开关器件的第二端以及第二开关单元的第一端电连接，且所述储能单元的第二端电连接第二低电平。

4.根据权利要求3所述的电路，其特征在于，所述第一开关器件为第一PMOS管，所述第二开关器件为第一NMOS管，所述第一PMOS管的源极与电源电连接，所述第一PMOS管的漏极与所述第一NMOS管的漏极电连接，所述储能单元的第一端分别与所述第一NMOS管的漏极和所述第一PMOS管的漏极电连接。

5.根据权利要求4所述的电路，其特征在于，还包括：低通滤波器，用于对所述毛刺尖峰进行低通滤波，并在施加到所述第一PMOS管源极的所述电源电压信号的控制下使得所述第一NMOS管和所述第一PMOS管进行开关动作。

6.根据权利要求5所述的电路，其特征在于，所述第一NMOS管的栅极和源极之间连接有电流镜。

7.根据权利要求5所述的电路，其特征在于，所述低通滤波器包括：滤波电阻，所述滤波电阻与所述第一PMOS管的栅极和/或源极连接。

8.根据权利要求7所述的电路，其特征在于，所述低通滤波器还包括滤波电容，所述滤波电容与所述第一PMOS管的栅极和/或源极连接。

9.根据权利要求1-8任一项所述的电路，其特征在于，所述锁存模块包括第一逻辑处理单元，用于对所述尖峰信号进行逻辑处理以进行翻转以及对所述毛刺尖峰进行锁存。

10.根据权利要求9所述的电路，其特征在于，所述第一逻辑处理单元包括：第一或非逻辑子单元以及第一反相子单元，所述第一或非逻辑子单元用于对所述毛刺尖峰进行或非处理得到逻辑输出信号，所述第一反相子单元用于对所述第一或非逻辑子单元的逻辑输出信号进行反相处理以进行翻转以及对所述毛刺尖峰进行锁存。

11.根据权利要求10所述的电路，其特征在于，还包括：第二PMOS管以及第二NMOS管，所述第二PMOS管的栅极连接上电复位信号，所述第二PMOS管的源极与电源连接，所述第二PMOS管的漏极与所述第一反相子单元的输入端连接，所述第二NMOS管的漏极与所述第一反相子单元的输出端连接，所述第二NMOS管的栅极连接所述上电复位信号的反相信号。

12.根据权利要求1所述的电路，其特征在于，所述锁存模块包括第四反相子单元以及锁存器，所述锁存器的复位端与所述第四反相子单元连接，所述锁存器的时钟端与所述沿检测模块连接以进行翻转以及对所述毛刺尖峰进行锁存。

13.根据权利要求12所述的电路，其特征在于，还包括：延迟单元，用于对所述锁存模块的输出进行延迟处理后传输至所述复位模块。

14.根据权利要求13所述的电路，其特征在于，所述锁存模块还电连接一锁存复位信号，用于对毛刺检测信号进行复位。

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