CN100508391C - 消除信号毛刺的装置和方法 - Google Patents

Abstract

本发明公开了一种消除信号毛刺的装置，包括：信号延迟采样电路和无毛刺信号生成电路。本发明同时公开了一种消除信号毛刺的方法，包括：根据待消除毛刺的最大宽度，确定延迟级数，根据该延迟级数对待消除毛刺的接口信号进行延迟处理；对经延迟处理得到的各级延迟信号分别进行逻辑与操作和逻辑或操作，根据逻辑与操作结果和逻辑或操作结果得到无毛刺的信号。本发明对于各种途径产生的毛刺都可以去除，适应范围广。

Description

消除信号毛刺的装置和方法

技术领域

本发明涉及信号处理技术领域，具体涉及一种消除信号毛刺的装置和方法。

背景技术

半导体工艺的进步，使得电子系统工作频率越来越高，集成在同一平台甚至片上集成系统(SoC)上的射频、模拟和数字构件越来越多。从而导致芯片的接口信号越来越易受到干扰，产生毛刺。所谓毛刺，就是宽度小于定义的最小宽度的信号。如何消除毛刺已经成为芯片接口模块设计中最普遍的问题。

图1给出了毛刺产生的过程示意图，如图1所示，芯片1的输出信号经过芯片1的输出电路、信号传输线和芯片2的输入电路后生成输入信号，该输入信号上往往有毛刺。

毛刺的产生途径主要有如下三种：

途径一、信号本身就有毛刺。如图1所示，当输出信号1、2不通过寄存器输出，而通过组合逻辑输出时，输出信号1、2中往往就有毛刺。

途径二、信号在信号传输线上传输时产生毛刺。如图1所示，射频噪声源在信号传输线上会感应出毛刺，或者信号传输线之间的信号串扰也会产生毛刺，等等。

途径三、信号经输入电路处理后也可能会产生毛刺。如图1所示，若输入到芯片2的信号的上升沿或下降沿持续时间较长如：达到微秒级，则输入电路输出的输入信号1、2在输入电路阈值门限附近可能会产生毛刺。

图2给出了信号在输入电路阈值门限附近产生毛刺的示意图，如图2所示，Vin为输入到输入电路的信号，Vout为输入电路输出的信号，Vht是高电平门限，当Vin>＝Vht时，Vout＝1；Vlt是低电平门限，当Vin<＝Vlt时，Vout＝0；而当Vht>Vin>Vlt时，则Vout不能得到稳定的数值，可能为0也可能为1，从而产生毛刺。可以看出：图2中存在3个毛刺。

信号中的毛刺往往会造成后续逻辑的误动作，因此，必须消除信号中的毛刺。根据毛刺产生的途径和后续电路各自的特性有很多毛刺消除方法。其中，针对毛刺产生的途径，通常有如下三种消除毛刺的方法：

1)针对途径一，可以要求信号通过寄存器输出，而不通过组合逻辑输出；

2)针对途径二，可以在系统设计时，控制射频干扰源的强度和距离，控制信号线之间的串扰，等等；

3)针对途径三，可以在输入电路上加入施密特比较器。

若不能控制毛刺产生的各个途径，则需要专门的电路来消除毛刺。根据后续电路对输入信号的不同要求，往往有不同的毛刺消除方法，例如：

1)若要求输入信号和输出信号同步，则可以仅关心时钟沿附近的毛刺去除；

2)若后续电路仅关心输入到自身的信号的上升沿或下降沿，则可以专门去除上升沿或下降沿上的毛刺；

3)若后续电路若仅对输入的电平信号敏感，则可以采用举手表决的方法去除毛刺。

以上所述去除毛刺的方法的主要不足在于，每种方法都仅适用于特定的应用场景，不是一个通用的毛刺消除方法，适应面较窄。

发明内容

本发明提供一种消除信号毛刺的装置和方法，以扩大毛刺消除的应用范围。

本发明的技术方案是这样实现的：

一种消除信号毛刺的装置，包括：信号延迟采样电路和无毛刺信号生成电路，其中：

信号延迟采样电路，用于接收待消除毛刺的接口信号，确定延迟级数，根据确定的延迟级数对该接口信号进行延迟处理，将经延迟处理得到的延迟信号输入到无毛刺信号生成电路；

无毛刺信号生成电路，用于对输入的各级延迟信号分别进行逻辑与操作和逻辑或操作，根据逻辑或操作结果和逻辑与操作结果得到无毛刺的信号。

所述信号延迟采样电路包括：N+m个锁存器，且，m为自然数，N为待消除毛刺的最大宽度除以Tclk-q后进行向上取整数得到的值，其中，Tclk-q为锁存器的时钟端出现有效沿的时刻至锁存器的输出发生变化的时刻之间的时长，其中：

所述各锁存器的数据输入端接所述接口信号的有效电平，第一级锁存器的时钟端接待消除毛刺的接口信号，复位端通过一个反相器与待消除毛刺的接口信号相接；第二级及第二级以后级锁存器的时钟端接前一级锁存器的输出端，复位端通过一个反相器与前一级锁存器的输出端相接；

第m+1～N+m级锁存器的输出端与无毛刺信号生成电路相接。

所述无毛刺信号生成电路包括：与门、或门和锁存器，其中：

与门的各输入端分别与信号延迟采样电路输出的其中一级延迟信号连接；

或门的各输入端分别与信号延迟采样电路输出的其中一级延迟信号连接；

或门的输出端与所述锁存器的时钟端相接，与门的输出端通过一个反相器与所述锁存器的复位端相接，所述锁存器的数据输入端接所述接口信号的有效电平。

所述锁存器为D触发器。

一种消除信号毛刺的方法，包括：

A、根据待消除毛刺的最大宽度，确定延迟级数，根据该延迟级数对待消除毛刺的接口信号进行延迟处理；

B、对经延迟处理得到的各级延迟信号分别进行逻辑与操作和逻辑或操作，根据逻辑与操作结果和逻辑或操作结果得到无毛刺的信号。

步骤A所述确定延迟级数包括：

M＝N+m，

其中，M为确定的延迟级数；N为待消除毛刺的最大宽度除以Tclk-q后进行向上取整数得到的值，其中，Tclk-q为锁存器的时钟端出现有效沿的时刻至锁存器的输出发生变化的时刻之间的时长；m为自然数。

所述m为0～10之间的任一值。

所述步骤B包括：

对第m+1～N+m级延迟信号分别进行逻辑与操作和逻辑或操作，当逻辑或操作结果出现下降沿时，确定无毛刺信号开始下降；当逻辑与操作结果出现上升沿时，确定无毛刺信号开始上升；当逻辑或操作结果未出现下降沿且逻辑与操作结果未出现上升沿时，确定无毛刺信号保持不变。

与现有技术相比，本发明首先根据待消除毛刺的最大宽度，确定延迟级数，根据该延迟级数对待消除毛刺的接口信号进行延迟处理，然后对经延迟处理得到的各级延迟信号分别进行逻辑与操作和逻辑或操作，根据逻辑与操作结果和逻辑或操作结果得到消除了毛刺的信号。本发明对于各种途径产生的毛刺都可以去除，适应范围广。

附图说明

图1为毛刺产生的过程示意图；

图2为在输入电路阈值门限附近产生毛刺的示意图；

图3为本发明实施例提供的消除信号毛刺的装置图；

图4是本发明实施例毛刺消除的波形图。

具体实施方式

下面结合附图及具体实施例对本发明再作进一步详细的说明。

图3为本发明实施例提供的消除信号中的毛刺的装置图，如图3所示，其主要包括：信号延迟采样电路和无毛刺信号生成电路，其中：

信号延迟采样电路：用于对输入的待消除毛刺的接口信号进行N+m级延迟处理，相邻两级的延迟时长等于Tclk-q，将经第m+1～N+m级延迟处理得到的第m+1～m+N级延迟信号输出到无毛刺信号生成电路。

这里，Tclk-q为锁存器的时钟端出现有效沿即：上升沿或下降沿的时刻至锁存器的输出发生变化的时刻之间的时长；N为待消除的毛刺的最大宽度除以Tclk-q后进行向上取整数得到的值；m为自然数，通常m取0～10之间的值。信号延迟采样电路中进行的前m级锁存操作是为了消除接口信号的亚稳态。在图3所示实施例中，N＝3，m＝2。

具体地，若接口信号的初始电平为高电平，则锁存器的有效沿为下降沿；若接口信号的初始电平为低电平，则锁存器的有效沿为上升沿。

无毛刺信号生成电路：用于接收信号延迟采样电路输出的第m+1～N+m级的延迟信号，分别对该第m+1～N+m级延迟信号进行逻辑与操作和逻辑或操作；并在逻辑或操作结果出现下降沿时，确定最终输出的无毛刺信号开始下降，在逻辑与操作结果出现上升沿时，确定无毛刺信号开始上升，在逻辑或操作结果未出现下降沿且逻辑与操作结果未出现上升沿时，确定无毛刺信号保持不变。

以下以图3为例，对信号延迟采样电路和无毛刺信号生成电路的具体组成进行详细说明：

信号延迟采样电路由N+m个锁存器组成，其中，N为待消除的毛刺的最大宽度除以Tclk-q后进行向上取整数得到的值；m为自然数，通常m取0～10之间的值。在图3中，锁存器为D触发器，且设定N＝3，m＝2，则信号延迟采样电路由5个D触发器：D1～D5组成，其中，D1～D2为去亚稳态锁存器，并设定图3中接口信号的有效电平为低电平，则锁存器的有效沿为下降沿，其中：

每个锁存器的数据输入端都接到接口信号的有效电平，如图3所示，每个D触发器的数据输入端都接到低电平；第一级锁存器如：图3中的D1的时钟端接到接口信号，第一级锁存器如：图3中的D1的复位端通过一个反相器与接口信号相连；第二级及第二级以后的锁存器的时钟端和前一级锁存器的输出端相连，如：图3中的D2～D5的时钟端和前一级D触发器的输出端相连，第二级及第二级以后的锁存器的复位端通过一个反相器和前一级锁存器的输出端相连，如：图3中的D2～D5的复位端通过一个反相器和前一级D触发器的输出端相连；第m+1～N+m级锁存器的输出端分别与无毛刺信号生成电路相连，如：图3中的D3～D5的输出端分别与无毛刺信号生成电路相连。

这里，接口信号的有效电平通过以下方式确定：若接口信号的初始电平为高电平，则其有效电平为低电平；若接口信号的初始电平为低电平，则其有效电平为高电平。

无毛刺信号生成电路由与门、或门和锁存器组成，在图3中，锁存器为D触发器D6，其中：

与门的N个输入端分别与信号延迟采样电路的第m+1～N+m级锁存器的输出端相连，如图3所示，与门的三个输入端分别与信号延迟采样电路中的D触发器D3～D5的输出端相连；同样，或门的N个输入端分别与信号延迟采样电路的第m+1～N+m级锁存器的输出端相连，如图3所示，或门的三个输入端同样分别与信号延迟采样电路中的D触发器D3～D5的输出端相连；锁存器的数据输入端接到接口信号的有效电平，如图3所示，触发器D6的数据输入端接到低电平，锁存器如：图3中的D6的时钟端与或门的输出端相连，锁存器如：图3中的D6的复位端通过一个反相器与与门的输出端相连。

设接口信号的有效电平为低电平，以下给出信号延迟采样电路的工作过程：

信号延迟采样电路的基本组成单元为：锁存器。每个锁存器的工作过程为：当时钟端的输入信号出现下降沿时，该下降沿驱动锁存器锁存数据输入端的电平—低电平，则，经Tclk-q时长后，该锁存器的输出端出现下降沿；当时钟端的输入信号出现上升沿时，该高电平经过反相器后成为低电平，锁存器进行异步低电平复位，则，经Tclk-q时长后，锁存器的输出端出现上升沿。

以下给出无毛刺信号生成电路的工作过程：

与门对信号延迟采样电路输出的各级延迟信号进行逻辑与操作，或门对信号延迟采样电路输出的各级延迟信号进行逻辑或操作；

当逻辑或门的输出出现下降沿时，该下降沿驱动无毛刺信号生成电路中的锁存器锁存自身的数据输入端电平—低电平，则，经Tclk-q时长后，锁存器的输出端出现下降沿；

当逻辑与门的输出出现上升沿时，该高电平经反相器后成为低电平，锁存器进行异步低电平复位，则，经Tclk-q时长后，锁存器的输出端出现上升沿；

当逻辑或门的输出未出现下降沿且逻辑与门的输出未出现上升沿时，经Tclk-q时长后，锁存器的输出既不会出现下降沿、也不会出现上升沿，而是保持不变。

以图3为例，图4给出了需去除毛刺的接口信号、各D触发器D1～D5的输出信号、与门的输出信号、或门的输出信号以及D触发器D6输出的消除了毛刺的信号的波形示意图，其中，接口信号的有效电平为低电平，如图4所示，可以看出：接口信号中的毛刺已经全部被去除。

本发明中的锁存器也可以使用D触发器以外的元件代替，只要该元件能够实现对信号的延迟锁存即可。

在本发明中，对于采用130纳米工艺条件的锁存器，Tclk-q时长为0.2纳秒，此时，可以处理的待消除毛刺的信号的最高频率为1.67GHz。

以上所述仅为本发明的过程及方法实施例，并不用以限制本发明，凡在本发明的精神和原则之内所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1、一种消除信号毛刺的装置，其特征在于，包括：信号延迟采样电路和无毛刺信号生成电路，其中：

信号延迟采样电路，用于接收待消除毛刺的接口信号，确定延迟级数，根据确定的延迟级数对该接口信号进行延迟处理，将经延迟处理得到的延迟信号输入到无毛刺信号生成电路；

无毛刺信号生成电路，用于对输入的各级延迟信号分别进行逻辑与操作和逻辑或操作，根据逻辑或操作结果和逻辑与操作结果得到无毛刺的信号；

且，所述信号延迟采样电路包括：N+m个D触发器，且，m为自然数，N为待消除毛刺的最大宽度除以Tclk-q后进行向上取整数得到的值，其中，Tclk-q为D触发器的时钟端出现有效沿的时刻至D触发器的输出发生变化的时刻之间的时长，其中：

所述各D触发器的数据输入端接所述接口信号的有效电平，第一级D触发器的时钟端接待消除毛刺的接口信号，复位端通过一个反相器与待消除毛刺的接口信号相接；第二级及第二级以后级D触发器的时钟端接前一级D触发器的输出端；复位端通过一个反相器与前一级D触发器的输出端相接；

第m+1～N+m级D触发器的输出端与无毛刺信号生成电路相接。

2、如权利要求1所述的装置，其特征在于，所述无毛刺信号生成电路包括：与门、或门和D触发器，其中：

与门的各输入端分别与信号延迟采样电路输出的其中一级延迟信号连接；

或门的各输入端分别与信号延迟采样电路输出的其中一级延迟信号连接；

或门的输出端与所述D触发器的时钟端相接，与门的输出端通过一个反相器与所述D触发器的复位端相接，所述D触发器的数据输入端接所述接口信号的有效电平。

3、一种消除信号毛刺的方法，其特征在于，包括：

A、根据待消除毛刺的最大宽度，确定延迟级数：M＝N+m，根据该延迟级数对待消除毛刺的接口信号进行延迟处理；

其中，M为确定的延迟级数；N为待消除毛刺的最大宽度除以Tclk-q后进行向上取整数得到的值，其中，Tclk-q为D触发器的时钟端出现有效沿的时刻至D触发器的输出发生变化的时刻之间的时长；m为自然数；

B、对经延迟处理得到的各级延迟信号分别进行逻辑与操作和逻辑或操作，根据逻辑与操作结果和逻辑或操作结果得到无毛刺的信号。

4、如权利要求3所述的方法，其特征在于，所述m为0～10之间的任一值。

5、如权利要求3或4所述的方法，其特征在于，所述步骤B包括：

对第m+1～N+m级延迟信号分别进行逻辑与操作和逻辑或操作，当逻辑或操作结果出现下降沿时，确定无毛刺信号开始下降；当逻辑与操作结果出现上升沿时，确定无毛刺信号开始上升；当逻辑或操作结果未出现下降沿且逻辑与操作结果未出现上升沿时，确定无毛刺信号保持不变。

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