CN117240270A - 上电复位电路、芯片及电子设备 - Google Patents

Abstract

本申请属于集成电路技术领域，公开了一种上电复位电路、芯片及电子设备。上电复位电路包括：复位信号输出电路，用于接收电源电压，产生第一复位信号；复位信号翻转保护电路，连接于复位信号输出电路，用于接收第一复位信号，保持第一复位信号的电平状态；毛刺过滤电路，连接于复位信号翻转保护电路，用于接收第一复位信号，过滤第一复位信号的毛刺；毛刺过滤电路包括延时模块、逻辑处理模块和反相模块，延时模块用于将第一复位信号延时输出延时信号；逻辑处理单元用于对第一复位信号和延时信号进行逻辑处理生成逻辑信号，反相模块用于对逻辑信号进行反相处理生成无毛刺的第一复位信号。本申请能过滤复位信号上的毛刺，避免因毛刺引起的复位异常。

Description

上电复位电路、芯片及电子设备

技术领域

本申请涉及集成电路技术领域，具体涉及一种上电复位电路、芯片及电子设备。

背景技术

在集成电路设计领域中，芯片的上电复位电路(Power On Reset，POR电路)工作的稳定性直接影响整个芯片的可靠性。因此一个稳定性高、可靠性高的上电复位模块对芯片的可靠性有至关重要的作用。上电复位电路通常是用于给集成电路中的数字电路发送复位信号，以使数字电路复位启动并初始化至设计者所期望的初始状态。

芯片工作环境恶劣时其上电复位信号容易发生电平翻转，如因电磁干扰、粒子射线干扰等因素导致的翻转，并且高速芯片如FPGA芯片的上电复位信号在传输过程更容易产生毛刺，传统芯片的上电复位电路缺乏相应的应对方式，容易导致芯片工作异常。

发明内容

鉴于以上问题，本申请提供一种上电复位电路、芯片及电子设备，以解决上述技术问题。

第一方面，本申请提供一种上电复位电路，包括：

复位信号输出电路，用于接收电源电压，产生第一复位信号；

复位信号翻转保护电路，连接于所述复位信号输出电路，用于接收所述第一复位信号，保持所述第一复位信号的电平状态；

毛刺过滤电路，连接于所述复位信号翻转保护电路，用于接收所述第一复位信号，过滤所述第一复位信号的毛刺；

其中，所述毛刺过滤电路包括延时模块、逻辑处理模块和反相模块，所述延时模块用于将所述第一复位信号延时后输出延时信号；所述逻辑处理单元用于对所述第一复位信号和所述延时信号进行逻辑处理生成逻辑信号，所述反相模块用于对所述逻辑信号进行反相处理生成无毛刺的所述第一复位信号。

在一些实施例中，所述复位信号输出电路包括：

分压电路，用于接收所述电源电压，将所述电源电压分压以产生电源分压电压；

参考电压输出电路，用于产生预设的参考电压；

比较输出电路，用于接收所述电源分压电压和所述参考电压，根据所述电压分压电压和所述参考电压的比较结果生成高电平或低电平的所述第一复位信号；

分压反馈电路，用于接收所述第一复位信号，根据所述第一复位信号修改所述分压电路的分压比例。

在一些实施例中，所述分压电路包括串联连接的第一电阻单元、第二电阻单元和第三电阻单元，所述第一电阻单元还用于连接电源以接收电源电压，所述第三电阻单元还用于接地；所述第一电阻单元和所述第二电阻单元之间设有分压节点；

所述比较输出电路包括比较器，所述比较器的第一输入端和第二输入端分别连接于所述参考电压输出电路和所述分压节点，以接收所述参考电压和所述电源分压电压；

所述分压反馈电路包括第一反相单元和第一开关单元，所述第一反相单元的输入端连接于所述比较器的输出端以对所述第一复位信号进行反相处理，所述第一反相单元的输出端连接于所述第一开关单元；所述第一开关单元的第一端连接于所述第一反相单元以根据其输出信号控制所述第一开关单元的通断，所述第一开关单元的第二端分别连接于所述第二电阻单元和所述第三电阻单元，所述第一开关单元的第三端用于接地。

在一些实施例中，所述第一开关单元包括第一NMOS管，所述第一NMOS管的栅极连接于所述第一反相单元，所述第一NMOS管的漏极分别连接于所述第二电阻单元和所述第三电阻单元，所述第一NMOS管的源极用于接地。

在一些实施例中，所述延时模块包括第一延时单元和第二延时单元，所述逻辑处理模块包括第一逻辑处理单元和第二逻辑处理单元，所述反相模块包括第二反相单元和第三反相单元；

所述第一延时单元用于将所述第一复位信号延迟第一时间后输出第一延时信号，所述第一逻辑处理单元用于对所述第一延时信号和所述第一复位信号进行逻辑或非运算生成第一逻辑信号，所述第二反相单元用于对所述第一逻辑信号进行反相处理生成无高电平毛刺的所述第一复位信号；

所述第二延时单元连接于所述第二反相单元，用于将所述第二反相单元输出的所述第一复位信号延迟第二时间后输出第二延时信号，所述第二逻辑处理单元用于对所述第二延时信号和所述第二反相单元输出的所述第一复位信号进行逻辑与非运算生成第二逻辑信号，所述第三反相单元用于对所述第二逻辑信号进行反相处理生成无低电平毛刺的所述第一复位信号。

在一些实施例中，所述复位信号翻转保护电路包括第一储能单元、第二开关单元、第四反相单元、第三开关单元和第五反相单元；

所述第一储能单元的第一端用于连接电源以接收所述电源电压，所述第一储能单元的第二端连接于所述第二开关单元；

所述第二开关单元的第一端连接于所述第二逻辑处理单元以根据所述第二逻辑信号控制所述第二开关单元的通断，所述第二开关单元的第二端连接于所述第一储能单元，所述第二开关单元的第三端分别连接于所述复位信号输出电路和所述第四反相单元；

所述第四反相单元的输入端分别连接于所述复位信号输出电路和所述第二开关单元，所述第四反相单元的输出端分别连接于所述第三开关单元和所述第五反相单元；

所述第三开关单元的第一端连接于所述第三反相单元以根据所述第三反相单元输出的所述第一复位信号控制所述第三开关单元的通断，所述第三开关单元的第二端分别连接于所述第四反相单元和所述第五反相单元，所述第三开关单元的第三端用于接地；

所述第五反相单元的输入端分别连接于所述第四反相单元和所述第三开关单元，所述第五反相单元的输出端连接于所述第一延时单元和所述第一逻辑处理单元。

在一些实施例中，其特征在于，所述第二开关单元包括第一PMOS管，所述第一PMOS管的栅极连接于所述第二逻辑处理单元以接收所述第二逻辑信号，所述第一PMOS管的漏极连接于所述第一储能单元，所述第一PMOS管的源极分别连接于所述复位信号输出电路和所述第四反相单元；

所述第三开关单元包括第二NMOS管，所述第二NMOS管的栅极连接于所述第二反相单元以接收所述第二反相单元输出的所述第一复位信号，所述第二NMOS管的漏极分别连接于所述第四反相单元和所述第五反相单元，所述第二NMOS管的源极用于接地。

在一些实施例中，所述上电复位电路还包括：

脉冲过滤电路，连接于所述第三反相单元，用于接收所述第三反相单元输出的所述第一复位信号，滤除所述第一复位信号的尖峰脉冲；

其中，所述脉冲过滤电路包括第四电阻单元，所述第四电阻单元的第一端连接于所述第三反相单元，所述第四电阻单元的第二端用于接地。

第二方面，本申请还提供一种芯片，包括上述任一所述的上电复位电路。

第三方面，本申请还提供一种电子设备，包括设备主体以及设于所述设备主体的如上述所述的芯片。

本申请提供的上电复位电路、芯片及电子设备，上电复位电路通过复位信号输出电路产生用于上电复位的第一复位信号，复位芯片翻转保护电路对第一复位信号的电平进行保持，使第一复位信号不会因环境因素干扰而发生翻转，毛刺过滤电路滤除第一复位信号上的毛刺，得到无毛刺的第一复位信号用于上电复位。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本申请实施例提供的上电复位电路的模块示意图。

图2示出了本申请实施例提供的复位信号输出电路的模块示意图。

图3示出了本申请实施例提供的复位信号输出电路的结构示意图。

图4示出了本申请实施例提供的毛刺过滤电路的结构示意图。

图5示出了本申请实施例提供的复位信号翻转保护电路的结构示意图。

图6示出了本申请实施例提供的上电复位电路的结构示意图。

图7示出了本申请实施例提供的上电复位电路的时序图。

具体实施方式

为了使本技术领域的人员更好地理解本申请的方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例中，需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

需要指出的是，本申请实施例中“连接”可以理解为电连接，两个电学元件连接可以是两个电学元件之间的直接或间接连接。例如，A与B连接，既可以是A与B直接连接，也可以是A与B之间通过一个或多个其它电学元件间接连接。

本申请的实施例提供的电路结构中，节点并非表示实际存在的部件，而是表示电路图中相关耦接的汇合点，也就是说，这些节点是由电路图中相关耦接的汇合点等效而成的节点。

图1示出了本申请实施例提供的上电复位电路的模块示意图，该上电复位电路用于解决芯片因环境因素如高强度电磁干扰、粒子射线干扰等导致的上电复位信号翻转，以及当上电复位信号出现毛刺时，去除上电复位信号的毛刺，如图1所示，本申请实施例提供的上电复位电路包括复位信号输出电路、复位信号翻转保护电路、毛刺过滤电路。

复位信号输出电路用于接收电源电压，产生第一复位信号，具体地，复位信号输出电路感知到芯片开始上电后生成第一复位信号用于上电复位操作，该第一复位信号的电平由电源电压决定，当电源电压达到预设的电压阈值时，上电复位信号由低电平转换为高电平，该上电复位信号可能包含有毛刺，也可能不包含毛刺。

复位信号翻转保护电路，连接于复位信号输出电路，用于接收第一复位信号，保持第一复位信号的电平状态，具体地，当芯片工作于复杂环境下时，第一复位信号在高电平时可能会因为环境因素(如电磁干扰、粒子射线干扰等因素)的影响而发生异常翻转，从而影响到芯片的上电复位，复位信号翻转保护电路接收复位信号输出电路生成的第一复位信号，即使第一复位信号达到异常翻转的阈值，也能保持第一复位信号的电平状态，避免了第一复位电路的异常翻转，显然，复位信号翻转保护电路输出的第一复位信号和复位信号输出电路输出的第一复位信号无区别。

毛刺过滤电路，连接于复位信号翻转保护电路，用于接收第一复位信号，过滤第一复位信号的毛刺；其中，毛刺过滤电路包括延时模块、逻辑处理模块和反相模块，延时模块用于将第一复位信号延时后输出延时信号；逻辑处理单元用于对第一复位信号和延时信号进行逻辑处理生成逻辑信号，反相模块用于对逻辑信号进行反相处理生成无毛刺的第一复位信号，显然，当复位信号输出电路输出的第一复位信号无毛刺时，毛刺过滤电路输出的第一复位信号和复位信号输出电路输出的第一复位信号无区别，当复位信号输出电路输出的第一复位信号有毛刺时，毛刺过滤电路输出的第一复位信号仅去除了毛刺。

本申请实施例提供的上电复位电路，通过复位芯片翻转保护电路对第一复位信号的电平进行保持，并通过毛刺过滤电路对第一复位信号进行延时处理、逻辑运算处理和反相处理来滤除第一复位信号上的毛刺，得到无毛刺的第一复位信号用于上电复位，本申请解决了芯片因电磁干扰、粒子射线干扰等环境因素导致的异常翻转问题，去除了芯片上电复位信号的毛刺，避免了芯片因毛刺引起的异常复位。

在一些实施例中，图2示出了本申请实施例提供的复位信号输出电路的模块示意图，如图2所示，复位信号输出电路包括：

分压电路，用于接收所述电源电压，将所述电源电压分压以产生电源分压电压。

参考电压输出电路，用于产生预设的参考电压，其中，参考电压的具体电压值根据芯片的种类和应用场景等因素确定，本申请实施例对参考电压输出电路的电路结构不作要求，只要能设于芯片的上电复位模块，并能生成相应的参考电压即可。

比较输出电路，用于接收所述电源分压电压和所述参考电压，根据所述电压分压电压和所述参考电压的比较结果生成高电平或低电平的所述第一复位信号，具体地，芯片上电过程，电源电压从0V开始上升，在电源分压电压超过参考电压之前，比较输出电路一直输出低电平的第一复位信号，当电源分压电压超过参考电压，比较输出电路输出高电平的第一复位信号。

分压反馈电路，用于接收所述第一复位信号，根据所述第一复位信号修改所述分压电路的分压比例，具体地，芯片上电过程若第一复位信号存在毛刺，则毛刺信号可能会导致芯片发生反复复位，本申请实施例通过设置分压反馈电路改变电源分压电压在电路中的分压比例，避免了上电过程因为毛刺导致第一复位信号的反复复位，另一方面，本申请实施例还适用于芯片的下电复位过程，通过设置分压反馈电路改变电源分压电压在电路中的分压比例还能区分出上电过程和下电过程第一复位信号电平状态变更的阈值。

在一些实施例中，图3示出了本申请实施例提供的复位信号输出电路的结构示意图，如图3所示，分压电路包括串联连接的第一电阻单元R1、第二电阻单元R2和第三电阻单元R3，第一电阻单元R1还用于连接电源以接收电源电压，第三电阻单元R3还用于接地；第一电阻单元R1和第二电阻单元R2之间设有分压节点。

比较输出电路包括比较器A1，比较器A1的第一输入端和第二输入端分别连接于参考电压输出电路和分压节点，以接收参考电压和电源分压电压。比较器A1根据输入端接收的两个电压信号的比较结果输出高电平或低电平的第一复位信号，对本申请实施例而言，电源电压上电过程，电源分压电压从0V开始上升，此时电源分压电压小于参考电压，比较器A1输出低电平的第一复位信号，当电源分压电压超过参考电压，比较器A1输出高电平的第一复位信号。

分压反馈电路包括第一反相单元N1和第一开关单元Q1，第一反相单元N1的输入端连接于比较器A1的输出端以对第一复位信号进行反相处理，第一反相单元N1的输出端连接于第一开关单元Q1；第一开关单元Q1的第一端连接于第一反相单元N1以根据其输出信号控制第一开关单元Q1的通断，第一开关单元Q1的第二端分别连接于第二电阻单元R2和第三电阻单元R3，第一开关单元Q1的第三端用于接地。

可选地，第一反相单元N1为反相器，用于对输入的信号进行反相处理，但应当明确，本申请实施例中，第一反相单元N1不限于反相器，事实上，只要能集成于芯片中，任何能将输入信号反相处理后输出的元件或电路结构均可作为第一反相单元N1，设计人员可以根据成本、芯片需求等原因选择合适的第一反相单元N1。

应当明确，本申请实施例中，第一电阻单元R1、第二电阻单元R2和第三电阻单元R3可以为单一的电阻元件，也可以设为电阻串。

在一些实施例中，第一开关单元Q1包括第一NMOS管，第一NMOS管Q1的栅极连接于第一反相单元N1，第一NMOS管的漏极分别连接于第二电阻单元R2和第三电阻单元R3，第一NMOS管的源极用于接地。

需要说明的是，本文中第一开关单元为第一NMOS管仅是用于示例，由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，电路中的NMOS管可以通过PMOS管的相关电路替换以实现相同的作用，此外，本文中第一开关单元也可以为CMOS开关以及与CMOS开关的栅极源极连接的二极管，事实上，本文中第一开关单元可以是满足需求的任意具有相应开关能力的电路。

在一些实施例中，图4示出了本申请实施例提供的毛刺过滤电路的结构示意图，如图4所示，本申请实施例提供的毛刺过滤电路中，延时模块包括第一延时单元D1和第二延时单元D2，逻辑处理模块包括第一逻辑处理单元NOR1和第二逻辑处理单元NAND1，反相模块包括第二反相单元N2和第三反相单元N3。

第一延时单元D1连接于复位信号翻转保护电路接收其输出的第一复位信号，用于将该第一复位信号延迟第一时间后输出第一延时信号，第一逻辑处理单元NOR1的两个输入端分别连接于第一延时单元D1和复位信号翻转保护电路，用于对第一延时信号和第一复位信号进行逻辑或非运算生成第一逻辑信号，第二反相单元N2连接于第一逻辑处理单元NOR1的输出端，用于对第一逻辑信号进行反相处理生成无高电平毛刺的第一复位信号。具体地，第一延时单元D1、第一逻辑处理单元NOR1和第二反相单元N2用于处理第一复位信号中的高电平毛刺，其中，第一时间根据芯片设计的实际需求确定。

第二延时单元D2连接于第二反相单元N2，用于将第二反相单元N2输出的第一复位信号延迟第二时间后输出第二延时信号，第一逻辑处理单元NAND1的两个输入端分别连接于第二延时单元D2和第二反相单元N2，用于对第二延时信号和第二反相单元N2输出的第一复位信号进行逻辑与非运算生成第二逻辑信号，第三反相单元N3连接于第一逻辑处理单元NAND1的输出端，用于对第二逻辑信号进行反相处理生成无低电平毛刺的第一复位信号。具体地，第二延时单元D2、第一逻辑处理单元NAND1和第三反相单元N3用于处理第一复位信号中的低电平毛刺，其中，第二时间根据芯片设计的实际需求确定，并且第二时间可以与第一时间相同，也可以与第一时间不同。

可选地，第二反相单元、第三反相单元为反相器，但应当明确，本申请实施例中，第二反相单元、第三反相单元不限于反相器，事实上，只要能集成于芯片中，任何能将输入信号反相处理后输出的元件或电路结构均可作为第二反相单元和第三反相单元，设计人员可以根据成本、芯片需求等原因选择合适的第二反相单元和第三反相单元；此外，第一逻辑处理单元可以为或非门以及具有先或后非逻辑功能的相应元件或电路，第二逻辑处理单元可以为与非门以及具有先与后非逻辑功能的相应元件或电路，第一延时单元和第二延时单元可以设置为任意延时模块或延时电路，本申请实施例对延时单元的具体结构不作要求。

在一些实施例中，图5示出了本申请实施例提供的复位信号翻转保护电路的结构示意图，如图5所示，复位信号翻转保护电路包括第一储能单元C1、第二开关单元Q2、第四反相单元N4、第三开关单元Q3和第五反相单元N5。

第一储能单元C1的第一端用于连接电源以接收电源电压，第一储能单元C1的第二端连接于第二开关单元Q2。

第二开关单元Q2的第一端连接于第二逻辑处理单元NAND1以根据第二逻辑信号控制第二开关单元Q2的通断，第二开关单元Q2的第二端连接于第一储能单元C1，第二开关单元Q2的第三端分别连接于复位信号输出电路和第四反相单元N4。

第四反相单元N4的输入端分别连接于复位信号输出电路和第二开关单元Q2，第四反相单元N4的输出端分别连接于第三开关单元Q3和第五反相单元N5。

第三开关单元Q3的第一端连接于第三反相单元N3以根据第三反相单元N2输出的第一复位信号控制第三开关单元Q3的通断，第三开关单元Q3的第二端分别连接于第四反相单元N4和第五反相单元N5，第三开关单元Q3的第三端用于接地。

第五反相单元N5的输入端分别连接于第四反相单元N4和第三开关单元Q3，第五反相单元N5的输出端连接于第一延时单元D1和第一逻辑处理单元NOR1。

可选地，第一储能单元、第二储能单元为储能电容，具体地，该储能电容可以为常规的电容，也可以是连线电容和寄生电容等。

可选地，第四反相单元、第五反相单元为反相器，但应当明确，本申请实施例中，第四反相单元和第五反相单元不限于反相器，事实上，只要能集成于芯片中，任何能将输入信号反相处理后输出的元件或电路结构均可作为第四反相单元和第五反相单元，设计人员可以根据成本、芯片需求等原因选择合适的第四反相单元和第五反相单元。

在一些实施例中，第二开关单元Q2包括第一PMOS管，第一PMOS管的栅极连接于第二逻辑处理单元以接收第二逻辑信号，第一PMOS管的漏极连接于第一储能单元C1，第一PMOS管的源极分别连接于复位信号输出电路和第四反相单元N4；

第三开关单元Q3包括第二NMOS管，第二NMOS管的栅极连接于第二反相单元以接收第二反相单元N2输出的第一复位信号，第二NMOS管的漏极分别连接于第四反相单元N4和第五反相单元N5，第二NMOS管的源极用于接地。

需要说明的是，本文中第二开关单元为PMOS管、第三开关单元为NMOS管仅是用于示例，由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，电路中的PMOS管可以通过NMOS管的相关电路替换以实现相同的作用，反之，电路中的NMOS管可以通过PMOS管的相关电路替换以实现相同的作用，此外，本文中第二开关单元和第三开关也可以为CMOS开关以及与CMOS开关的栅极源极连接的二极管，事实上，本文中第二开关单元和第三开关单元可以是满足需求的任意具有相应开关能力的电路。

在一些实施例中，图6示出了本申请实施例提供的上电复位电路的结构示意图，如图6所示，本申请实施例提供的上电复位电路还包括：

脉冲过滤电路，连接于所述第三反相单元N3，用于接收所述第三反相单元N3输出的所述第一复位信号，滤除所述第一复位信号的尖峰脉冲；

其中，所述脉冲过滤电路包括第四电阻单元R4，所述第四电阻单元R4的第一端连接于所述第三反相单元N3，所述第四电阻单元R4的第二端用于接地。

应当明确，本申请实施例中，第四电阻单元可以为单一的电阻元件，也可以设为电阻串。

图7示出了本申请实施例提供的上电复位电路的时序图，如图6和图7所示，本申请实施例提供上电复位电路的工作原理如下：

对于复位信号输出电路，上电过程，第一复位信号初始为低电平，经第一反相单元后输出高电平，第一NMOS管接收高电平导通，此时电源分压电压为R2/(R1+R2)；当电源分压电压超过参考电压，比较器输出的第一复位信号为高电平，经第一反相单元后输出低电平，第一NMOS管接收低电平处于介质截止状态，此时电源分压电压为(R2+R3)/(R1+R2+R3)，其中，“/”表示除法符号。

对于毛刺过滤电路，当复位信号翻转保护电路输出低电平的第一复位信号，第一复位信号经过第一延时单元输出第一延时信号，第一复位信号和第一延时信号经过第一逻辑处理单元进行或非逻辑运算后输出高电平的第一逻辑信号，第一逻辑信号经过第二反相单元输出低电平的第一复位信号，该第一复位信号经过第二延时单元输出第二延时信号，第二延时信号和该第一复位信号经过第二逻辑处理单元进行与非逻辑运算后输出高电平的第二逻辑信号，第二逻辑信号经过第三反相单元后输出低电平的第一复位信号，该第一复位信号为最终用于上电的复位信号；若复位信号翻转保护电路输出低电平的第一复位信号存在毛刺，如附图7所示，该第一复位信号经过第二延时单元延时，并与第二延时单元输出的第二延时信号进行逻辑与非运算去除了该第一复位信号的低电平毛刺。

当复位信号翻转保护电路输出高电平的第一复位信号，第一复位信号经过第一延时单元输出第一延时信号，第一复位信号和第一延时信号经过第一逻辑处理单元进行或非逻辑运算后输出低电平的第一逻辑信号，第一逻辑信号经过第二反相单元输出高电平的第一复位信号，

该第一复位信号经过第二延时单元输出第二延时信号，第二延时信号和该第一复位信号经过第二逻辑处理单元进行与非逻辑运算后输出低电平的第二逻辑信号，第二逻辑信号经过第三反相单元后输出低电平的第一复位信号，该第一复位信号为最终用于上电的复位信号；若复位信号翻转保护电路输出高电平的第一复位信号存在毛刺，如附图7所示，该第一复位信号经过第一延时单元延时，并与第一延时单元输出的第一延时信号进行逻辑或非运算过滤了该第一复位信号的高电平毛刺。

其中，第一复位信号上的毛刺不足以使无毛刺时第一复位信号和第一延时信号的逻辑运算结果发生翻转。

应当明确，本申请实施例中，第一延时单元、第一逻辑处理单元和第一反相单元用于过滤高电平的毛刺，第二延时单元、第二逻辑处理单元和第二反相单元用于过滤低电平的毛刺，本申请实施例提供的毛刺过滤电路，高电平的第一复位信号通过第一延时单元、第一逻辑处理单元和第一反相单元过滤毛刺后，经过第二延时单元、第二逻辑处理单元和第二反相单元仍能得到相同电平的第一复位信号，同理，低电平的第一复位信号经过第一延时单元、第一逻辑处理单元和第一反相单元后仍为低电平，以使第二延时单元、第二逻辑处理单元和第二反相单元对其毛刺进行过滤。

对于复位信号翻转保护电路，当复位信号输出电路输出低电平的第一复位信号时，第一PMOS管接收高电平的第二逻辑信号，第二NMOS管接收低电平的第一复位信号，第一PMOS管和第二NMOS管均处于截止状态，此时第一复位信号经过第四反相单元和第五反相单元输出至毛刺过滤电路。

当复位信号输出电路输出高电平的第一复位信号时，第一PMOS管接收低电平的第二逻辑信号，第二NMOS管接收高电平的第一复位信号，第一PMOS管和第二NMOS管均处于导通状态，当电源电压上升至触发了电磁干扰、离子射线干扰等环境干扰时，使得高电平的第一复位信号翻转为低电平时，毛刺过滤信号反馈的第二逻辑信号和第一复位信号也会翻转，使第一PMOS管和第二NMOS管均处于截止状态，此时第一储能单元C1和第二储能单元C2开始放电，第一PMOS管和第二NMOS管分别被第一储能单元C1和第二储能单元C2导通，进而第一储能单元C1能快速将翻转为低电平的第一复位信号充电至高电平(第四反相单元输入端的第一复位信号)，第二储能单元C2也能快速将第四反相单元输出的第一复位信号放电至低电平，因此本申请实施例提供的上电复位电路，第一复位信号到达翻转条件时，该正反馈设计可以迅速锁定状态，抵抗强磁场干扰而造成电路的异常翻转。

本申请实施例还提供一种芯片，该芯片包括上述的上电复位电路。芯片(Integrated Circuit,IC)也称芯片，该芯片可以是但不限于是SOC(System on Chip，芯片级系统)芯片、SIP(systeminpackage，系统级封装)芯片。

本申请实施例还提供一种电子设备，该电子设备包括设备主体以及设于设备主体内的如上述的芯片。

以上内容是结合具体的实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应视为本申请的保护范围。

Claims (10)

1.一种上电复位电路，其特征在于，包括：

复位信号输出电路，用于接收电源电压，产生第一复位信号；

复位信号翻转保护电路，连接于所述复位信号输出电路，用于接收所述第一复位信号，保持所述第一复位信号的电平状态；

毛刺过滤电路，连接于所述复位信号翻转保护电路，用于接收所述第一复位信号，过滤所述第一复位信号的毛刺；

其中，所述毛刺过滤电路包括延时模块、逻辑处理模块和反相模块，所述延时模块用于将所述第一复位信号延时后输出延时信号；所述逻辑处理单元用于对所述第一复位信号和所述延时信号进行逻辑处理生成逻辑信号，所述反相模块用于对所述逻辑信号进行反相处理生成无毛刺的所述第一复位信号。

2.如权利要求1所述的上电复位电路，其特征在于，所述复位信号输出电路包括：

分压电路，用于接收所述电源电压，将所述电源电压分压以产生电源分压电压；

参考电压输出电路，用于产生预设的参考电压；

比较输出电路，用于接收所述电源分压电压和所述参考电压，根据所述电压分压电压和所述参考电压的比较结果生成高电平或低电平的所述第一复位信号；

分压反馈电路，用于接收所述第一复位信号，根据所述第一复位信号修改所述分压电路的分压比例。

3.如权利要求2所述的上电复位电路，其特征在于，

所述分压电路包括串联连接的第一电阻单元、第二电阻单元和第三电阻单元，所述第一电阻单元还用于连接电源以接收电源电压，所述第三电阻单元还用于接地；所述第一电阻单元和所述第二电阻单元之间设有分压节点；

所述比较输出电路包括比较器，所述比较器的第一输入端和第二输入端分别连接于所述参考电压输出电路和所述分压节点，以接收所述参考电压和所述电源分压电压；

所述分压反馈电路包括第一反相单元和第一开关单元，所述第一反相单元的输入端连接于所述比较器的输出端以对所述第一复位信号进行反相处理，所述第一反相单元的输出端连接于所述第一开关单元；所述第一开关单元的第一端连接于所述第一反相单元以根据其输出信号控制所述第一开关单元的通断，所述第一开关单元的第二端分别连接于所述第二电阻单元和所述第三电阻单元，所述第一开关单元的第三端用于接地。

4.如权利要求3所述的上电复位电路，其特征在于，所述第一开关单元包括第一NMOS管，所述第一NMOS管的栅极连接于所述第一反相单元，所述第一NMOS管的漏极分别连接于所述第二电阻单元和所述第三电阻单元，所述第一NMOS管的源极用于接地。

5.如权利要求1所述的上电复位电路，其特征在于，所述延时模块包括第一延时单元和第二延时单元，所述逻辑处理模块包括第一逻辑处理单元和第二逻辑处理单元，所述反相模块包括第二反相单元和第三反相单元；

所述第一延时单元用于将所述第一复位信号延迟第一时间后输出第一延时信号，所述第一逻辑处理单元用于对所述第一延时信号和所述第一复位信号进行逻辑或非运算生成第一逻辑信号，所述第二反相单元用于对所述第一逻辑信号进行反相处理生成无高电平毛刺的所述第一复位信号；

所述第二延时单元连接于所述第二反相单元，用于将所述第二反相单元输出的所述第一复位信号延迟第二时间后输出第二延时信号，所述第二逻辑处理单元用于对所述第二延时信号和所述第二反相单元输出的所述第一复位信号进行逻辑与非运算生成第二逻辑信号，所述第三反相单元用于对所述第二逻辑信号进行反相处理生成无低电平毛刺的所述第一复位信号。

6.如权利要求5所述的上电复位电路，其特征在于，所述复位信号翻转保护电路包括第一储能单元、第二开关单元、第四反相单元、第三开关单元和第五反相单元；

所述第一储能单元的第一端用于连接电源以接收所述电源电压，所述第一储能单元的第二端连接于所述第二开关单元；

所述第二开关单元的第一端连接于所述第二逻辑处理单元以根据所述第二逻辑信号控制所述第二开关单元的通断，所述第二开关单元的第二端连接于所述第一储能单元，所述第二开关单元的第三端分别连接于所述复位信号输出电路和所述第四反相单元；

所述第四反相单元的输入端分别连接于所述复位信号输出电路和所述第二开关单元，所述第四反相单元的输出端分别连接于所述第三开关单元和所述第五反相单元；

所述第三开关单元的第一端连接于所述第三反相单元以根据所述第三反相单元输出的所述第一复位信号控制所述第三开关单元的通断，所述第三开关单元的第二端分别连接于所述第四反相单元和所述第五反相单元，所述第三开关单元的第三端用于接地；

所述第五反相单元的输入端分别连接于所述第四反相单元和所述第三开关单元，所述第五反相单元的输出端连接于所述第一延时单元和所述第一逻辑处理单元。

7.如权利要求6所述的上电复位电路，其特征在于，

所述第二开关单元包括第一PMOS管，所述第一PMOS管的栅极连接于所述第二逻辑处理单元以接收所述第二逻辑信号，所述第一PMOS管的漏极连接于所述第一储能单元，所述第一PMOS管的源极分别连接于所述复位信号输出电路和所述第四反相单元；

所述第三开关单元包括第二NMOS管，所述第二NMOS管的栅极连接于所述第二反相单元以接收所述第二反相单元输出的所述第一复位信号，所述第二NMOS管的漏极分别连接于所述第四反相单元和所述第五反相单元，所述第二NMOS管的源极用于接地。

8.如权利要求5所述的上电复位电路，其特征在于，所述上电复位电路还包括：

脉冲过滤电路，连接于所述第三反相单元，用于接收所述第三反相单元输出的所述第一复位信号，滤除所述第一复位信号的尖峰脉冲；

其中，所述脉冲过滤电路包括第四电阻单元，所述第四电阻单元的第一端连接于所述第三反相单元，所述第四电阻单元的第二端用于接地。

9.一种芯片，其特征在于，包括上述权利要求1—8所述的上电复位电路。

10.一种电子设备，其特征在于，包括设备主体以及设于所述设备主体的如上述权利要求9所述的芯片。