JP2009266053A - カレントミラー回路 - Google Patents

Abstract

【課題】本発明は、電源急変時に生じる出力電流の変動を抑制することが可能なカレントミラー回路を提供することを目的とする。
【解決手段】本発明に係るカレントミラー回路は、入力電流Ｉｉｎをミラーして第１ミラー電流Ｉ１を生成する第１カレントミラー段（トランジスタＱａ、Ｑｂ）と、電源急変時に生じる第１ミラー電流Ｉ１の増加分に応じた補正電流Ｉ３を生成し、これを第１カレントミラー段の出力端から引き込むピーク電流吸収回路Ｙ（トランジスタＱｃ、Ｑｄ、抵抗Ｒａ、Ｒｂ）と、を有して成り、第１ミラー電流ｉ１から補正電流Ｉ３を差し引いて得られる差分電流（＝Ｉ１−Ｉ３）を出力電流Ｉｏｕｔとして後段回路（オペアンプＡＭＰ）に出力する構成とされている。
【選択図】図９

Description

本発明は、入力電流をミラーして所望の出力電流を生成するカレントミラー回路に関するものである。

図１２は、カレントミラー回路の一従来例を示す回路図である。本図に示す通り、従来のカレントミラー回路は、一対のｐｎｐ型バイポーラトランジスタＱａ、Ｑｂを有して成り、入力電流Ｉｉｎをミラーして所望の出力電流Ｉｏｕｔを生成する構成とされていた。

なお、上記に関連する従来技術の一例としては、本願出願人によって開示・提案されている特許文献１を挙げることができる。
特開２００８−０１５７７９号公報

確かに、上記従来のカレントミラー回路であれば、入力電流Ｉｉｎをミラーして所望の出力電流Ｉｏｕｔを生成し、これを後段回路に供給することが可能である。

しかしながら、上記従来のカレントミラー回路では、図１３に示すように、入力電圧Ｖｉｎに急変動が生じた場合、トランジスタＱｂのベース・エミッタ間電圧Ｖｂｅが大きくなり、これに伴って出力電流Ｉｏｕｔにピーク電流が生じるため、後段回路の誤動作に繋がるおそれがあった。特に、入力電圧Ｖｉｎとしてバッテリの出力電圧が直接印加される場合には、入力電圧Ｖｉｎの急変動が生じやすいため、上記の課題が顕在化していた。

本発明は、上記の問題点に鑑み、電源急変時に生じる出力電流の変動を抑制することが可能なカレントミラー回路を提供することを目的とする。

上記目的を達成すべく、本発明に係るカレントミラー回路は、入力電流をミラーして第１ミラー電流を生成する第１カレントミラー段と；電源急変時に生じる第１ミラー電流の増加分に応じた補正電流を生成し、これを第１カレントミラー段の出力端から引き込むピーク電流吸収回路と；を有して成り、第１ミラー電流から前記補正電流を差し引いて得られる差分電流を出力電流として後段回路に出力する構成（第１の構成）とされている。

なお、上記第１の構成から成るカレントミラー回路において、前記ピーク電流吸収回路は、前記入力電流をミラーして第２ミラー電流を生成する第２カレントミラー段と；第２ミラー電流に応じて前記補正電流の引き込み量を制御する補正電流生成回路と；を有して成る構成（第２の構成）にするとよい。

また、上記第２の構成から成るカレントミラー回路にて、前記補正電流生成回路は、第２ミラー電流を電圧信号に変換する抵抗と；第１カレントミラー段の出力端と接地端との間に接続され、前記電圧信号に応じて導通度が制御されるトランジスタと；を有して成る構成（第３の構成）にするとよい。

また、上記第２または第３の構成から成るカレントミラー回路は、第１カレントミラー段及び第２カレントミラー段を形成するトランジスタの制御端と電源電圧の印加端との間にキャパシタを有して成る構成（第４の構成）にするとよい。

本発明に係るカレントミラー回路であれば、電源急変時に生じる出力電流の変動を抑制することが可能となる。

図１は、本発明に係るスイッチングレギュレータの一実施形態を示す回路ブロック図である。本図に示すように、本実施形態のスイッチングレギュレータは、スイッチングレギュレータＩＣ１００と、これに外部接続されるダイオード（ショットキーダイオード）Ｄ１、インダクタＬ１、抵抗Ｒ１〜Ｒ４、並びに、キャパシタＣ１及びＣ２を有して成る。

スイッチングレギュレータＩＣ１００は、内部電圧生成部１と、参照電圧生成部２と、ソフトスタート電圧生成部３と、誤差増幅器４と、ＰＷＭ［Pulse Width Modulation］コンパレータ５と、スロープ電圧生成部６と、発振器７と、論理和演算器８と、リセット優先型のＲＳフリップフロップ９と、プリドライバ１０と、Ｐチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ１１と、センス抵抗１２（抵抗値Ｒ）と、コンパレータ１３と、直流電圧源１４（起電圧Ｖｔｈ１）と、遅延回路１５と、ラッチ回路１６と、タイマ回路１７と、定電流源１８と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１９及び２０と、ダイオード列２１と、Ｐチャネル型ＭＯＳ電界効果トランジスタ２２と、抵抗２３と、低電圧ドライバ２４と、コンパレータ２５と、直流電圧源２６（起電圧Ｖｔｈ２）と、を集積化して成り、スイッチング素子（トランジスタ１１）のオン／オフ制御を行うスイッチ駆動装置である。なお、本実施形態では、スイッチングレギュレータＩＣ１００にトランジスタ１１を内蔵した構成を例示して説明を行うが、本発明の構成はこれに限定されるものではなく、トランジスタ１１を外付けする構成としても構わない。

内部電圧生成部１は、入力電圧Ｖｉｎから所定の内部電圧Ｖｒｅｇを生成し、これをスイッチングレギュレータＩＣ１００の各部（参照電圧生成部２など）へ供給する手段である。なお、内部電圧生成部１の回路構成や動作については、後ほど詳述する。

参照電圧生成部２は、内部電圧Ｖｒｅｇから所定の参照電圧Ｖｒｅｆを生成し、これを誤差増幅器４の第１非反転入力端（＋）に出力する手段である。

ソフトスタート電圧生成部３は、スイッチングレギュレータＩＣ１００の起動時から緩やかに上昇するソフトスタート電圧Ｖｓｓを生成し、これを誤差増幅器４の第２非反転入力端（＋）に出力する手段である。

誤差増幅器４は、第１非反転入力端（＋）に印加される参照電圧Ｖｒｅｆ、及び、第２非反転入力端（＋）に印加されるソフトスタート電圧Ｖｓｓのいずれか低い方と、反転入力端（−）に印加される帰還電圧Ｖｆｂ（抵抗Ｒ１と抵抗Ｒ２との接続ノードから引き出される出力電圧Ｖｏｕｔの分圧電圧）との差分を増幅して誤差電圧ＥＲＲを生成し、これをＰＷＭコンパレータ５の反転入力端（−）に出力する手段である。すなわち、スイッチングレギュレータＩＣ１００が起動してから、ソフトスタート電圧Ｖｓｓが参照電圧Ｖｒｅｆに達するまでは、ソフトスタート電圧Ｖｓｓと帰還電圧Ｖｆｂとの差分が増幅されることになり、ソフトスタート電圧Ｖｓｓが参照電圧Ｖｒｅｆに達して以後は、参照電圧Ｖｒｅｆと帰還電圧Ｖｆｂとの差分が増幅されることになる。なお、誤差増幅器４の出力端には、位相補償用の抵抗Ｒ３とキャパシタＣ２が外部接続されている。

ＰＷＭコンパレータ５は、非反転入力端（＋）に印加されるスロープ電圧ＳＬと、反転入力端（−）に印加される誤差電圧ＥＲＲを比較して比較信号ＣＭＰを生成し、これを論理和演算器８の第１入力端に出力する手段である。図２は、トランジスタ１１のオン／オフ制御に用いられるパルス信号ＰＷＭの生成動作を説明するためのタイミングチャートである。なお、図２では、上から順に、誤差電圧ＥＲＲ、スロープ電圧ＳＬ、比較信号ＣＭＰ（ＲＳフリップフロップ９のリセット信号Ｒ）、クロック信号ＣＬＫ（ＲＳフリップフロップ９のセット信号Ｓ）、及び、パルス信号ＰＷＭ（ＲＳフリップフロップ９の出力信号Ｑ）が描写されている。図２に示す通り、スロープ電圧ＳＬが誤差電圧ＥＲＲよりも高いときには、比較信号ＣＭＰがハイレベルとされ、スロープ電圧ＳＬが誤差電圧ＥＲＲよりも低いときには、比較信号ＣＭＰがローレベルとされる。

スロープ電圧生成部６は、クロック信号ＣＬＫに基づいて、図２に示すスロープ電圧ＳＬを生成し、これをＰＷＭコンパレータ５の非反転入力端（＋）に出力する手段である。なお、図２では、三角波状のスロープ電圧ＳＬを生成する構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、鋸波状のスロープ電圧ＳＬを生成する構成としても構わない。

発振器７は、矩形波状のクロック信号ＣＬＫを生成し、これをスロープ電圧生成部６とＲＳフリップフロップ９のセット端（Ｓ）に各々出力する手段である。なお、クロック信号ＣＬＫの発振周波数は、抵抗Ｒ４の抵抗値に応じて任意に調整することができる。

論理和演算器８は、第１入力端に印加される比較信号ＣＭＰと、第２入力端に印加される過電流保護信号Ｓ３との論理和演算信号ＯＲを生成し、これをＲＳフリップフロップ９のリセット端（Ｒ）に出力する手段である。具体的に述べると、過電流保護信号Ｓ３がローレベルであるときには、比較信号ＣＭＰが論理和演算器８をスルーされる形となり、ＲＳフリップフロップ９のリセット端（Ｒ）には、比較信号ＣＭＰと同じ論理レベルの論理和演算信号ＯＲが入力される。一方、過電流保護信号Ｓ３がハイレベルであるときには、比較信号ＣＭＰが論理和演算器８によってマスクされる形となり、ＲＳフリップフロップ９のリセット端（Ｒ）には、比較信号ＣＭＰに依ることなく、常にハイレベルの論理和演算信号ＯＲが入力されることになる。

ＲＳフリップフロップ９は、図２に示すように、セット端（Ｓ）に入力されるクロック信号ＣＬＫの立上がりエッジをトリガとして、出力端（Ｑ）から出力するパルス信号ＰＷＭをハイレベルにセットし、リセット端（Ｒ）に入力される論理和演算信号ＯＲ（過電流未検出時には比較信号ＣＭＰに相当）の立上がりエッジをトリガとして、出力端（Ｑ）から出力するパルス信号ＰＷＭをローレベルにリセットする手段である。なお、軽負荷時や無負荷時において、出力電圧Ｖｏｕｔが目標電圧値の近傍に維持されている場合には、図２に示すように、誤差電圧ＥＲＲがスロープ電圧ＳＬの下限値を常に下回る状態となり、パルス信号ＰＷＭは、連続発振状態から間欠発振状態に自動的にシフトされる。

プリドライバ１０は、パルス信号ＰＷＭの駆動能力を高めてゲート信号ＳＧを生成し、これをトランジスタ１１のゲートに供給する手段であり、本実施形態では、プリドライバ１０として、上側駆動電圧ＶＨ（＝入力電圧Ｖｉｎ）と下側駆動電圧ＶＬとの間で、ゲート信号ＳＧをパルス駆動するインバータが用いられている。すなわち、パルス信号ＰＷＭとゲート信号ＳＧとは、互いに論理反転された信号となっている。

トランジスタ１１は、ゲート信号ＳＧ（延いてはパルス信号ＰＷＭ）に応じてオン／オフ制御されるスイッチング素子（パワートランジスタ）である。トランジスタ１１のソースは、センス抵抗１２を介して入力電圧Ｖｉｎの印加端に接続されている。トランジスタ１１のドレインは、ダイオードＤ１のカソードとインダクタＬ１の一端にそれぞれ接続されている。ダイオードＤ１のアノードは、接地端に接続されている。インダクタＬ１の他端は、出力電圧Ｖｏｕｔの引出端として負荷（図示せず）に接続される一方、キャパシタＣ１を介する経路、及び、抵抗Ｒ１、Ｒ２を介する経路で、接地端にも接続されている。

なお、トランジスタ１１のソースから引き出される矩形波状のスイッチ電圧Ｖｓｗは、ダイオードＤ１、インダクタＬ１、及び、キャパシタＣ１によって整流・平滑され、出力電圧Ｖｏｕｔとして負荷（不図示）に供給される。また、出力電圧Ｖｏｕｔは、抵抗Ｒ１と抵抗Ｒ２から成る抵抗分割回路によって分圧され、先述の帰還電圧Ｖｆｂとして誤差増幅器４に出力される。このようなフィードバック制御により、本実施形態のスイッチングレギュレータでは、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔが生成される。

センス抵抗１２は、トランジスタ１１に流れる電流ｉを電圧信号として検出する手段であり、入力電圧Ｖｉｎの印加端とトランジスタ１１のソースとの間に接続されている。

コンパレータ１３の非反転入力端（＋）は直流電圧源１４の負極端に接続されている。直流電圧源１４の正極端は、入力電圧Ｖｉｎの印加端（センス抵抗１２の高電位端）に接続されている。コンパレータ１３の反転入力端（−）は、トランジスタ１１のソース（センス抵抗１２の低電位端）に接続されている。すなわち、コンパレータ１３は、非反転入力端（＋）に印加される閾値電圧（＝Ｖｉｎ−Ｖｔｈ１）と、反転入力端（−）に印加されるセンス抵抗１２の一端電圧（＝Ｖｉｎ−ｉ×Ｒ）を比較して過電流検出信号Ｓ１を生成し、これをラッチ回路１６に出力する過電流検出手段（過電流保護回路の一回路要素）として機能する。なお、センス抵抗１２での電圧降下分（ｉ×Ｒ）が直流電圧源１４の起電圧Ｖｔｈ１よりも小さい間は、過電流検出信号Ｓ１がローレベルに維持されるが、センス抵抗１２での電圧降下分（ｉ×Ｒ）が直流電圧源１４の起電圧Ｖｔｈ１よりも大きくなると、過電流検出信号Ｓ１がハイレベルに遷移される。

直流電圧源１４は、過電流検出用の閾値電圧（＝Ｖｉｎ−Ｖｔｈ１）を設定する手段であり、入力電圧Ｖｉｎの印加端とコンパレータ１３の非反転入力端（＋）との間に接続されている。

遅延回路１５は、パルス信号ＰＷＭがローレベルとされるタイミングに遅延を与えて、コンパレータ１３のイネーブル信号ＥＮを生成する手段である。なお、遅延回路１５の動作については後述する。

ラッチ回路１６は、コンパレータ１３から入力される過電流検出信号Ｓ１の立上がりエッジをトリガとして、過電流保護信号Ｓ３をハイレベルにセットし、タイマ回路１７から入力されるタイマ信号Ｓ２の立上がりエッジをトリガとして、過電流保護信号Ｓ３をローレベルにリセットする手段である。なお、ラッチ回路１６の動作については後述する。

タイマ回路１７は、コンパレータ１３から入力される過電流検出信号Ｓ１の立上がりエッジをトリガとして、保護動作期間Ｔｏｆｆのカウントを開始し、そのカウント動作が終了した時点で、タイマ信号Ｓ２をローレベルからハイレベルにセットする手段である。なお、タイマ回路１７の動作については後述する。

定電流源１８、Ｎチャネル型ＭＯＳ電界効果トランジスタ１９及び２０、ダイオード列２１、Ｐチャネル型ＭＯＳ電界効果トランジスタ２２、及び、抵抗２３は、トランジスタ１１のゲート・ソース間電圧（入力電圧Ｖｉｎとゲート信号ＳＧとの電圧差）を所定値以下に維持するように、入力電圧Ｖｉｎに応じて下側駆動電圧ＶＬを制御しつつ、プリドライバ１０の駆動電流を引き込む耐圧保護回路である。定電流源１８の一端は、内部電圧Ｖｒｅｇの印加端に接続されている。定電流源１８の他端（定電流出力端）は、トランジスタ１９のドレインに接続されている。トランジスタ１９のソースは、接地端に接続されている。トランジスタ１９のゲートは、トランジスタ２０のゲートに接続される一方、トランジスタ１９のドレインにも接続されている。トランジスタ２０のソースは、接地端に接続されている。トランジスタ２０のドレインは、ダイオード列２１のアノード端と、トランジスタ２２のゲートにそれぞれ接続されている。ダイオード列２１のカソード端は、入力電圧Ｖｉｎの印加端に接続されている。トランジスタ２２のドレインは、抵抗２３を介して接地端に接続されている。トランジスタ２２のソースは、下側駆動電圧ＶＬの印加端に接続されている。なお、ダイオード列２１を形成するダイオードの個数については、１以上の任意の整数とすればよい。また、上記構成から成る耐圧保護回路の動作については後ほど詳細に説明する。

低電圧ドライバ２４は、コンパレータ２５から入力される低電圧検出信号Ｓ４に基づいて、プリドライバ１０の下側駆動電圧ＶＬを通常時よりも引き下げて、プリドライバ１０の駆動電流を引き込むか否かを制御する手段である。なお、低電圧ドライバ２４の回路構成及び動作については後述する。

コンパレータ２５は、非反転入力端（＋）に印加される直流電圧源２６の起電圧（閾値電圧Ｖｔｈ２）と、反転入力端（−）に印加される入力電圧Ｖｉｎを比較して低電圧検出信号Ｓ４を生成し、これを低電圧ドライバ２４に出力する低電圧検出回路である。すなわち、入力電圧Ｖｉｎが閾値電圧Ｖｔｈ２よりも高いときには、低電圧検出信号Ｓ４がローレベルに維持されるが、入力電圧Ｖｉｎが閾値電圧Ｖｔｈ２よりも低くなると、低電圧検出信号Ｓ４がハイレベルに遷移される。

直流電圧源２６は、低電圧検出用の閾値電圧（＝Ｖｔｈ２）を設定する手段であり、コンパレータ２５の非反転入力端（＋）と接地端との間に接続されている。

次に、過電流保護回路の消費電流低減機能について、図３〜図５を参照しながら詳細な説明を行う。図３〜図５は、いずれも、過電流保護回路の消費電流低減機能を説明するためのタイミングチャートであり、それぞれ、上から順に、クロック信号ＣＬＫ（ＲＳフリップフロップ９のセット信号Ｓ）、比較信号ＣＭＰ（ＲＳフリップフロップ９のリセット信号Ｒ）、パルス信号ＰＷＭ（ＲＳフリップフロップ９の出力信号Ｑ）、イネーブル信号ＥＮ、ゲート信号ＳＧ、スイッチ電圧Ｖｓｗ、及び、電流ｉが描写されている。なお、図３には、パルス信号ＰＷＭが連続発振されているときの様子が示されており、図４には、パルス信号ＰＷＭが間欠発振されているときの様子が示されている。また、図５には、後述する遅延時間ｄ２を長く設定した場合の様子が示されている。

まず、図３及び図４について説明する。先述したように、ＲＳフリップフロップ９の出力端（Ｑ）から出力されるパルス信号ＰＷＭは、セット端（Ｓ）に入力されるクロック信号ＣＬＫの立上がりエッジでハイレベルにセットされ、リセット端（Ｒ）に入力される比較信号ＣＭＰの立上がりエッジでローレベルにリセットされる。

遅延回路１５は、上記のパルス信号ＰＷＭを過電流保護回路のイネーブル信号ＥＮとして流用すべく、パルス信号ＰＷＭがローレベルとされるタイミングに遅延を与えて、コンパレータ１３のイネーブル信号ＥＮを生成する。すなわち、イネーブル信号ＥＮは、パルス信号ＰＷＭの立上がりエッジと同じタイミングでハイレベルとされ、パルス信号ＰＷＭの立下がりエッジから遅延時間ｄ２だけ遅れたタイミングでローレベルとされる。

一方、プリドライバ１０は、パルス信号ＰＷＭの駆動能力を高めるとともに、その論理を反転することでゲート信号ＳＧを生成する。このとき、ゲート信号ＳＧがローレベルとされるタイミングは、プリドライバ１０のスルーレートやトランジスタ１１のゲート容量などに応じて、パルス信号ＰＷＭがハイレベルとされるタイミングよりも遅延時間ｄ１だけ遅れる。すなわち、ゲート信号ＳＧは、パルス信号ＰＷＭの立上がりエッジから遅延時間ｄ１だけ遅れたタイミングでローレベルとされ、パルス信号ＰＷＭの立下がりエッジと同じタイミングでハイレベルとされる。

従って、コンパレータ１３が動作状態とされる期間Ｔ２は、トランジスタ１１がオンされる期間Ｔ１よりも長くなる。別の言い方をすれば、コンパレータ１３は、トランジスタ１１がオンされる前に動作状態とされ、かつ、トランジスタ１１がオフされた後に非動作状態とされる。

上記で説明した通り、本実施形態のスイッチングレギュレータＩＣ１００は、トランジスタ１１に流れる電流ｉをモニタして過電流保護を行う過電流保護回路（コンパレータ１３を含む）と、トランジスタ１１のオン時に過電流保護回路を動作状態とし、トランジスタ１１のオフ時に過電流保護回路を非動作状態とするイネーブル制御回路（本実施形態では、遅延回路１５）と、を有して成る構成とされている。

このような構成とすることにより、電流ｉをモニタすべきとき（すなわち、トランジスタ１１をオンとし、トランジスタ１１を介した電流経路が導通されているとき）にのみ、過電流保護回路を動作状態とし、その余の場合には過電流保護回路を非動作状態とすることができるので、過電流保護回路の消費電流を低減することが可能となる。特に、図４に示すように、パルス信号ＰＷＭが間欠発振状態となる軽負荷時や無負荷時においては、スイッチングレギュレータ全体の消費電流に占める過電流保護回路の消費電流の割合が大きくなるため、本発明による消費電流の低減効果が顕著となる。

なお、本実施形態のスイッチングレギュレータＩＣ１００において、イネーブル制御回路（遅延回路１５）は、トランジスタ１１のオン／オフ制御に用いられるパルス信号ＰＷＭを過電流保護回路のイネーブル信号ＥＮとして流用する構成とされている。このような構成であれば、トランジスタ１１のオン／オフ制御タイミングと過電流保護回路のオン／オフ制御タイミングのマッチングを容易に実現することが可能となる。ただし、本発明の構成はこれに限定されるものではなく、その他の手段によって過電流保護回路のイネーブル信号ＥＮを生成しても構わない。例えば、トランジスタ１１のゲート信号ＳＧからイネーブル信号ＥＮを生成する構成としてもよいし、或いは、トランジスタ１１のオン／オフ状態を直接モニタしてイネーブル信号ＥＮを生成する構成としてもよい。

また、先から述べている通り、本実施形態のスイッチングレギュレータＩＣ１００は、イネーブル制御回路として、パルス信号ＰＷＭがローレベルとされるタイミングに遅延を与えてイネーブル信号ＥＮを生成する遅延回路１５を用いている。このような構成とすることにより、コンパレータ１３が動作状態とされる期間Ｔ２をトランジスタ１１がオンされる期間Ｔ１よりも長くすることができるので、トランジスタ１１がオンされているときには、過電流保護回路を確実に起動しておくことが可能となる。

次に、図５について説明する。図５の例では、遅延回路１５でパルス信号ＰＷＭに与える遅延時間ｄ２が図３や図４の例よりも長く設定されている。より具体的に述べると、遅延回路１５では、パルス信号ＰＷＭが連続発振されているときには、過電流保護回路が常に動作状態に維持され、パルス信号ＰＷＭが間欠発振されているときにのみ、過電流保護回路が非動作状態とされるように、その遅延時間ｄ２が設定されている。

図５の例に即して説明すると、パルス信号ＰＷＭが連続発振されているときには、パルス信号ＰＷＭの立下がりエッジから遅延時間ｄ２が経過する前に、パルス信号ＰＷＭの次の立上がりエッジが到来するので、イネーブル信号ＥＮは常にハイレベルとなり、過電流保護回路が常に動作状態に維持される。一方、パルス信号ＰＷＭが間欠発振されているときには、パルス信号ＰＷＭの立下がりエッジから遅延時間ｄ２が経過しても、パルス信号ＰＷＭの次の立上がりエッジは到来しないので、イネーブル信号ＥＮは、上記の遅延時間ｄ２が経過した時点でローレベルとなり、過電流保護回路が非動作状態とされる。

このような構成とすることにより、パルス信号ＰＷＭが連続発振されているときには、安全性の向上を優先して、過電流保護回路を常に動作状態に維持する一方、パルス信号ＰＷＭが間欠発振されているときには、消費電流の低減を優先して、過電流保護回路を非動作状態とすることが可能となる。

なお、上記実施形態では、本発明をスイッチングレギュレータＩＣ１００に適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、過電流保護回路を備えたスイッチ駆動装置全般（例えば、モータドライバの出力段を形成するスイッチング素子のオン／オフ制御を行うスイッチ駆動装置）に広く適用することが可能である。

次に、過電流保護回路の自己復帰機能について、先出の図１とともに、図６を参照しながら詳述する。図６は過電流保護回路の自己復帰機能を説明するためのタイミングチャートであり、上から順番に、クロック信号ＣＬＫ、過電流検出信号Ｓ１、タイマ信号Ｓ２、及び、過電流保護信号Ｓ３が各々描写されている。

先に述べた通り、タイマ回路１７は、過電流検出信号Ｓ１の立上がりエッジをトリガとして、保護動作期間Ｔｏｆｆのカウントを開始し、そのカウント動作が終了した時点で、タイマ信号Ｓ２をローレベルからハイレベルにセットする。また、ラッチ回路１６は、過電流検出信号Ｓ１の立上がりエッジをトリガとして、過電流保護信号Ｓ３をハイレベルにセットし、タイマ信号Ｓ２の立上がりエッジをトリガとして、過電流保護信号Ｓ３をローレベルにリセットする。このようにして生成された過電流保護信号Ｓ３は、論理和演算器８の第２入力端に印加され、比較信号ＣＭＰのマスク処理に用いられる。具体的には、過電流保護信号Ｓ３がローレベルであるときには、比較信号ＣＭＰが論理和演算器８をスルーされ、過電流保護信号Ｓ３がハイレベルであるときには、比較信号ＣＭＰが論理和演算器８によってマスクされる。

上記のように、本実施形態のスイッチングレギュレータＩＣ１００において、過電流保護回路は、過電流が検出されたときに所定の保護動作期間Ｔｏｆｆを計時し始め、前記過電流が検出されてから保護動作期間Ｔｏｆｆが経過するまで、トランジスタ１１の駆動を継続的に停止させた後、トランジスタ１１の駆動を再開させる構成とされている。

このような構成であれば、パルス信号ＰＷＭの一周期毎（クロック信号ＣＬＫのパルス周期毎）に過電流保護回路を自己復帰させる従来構成と異なり、連続的に過電流が流れ続ける異常状態（出力ショートなど）に陥った場合でも、パルス信号ＰＷＭの一周期毎に過電流保護回路が自己復帰されて過大な電流ｉが断続的に流れ続けることはないので、スイッチングレギュレータＩＣ１００や外付け部品（コイルＬ１、ショットキーダイオードＤ１）の発熱を抑えることが可能となる。

なお、タイマ回路１７としては、ＲＣ時定数回路などのアナログタイマを用いてもよいし、クロック信号ＣＬＫのパルス数をカウントするデジタルタイマを用いても構わない。また、上記の保護動作期間Ｔｏｆｆは、クロック信号ＣＬＫのパルス周期Ｔより十分長く設定することが望ましく、例えば、パルス周期Ｔが数［μｓ］である場合、保護動作期間Ｔｏｆｆは、数十［μｓ］に設定すればよい。

また、先出の図１では、過電流保護回路の自己復帰機能部として、ラッチ回路１６とタイマ回路１７を各々独立の回路ブロックで描写したが、本発明の構成はこれに限定されるものではなく、ラッチ回路１６、並びに、タイマ回路１７を形成する回路要素としては、図７に示すように、キャパシタＣＡと、キャパシタＣＡの充電電流を生成する定電流源ＩＡと、過電流が検出されたときにキャパシタＣＡを放電する放電部（図７では過電流検出信号Ｓ１がハイレベルであるときにオンとなるＮチャネル型ＭＯＳ電界効果トランジスタＮＡ）と、キャパシタＣＡの充電電圧ＶＣが所定の閾値電圧よりも高いか低いかに応じて過電流保護信号Ｓ３の出力論理を変遷する比較部（図７ではインバータＩＮＶ）と、を有して成る構成としてもよい。

図８は、上記構成から成る自己復帰機能部の動作を説明するためのタイミングチャートであり、上から順に、過電流検出信号Ｓ１、キャパシタＣＡの充電電圧ＶＣ、及び、過電流保護信号Ｓ３が描写されている。

図８に示すように、過電流検出信号Ｓ１がハイレベルに立ち上がると、トランジスタＮＡがオンとなり、キャパシタＣＡが放電されて、充電電圧ＶＣがゼロ値（ローレベル）となる。従って、インバータＩＮＶの出力信号である過電流保護信号Ｓ３は、ハイレベルに立ち上がり、トランジスタ１１の駆動が継続的に停止される。トランジスタ１１の駆動が停止されると、過電流検出信号Ｓ１はローレベルに立ち下がり、トランジスタＮＡはオフとなる。その結果、キャパシタＣＡの充電が再開され、充電電圧ＶＣが上昇し始める。そして、充電電圧ＶＣがインバータＩＮＶの論理反転閾値（図８中の一点鎖線を参照）に達すると、過電流保護信号Ｓ３がハイレベルからローレベルに遷移され、トランジスタ１１の駆動が再開される。

このように、上記構成から成る自己復帰機能部であれば、簡易なアナログ回路により、所望の過電流保護信号Ｓ３を生成することが可能となる。なお、保護動作期間Ｔｏｆｆの長さは、定電流源ＩＡで生成する電流量に応じて適宜調整することが可能である。

また、上記実施形態では、キャパシタＣＡの充電電圧ＶＣが所定の閾値電圧よりも高いか低いかに応じて過電流保護信号Ｓ３の出力論理を変遷する比較部として、インバータＩＮＶを用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、バッファやコンパレータを用いても構わない。

次に、内部電圧生成部１の回路構成及び動作について詳細に説明する。図９は、内部電圧生成部１の一構成例を示す回路図である。図９に示すように、本構成例の内部電圧生成部１は、ｐｎｐ型バイポーラトランジスタＱａ、Ｑｂ、Ｑｃと、ｎｐｎ型バイポーラトランジスタＱｄ、Ｑｅと、抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄと、キャパシタＣａと、オペアンプＡＭＰと、直流電圧源Ｅａと、を有して成る。

トランジスタＱａ、Ｑｂ、Ｑｃのエミッタは、いずれも入力電圧Ｖｉｎの印加端に接続されている。トランジスタＱａ、Ｑｂ、Ｑｃのベースは、いずれもトランジスタＱａのコレクタに接続されている。トランジスタＱａのコレクタは、入力電流Ｉｉｎの入力端に接続されている。トランジスタＱｂのコレクタは、オペアンプＡＭＰの電源端に接続される一方、抵抗Ｒａを介してトランジスタＱｄのコレクタにも接続されている。トランジスタＱｃのコレクタは、抵抗Ｒｂを介して接地端に接続される一方、トランジスタＱｄのベースにも接続されている。トランジスタＱｄのエミッタは、接地端に接続されている。トランジスタＱｅのコレクタは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタＱｅのベースは、オペアンプＡＭＰの出力端に接続されている。トランジスタＱｅのエミッタは、抵抗Ｒｃ及び抵抗Ｒｄを介して接地端に接続される一方、内部電圧Ｖｒｅｇの出力端にも接続されている。オペアンプＡＭＰの非反転入力端（＋）は、第１電圧Ｖ１の印加端（直流電圧源Ｅａの正極端）に接続されている。オペアンプＡＭＰの反転入力端（−）は、第２電圧Ｖ２の印加端（抵抗Ｒｃと抵抗Ｒｄとの接続ノード）に接続されている。

上記構成から成る内部電圧生成部１は、オペアンプＡＭＰを用いて、第１電圧Ｖ１と第２電圧Ｖ２が一致するように、トランジスタＱｅの開放度を制御することにより、入力電圧Ｖｉｎから所望の内部電圧Ｖｒｅｇを生成するシリーズレギュレータである。

また、上記構成から成る内部電圧生成部１において、トランジスタＱａ、Ｑｂは、入力電流Ｉｉｎから所望の出力電流Ｉｏｕｔ（＝α×Ｉｉｎ）を生成し、これをオペアンプＡＭＰに供給するカレントミラー回路を形成している。

このカレントミラー回路には、トランジスタＱａ、Ｑｂから成る第１カレントミラー段のほか、入力電圧Ｖｉｎの急変に際して、出力電流Ｉｏｕｔの変動を抑えるためのピーク電流防止回路Ｘ（トランジスタＱｃ、Ｑｄ、抵抗Ｒａ、Ｒｂ、及び、キャパシタＣａ）が組み込まれている。

図１０は、ピーク電流防止動作を説明するための波形図であり、上から順に、入力電圧Ｖｉｎ、トランジスタＱｂのベース・エミッタ間電圧Ｖｂｅ、第１ミラー電流Ｉ１、第２ミラー電流Ｉ２、補正電流Ｉ３、及び、出力電流Ｉｏｕｔが示されている。

図１０に示すように、入力電圧Ｖｉｎが一定に保たれている場合、トランジスタＱｂのベース・エミッタ間電圧Ｖｂｅは、トランジスタＱｂのベース・エミッタ間における順方向降下電圧Ｖｆに維持され、第１ミラー電流Ｉ１、及び、第２ミラー電流Ｉ２は、それぞれα×Ｉｉｎ、β×Ｉｉｎに維持される。また、第２ミラー電流Ｉ２が上記の電流値に維持されている間、トランジスタＱｄはオフとなり、トランジスタＱｂのコレクタから抵抗Ｒａ及びトランジスタＱｄを介して接地端に至る電流経路が遮断されるため、この電流経路に流れる補正電流Ｉ３はゼロ値となる。その結果、出力電流Ｉｏｕｔは、第１ミラー電流Ｉ１と同じ電流値（α×Ｉｉｎ）となる。なお、上記の第２ミラー定数βは、消費電流削減の観点から、第１ミラー定数αよりも十分に小さい値（例えば数十分の一）に設定しておくことが望ましい。

一方、入力電圧Ｖｉｎに急変動が生じると、トランジスタＱｂのベース・エミッタ間電圧Ｖｂｅは大きくなるが、入力電圧ＶｉｎとトランジスタＱｂのベースとの間には、キャパシタＣａが接続されているため、その増大量は、従来構成（図１２や図１３を参照）に比べて、非常に小さく抑えられている。

また、ピーク電流防止回路Ｘには、上記キャパシタＣａに加えて、第１ミラー電流Ｉ１の増加分を吸収するピーク電流吸収回路Ｙ（トランジスタＱｃ、Ｑｄ、及び、抵抗Ｒａ、Ｒｂ）が設けられており、入力電圧Ｖｉｎの急変時に生じるピーク電流のさらなる抑制が図られている。

ピーク電流吸収回路Ｙの動作について、図９及び図１０を参照しながら詳述する。入力電圧Ｖｉｎに急変動が生じて第１ミラー電流Ｉ１にピーク電流が生じた場合、これと同様の挙動で第２ミラー電流Ｉ２にもピーク電流が生じる。このとき、第２ミラー電流Ｉ２が所定値に達すると、トランジスタＱｄのベース電位（第２ミラー電流Ｉ２が流れる抵抗Ｒｂの一端電圧）がトランジスタＱｄのオンスレッショルド電圧まで引き上げられて、トランジスタＱｄがオンとなり、トランジスタＱｂのコレクタから抵抗Ｒａ及びトランジスタＱｄを介して接地端に至る電流経路が導通される。その結果、トランジスタＱｂのコレクタからは、第２ミラー電流Ｉ２に応じた補正電流Ｉ３が引き抜かれるので、出力電流Ｉｏｕｔは、第１ミラー電流Ｉ１から補正電流Ｉ３を差し引いた電流値（第１ミラー電流Ｉ１の増加分が吸収された電流値）となる。

上記で説明した通り、本発明に係るカレントミラー回路は、入力電流Ｉｉｎをミラーして第１ミラー電流Ｉ１を生成する第１カレントミラー段（トランジスタＱａ、Ｑｂ）と、電源急変時に生じる第１ミラー電流Ｉ１の増加分に応じた補正電流Ｉ３を生成し、これを第１カレントミラー段の出力端から引き込むピーク電流吸収回路Ｙ（トランジスタＱｃ、Ｑｄ、抵抗Ｒａ、Ｒｂ）と、を有して成り、第１ミラー電流ｉ１から補正電流Ｉ３を差し引いて得られる差分電流（＝Ｉ１−Ｉ３）を出力電流Ｉｏｕｔとして後段回路（オペアンプＡＭＰ）に出力する構成とされている。

より具体的に述べると、上記のピーク電流吸収回路Ｙは、入力電流Ｉｉｎをミラーして第２ミラー電流Ｉ２を生成する第２カレントミラー段（トランジスタＱａ、Ｑｃ）と、第２ミラー電流Ｉ２に応じて補正電流Ｉ３の引き込み量を制御する補正電流生成回路Ｚ（トランジスタＱｄ、抵抗Ｒａ、Ｒｂ）と、を有して成る構成とされている。

さらに詳しく述べると、上記の補正電流生成回路Ｚは、第２ミラー電流Ｉ２を電圧信号に変換する抵抗Ｒｂと、第１カレントミラー段の出力端（トランジスタＱｂのコレクタ）と接地端との間に接続され、上記の電圧信号に応じて導通度が制御されるトランジスタＱｄと、を有して成る構成とされている。

このような構成とすることにより、入力電圧Ｖｉｎが急変しても、カレントミラー回路の出力電流Ｉｏｕｔには大きなピーク電流が生じないので、後段回路の誤動作を防ぐことが可能となり、延いては、スイッチングレギュレータの安定性向上に貢献することができる。特に、入力電圧Ｖｉｎとしてバッテリの出力電圧が直接印加される場合には、入力電圧Ｖｉｎの急変動が生じやすいため、本発明によるピーク電流の低減効果が顕著となる。

なお、上記実施形態では、オペアンプＡＭＰの駆動電流生成手段として、本発明に係るカレントミラー回路を用いた構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、入力電流をミラーして所望の出力電流を生成するカレントミラー回路全般に広く適用することが可能である。

次に、トランジスタ１１の耐圧保護機能、及び、低電圧モードへの切換機能について、先出の図１を参照しながら詳述する。

先述したように、本実施形態のスイッチングレギュレータＩＣ１００には、トランジスタ１１のゲート・ソース間電圧（入力電圧Ｖｉｎとゲート信号ＳＧとの電圧差）を所定値以下に維持するように、入力電圧Ｖｉｎに応じてプリドライバ１０の下側駆動電圧ＶＬを制御しつつ、プリドライバ１０の駆動電流を引き込む耐圧保護回路が設けられている。

なお、上記の耐圧保護回路は、図１に示す通り、カソード端が入力電圧Ｖｉｎの印加端に接続されたダイオード列２１と、ダイオード列２１に定電流を流す定電流源（１８〜２０）と、ソースが下側駆動電圧ＶＬの印加端に接続され、ゲートがダイオード列２１のアノード端に接続されたＰチャネル型電界効果トランジスタ２２と、を有して成る。

確かに、上記構成から成る耐圧保護回路であれば、プリドライバ１０の下側駆動電圧ＶＬをＶｉｎ−ＶＡ＋ＶｔｈＢ（ただし、ＶＡはダイオード列２１の順方向降下電圧、ＶｔｈＢはトランジスタ２２のオンスレッショルド電圧）に維持することができるので、トランジスタ１１のゲート・ソース間電圧は、所定値（ＶＡ−ＶｔｈＢ）までしか開かなくなる。従って、トランジスタ１１を高い入力電圧Ｖｉｎで動作させる場合でも、トランジスタ１１のゲート・ソース間電圧がその耐圧を超えることはなく、装置の破壊や異常発熱などを防止することが可能である。

ただし、上記の耐圧保護回路のみを備えた場合には、従来技術の項でも述べた通り、プリドライバ１０を正常に動作させるために、ＶｔｈＡ＋ＶｔｈＢ＋Ｖｄｓ以上（ただし、ＶｔｈＡはトランジスタ１１のオンスレッショルド電圧、Ｖｄｓはトランジスタ２０のドレイン・ソース間降下電圧）の入力電圧Ｖｉｎを供給する必要がある。また、入力電圧Ｖｉｎが低くなると、トランジスタ１１のゲート・ソース間電圧が小さくなるため、トランジスタ１１のオン抵抗が大きくなり、電力効率が低下してしまう。

そこで、本実施形態のスイッチングレギュレータＩＣ１００は、入力電圧Ｖｉｎが閾値電圧Ｖｔｈ２を下回っているか否かを検出する低電圧検出回路（コンパレータ２５）と、低電圧検出回路において入力電圧Ｖｉｎの低電圧状態が検出されたときにのみ、プリドライバ１０の下側駆動電圧ＶＬを通常時よりも引き下げて、プリドライバ１０の駆動電流を引き込む低電圧ドライバ２４と、を有して成る。

なお、低電圧ドライバ２４は、図１１に示すように、抵抗ＲｘとＮチャネル型電界効果トランジスタＮｘを有して成る。トランジスタＮｘのドレインは、抵抗Ｒｘを介して下側駆動電圧ＶＬの印加端に接続されている。トランジスタＮｘのソースは接地端に接続されている。トランジスタＮｘのゲートは、低電圧検出信号Ｓ４の印加端に接続されている。

上記構成から成るスイッチングレギュレータＩＣ１００において、入力電圧Ｖｉｎが閾値電圧Ｖｔｈ２を下回ったときには、低電圧ドライバ２４の働きによって、プリドライバ１０の下側駆動電圧ＶＬが通常時よりも引き下げられ、かつ、トランジスタ２２を介する電流経路のみならず、トランジスタＮｘを介する電流経路でもプリドライバ１０の駆動電流が引き込まれることになる。すなわち、入力電圧Ｖｉｎの低電圧状態が検出されたときには、プリドライバ１０の駆動モードが通常モードから低電圧モードに切り換えられる。

このような構成とすることにより、入力電圧Ｖｉｎが高電圧範囲から低電圧範囲まで幅広く変化される場合であっても、安全かつ安定にスイッチングレギュレータを動作させることが可能となる。また、入力電圧Ｖｉｎが低電圧状態となった場合でも、トランジスタ１１のゲート・ソース間電圧を確保して、トランジスタ１１のオン抵抗を小さく維持することができるので、電力効率の低下を招くことがなくなる。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

本発明は、電化製品、自動車、電力設備など、電気回路や電子回路を備えた装置やシステム全般に利用可能な技術である。

は、本発明に係るスイッチングレギュレータの一実施形態を示す回路ブロック図である。 は、トランジスタ１１のオン／オフ制御に用いられるパルス信号ＰＷＭの生成動作を説明するためのタイミングチャートである。 は、過電流保護回路の消費電流低減機能を説明するためのタイミングチャート（パルス信号ＰＷＭが連続発振されている場合）である。 は、過電流保護回路の消費電流低減機能を説明するためのタイミングチャート（パルス信号ＰＷＭが間欠発振されている場合）である。 は、過電流保護回路の消費電流低減機能を説明するためのタイミングチャート（遅延時間ｄ２を長く設定した場合）である。 は、過電流保護回路の自己復帰機能を説明するためのタイミングチャートである。 は、自己復帰機能部の一構成例を示す回路図である。 は、自己復帰機能部の動作を説明するためのタイミングチャートである。 は、内部電圧生成部１の一構成例を示す回路図である。 は、ピーク電流防止動作を説明するための波形図である。 は、低電圧ドライバ２４の一構成例を示す回路図である。 は、カレントミラー回路の一従来例を示す回路図である。 は、ピーク電流の発生挙動を説明するための波形図である。

符号の説明

１００ スイッチングレギュレータＩＣ（スイッチ駆動装置）
１ 内部電圧生成部
２ 参照電圧生成部
３ ソフトスタート電圧生成部
４ 誤差増幅器
５ ＰＷＭコンパレータ
６ スロープ電圧生成部
７ 発振器
８ 論理和演算器
９ ＲＳフリップフロップ
１０ プリドライバ
１１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１２ センス抵抗
１３ コンパレータ
１４ 直流電圧源
１５ 遅延回路
１６ ラッチ回路
１７ タイマ回路
１８ 定電流源
１９、２０ Ｎチャネル型ＭＯＳ電界効果トランジスタ
２１ ダイオード列
２２ Ｐチャネル型ＭＯＳ電界効果トランジスタ
２３ 抵抗
２４ 低電圧ドライバ
２５ コンパレータ
２６ 直流電圧源
Ｄ１ ダイオード（ショットキーダイオード）
Ｌ１ インダクタ
Ｃ１、Ｃ２ キャパシタ
Ｒ１〜Ｒ４ 抵抗
ＮＡ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＣＡ キャパシタ
ＩＡ 定電流源
ＩＮＶ インバータ
Ｑａ、Ｑｂ、Ｑｃ ｐｎｐ型バイポーラトランジスタ
Ｑｄ、Ｑｅ ｎｐｎ型バイポーラトランジスタ
Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ 抵抗
Ｃａ キャパシタ
Ｅａ 直流電圧源
ＡＭＰ オペアンプ
Ｘ ピーク電流防止回路
Ｙ ピーク電流吸収回路
Ｚ 補正電圧生成回路
Ｎｘ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒｘ 抵抗

Claims (4)

1. 入力電流をミラーして第１ミラー電流を生成する第１カレントミラー段と；
   電源急変時に生じる第１ミラー電流の増加分に応じた補正電流を生成し、これを第１カレントミラー段の出力端から引き込むピーク電流吸収回路と；
   を有して成り、第１ミラー電流から前記補正電流を差し引いて得られる差分電流を出力電流として後段回路に出力することを特徴とするカレントミラー回路。
2. 前記ピーク電流吸収回路は、
   前記入力電流をミラーして第２ミラー電流を生成する第２カレントミラー段と；
   第２ミラー電流に応じて前記補正電流の引き込み量を制御する補正電流生成回路と；
   を有して成ることを特徴とする請求項１に記載のカレントミラー回路。
3. 前記補正電流生成回路は、
   第２ミラー電流を電圧信号に変換する抵抗と；
   第１カレントミラー段の出力端と接地端との間に接続され、前記電圧信号に応じて導通度が制御されるトランジスタと；
   を有して成ることを特徴とする請求項２に記載のカレントミラー回路。
4. 第１カレントミラー段及び第２カレントミラー段を形成するトランジスタの制御端と電源電圧の印加端との間にキャパシタを有して成ることを特徴とする請求項２または請求項３に記載のカレントミラー回路。

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