JP2007028897A - 出力回路装置 - Google Patents

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Abstract

【課題】 過大電流から出力用ＭＩＳトランジスタを保護し、電源効率の高い出力回路装置を提供する。
【解決手段】 出力回路装置は、電源供給部１と、共に電源供給部１に接続された出力用ＭＩＳトランジスタ６及び常にオン状態の参照用ＭＩＳトランジスタ１８と、参照電圧Ｖｒｅｆを発生させるための電流供給部９と、負荷回路２に電流を供給するための出力端子５と、コンパレータ１０と、論理回路１７と、出力用ＭＩＳトランジスタ６のオン・オフを制御するための制御回路１４とを備えている。出力用ＭＩＳトランジスタ６及び参照用ＭＩＳトランジスタ１８のオン抵抗を利用して参照電圧Ｖｒｅｆと出力端子電圧Ｖｏｕｔとを比較し、出力電流の大きさを検出する。出力電流が目標値を越えると出力用ＭＩＳトランジスタ６をオフさせることで出力用ＭＩＳトランジスタ６を過大電流から保護する。
【選択図】 図１

Description

本発明は、出力回路装置に係り、特に、スイッチング電源装置、モータ駆動装置等のコイル負荷を駆動する出力回路装置に関するものである。
近年、ディジタル回路技術の進歩により、電源装置やモータ駆動装置をディジタル制御して装置全体の省電力化が図られるようになっている。この流れの中で、スイッチング電源装置やモータ駆動装置等の出力回路において、負荷回路への電流供給を制御するためにＭＩＳトランジスタが使われるようになってきている。
これらの出力回路装置においては、通常、負荷回路に供給する電圧を一定値に保つように制御する制御回路を備えている。この制御回路は、出力端子がグラウンドと短絡した場合、電源供給部から出力端子への電流供給量を増やして、出力端子電圧が低下しないように制御するため、出力用ＭＩＳトランジスタを通じて流す電流が設定値以上の過大な電流になる。このことが、出力用ＭＩＳトランジスタを破壊する要因となっていた。このような現象は、負荷回路の抵抗値が小さくなった場合（言い換えると過負荷状態）や、電源起動時に出力キャパシタの過大な充電電流が流れる場合にも起きていた。
そのため、出力用ＭＩＳトランジスタの過大電流からの保護を確実にするために、出力電流を制限する機能が出力回路装置に付加されている。出力電流を制限するためには、出力回路からの出力電流を検出する必要があるが、該出力電流の検出方法としては、電流の流れる経路に抵抗を入れて検出する方法が一般的である。
このような従来の出力回路装置について、以下に図を用いて説明する。
図１１は、従来の出力回路装置の構成を示す回路図である。
同図に示すように、従来の出力回路装置は、本装置に電圧を供給するための電源供給部１０１と、外部の負荷回路１０２に電力を供給するための出力端子１０５と、電源供給部１０１と出力端子１０５との間に順に介設された第１の抵抗１０７，中間ノード１１５，及びＰチャネル型ＭＩＳトランジスタである出力用ＭＩＳトランジスタ１０６と、一端が接地に接続されて他端が電源供給部１０１に接続された電流供給部１０９と、電流供給部１０９と電源供給部１０１との間に順に介設された参照ノード１１６及び基準電圧を発生させるための第２の抵抗１０８と、入力部が参照ノード１１６及び中間ノード１１５に接続されたコンパレータ１１０と、コンパレータ１１０の出力部，電源供給部１０１及び出力用ＭＩＳトランジスタのゲート電極に接続された制御回路１１４とを備えている。ここで、出力用ＭＩＳトランジスタ１０６は、出力端子１０５への電力の供給をオンまたはオフに切り替えるためのものである。
そして、制御回路１１４は、コンパレータ１１０からの出力信号が入力されるタイマー回路１１１と、駆動回路１１２と、タイマー回路１１１の出力信号で制御され、電源供給部１０１の電圧または駆動回路１１２の出力信号のどちらか一方を選択して出力用ＭＩＳトランジスタ１０６のゲート電極に入力するスイッチ回路１１３とを有している。
また、出力端子１０５は抵抗やキャパシタ等を有する負荷回路１０２に接続され、出力端子１０５と負荷回路１０２との間にはノード１１７と電磁エネルギーを発生させるためのコイル１０３とが順に配置されている。そして、ノード１１７は入力側が接地に接続されたダイオード１０４の出力側に接続されている。ここで、負荷回路１０２は、モータ回路など、種々の回路の総称である。また、負荷回路１０２，コイル１０３及びダイオード１０４は通常出力回路装置の外部に設けられる。
従来の出力回路装置では、出力用ＭＩＳトランジスタ１０６が導通する際に出力端子から出力する電流をモニターするために第１の抵抗１０７を設けている。これにより、中間ノード１１５の電位が参照電圧より下がったときに出力用ＭＩＳトランジスタをオフにする制御が可能になり、出力用ＭＩＳトランジスタ１０６及び負荷回路１０２に過大電流が流れるのを防いでいる。
次に、従来の出力回路装置の動作について概略的に説明する。
図１１に示すように、出力用ＭＩＳトランジスタ１０６がオンの際には、電源供給部１０１から供給された電圧が、第１の抵抗及び出力用ＭＩＳトランジスタ１０６を経て出力端子電圧Ｖｏｕｔが出力端子１０５から出力される。このとき、コイル１０３には電磁エネルギーが蓄積され、負荷回路１０２内のキャパシタ（図示せず）には電荷が蓄積される。
逆に、出力用ＭＩＳトランジスタ１０６がオフの際には、出力端子１０５からの電圧供給は停止し、コイル１０３に蓄積されたエネルギーが放出される。具体的には、ダイオード１０４が導通して回生動作をする一方、コイル１０３から放出されたエネルギーは、キャパシタを含む負荷回路１０２で平滑されて直流出力端ＶＤＣに直流電圧の形で放出される。
なお、出力用ＭＩＳトランジスタ１０６のオン・オフの切替えは制御回路１１４から出力される制御電圧ＶＧによって制御されており、制御電圧がローレベルの場合にオンするようになっている。通常動作時の出力回路装置では、ＰＷＭ信号の発生回路（図示せず）を有する駆動回路によって出力用ＭＩＳトランジスタ１０６のオン・オフが制御されている。
また、出力用ＭＩＳトランジスタ１０６がオン状態にあるときの出力電流は、中間ノード１１５の電圧である検出電圧ＶＭの形で検出される。すなわち、第２の抵抗１０８と電流供給部１０９から供給する電流とにより参照ノード１１６の電圧である参照電圧Ｖｒｅｆを発生させ、その参照電圧Ｖｒｅｆと検出電圧ＶＭとをコンパレータ１１０でレベル比較することにより電流検出を行っている。
次に、従来の出力回路装置における電流検出方法について、図１１および図１２を参照しながら詳しく説明する。
図１２（ａ）〜（ｅ）は、従来の出力回路装置における各部の電圧または電流波形のタイミングチャートを示す図であり、横軸を時間ｔとして各部の動作波形を示している。
まず、図１２（ａ）は、制御回路１１４から出力される制御電圧ＶＧの波形を示している。この従来例では、出力用ＭＩＳトランジスタ１０６がＰチャンネル型ＭＩＳトランジスタであるため、制御電圧ＶＧがローレベルになる期間は出力用ＭＩＳトランジスタ１０６がオンする期間に該当し、制御電圧ＶＧがハイレベルになる期間は出力用ＭＩＳトランジスタ１０６がオフする期間に該当している。なお、Ｔ０時点では、出力用ＭＩＳトランジスタ１０６のゲート電極は、制御回路１１４中の駆動回路１１２に接続されている。
図１２（ｂ）では参照電圧Ｖｒｅｆを一点鎖線で示し、中間ノード１１５の電圧である検出電圧ＶＭを実線で示している。ここで、参照電圧Ｖｒｅｆは、第２の抵抗１０８と電流供給部１０９の電流値とにより決定されるので、ほぼ一定であり、過大電流とする出力電流レベルに対応した値に設定されている。
また、検出電圧ＶＭは、出力用ＭＩＳトランジスタ１０６がオフのときには第１の抵抗１０７を流れる電流が無くなるので、電源供給部１０１の電圧Ｖｃｃに等しくなる。そして、出力用ＭＩＳトランジスタ１０６がオンすると、第１の抵抗１０７で電圧降下が生じるため、検出電圧ＶＭは電源電圧Ｖｃｃの電位より低下する。これに加えて、検出電圧ＶＭは、出力電流の大きさに対して依存性があり、出力電流が大きくなると出力電流の大きさにほぼ比例して低下する。
図１２（ｃ）は、コイル１０３を流れる電流の波形図である。なお、図１２（ｃ）に示す電流波形は、簡単のために出力回路装置が動作した後速やかに目標値に達するようになっているが、実際には電流波形の増加はもう少し緩やかであり、目標値に到達するまでには、出力用ＭＩＳトランジスタ１０６のオン・オフの切り替えが複数回行われる。
図１２（ｃ）に示すように、この従来例では、コイル１０３が出力用ＭＩＳトランジスタ１０６の負荷として働くため、スイッチング動作をし始めたＴ０時点では、出力用ＭＩＳトランジスタ１０６が完全にオンしていても、コイル１０３の逆起電力の影響でコイル１０３のインピーダンスが瞬間的に大きくなり、コイル１０３に流れる電流は速やかには増大しない。そのため、検出電圧ＶＭはほぼ電源電圧Ｖｃｃに近い電圧からスタートする。そして、時間が経つにつれてコイル１０３に電磁エネルギーが蓄積されていくと、コイル１０３のインピーダンスが小さくなっていき、出力電流ＩＯ が増大して検出電圧ＶＭは徐々に低下する。検出電圧ＶＭの低下に伴い、コイル１０３を流れる電流は逆に増大する。
次に、Ｔ１時点に至って出力用ＭＩＳトランジスタ１０６がオフすると、検出電圧ＶＭは電源供給部の電圧Ｖｃｃに等しくなる。この際、出力用ＭＩＳトランジスタ１０６のオフ期間（Ｔ１からＴ２までの期間）はダイオード１０４が導通して回生動作を行い、それまでコイル１０３に蓄積したエネルギーを放出する。コイル１０３を流れる電流は、Ｔ１時点から連続的に減少していく（図１２（ｃ）参照）。
続いて、Ｔ２時点で出力用ＭＩＳトランジスタ１０６が再びオンすると、検出電圧ＶＭは出力用ＭＩＳトランジスタ１０６のオフ期間中にコイル１０３が蓄積エネルギーの全てを放出していなければ、図１２（ｂ）に示すように検出電圧ＶＭは電源電圧Ｖｃｃから下がり出すのでなく、電源供給部の電圧Ｖｃｃより少し下がった電圧値から下がり出す。そして、再びコイル１０３に電磁エネルギーが蓄積され、時間の経過と共に検出電圧ＶＭが徐々に低下していく。このように、出力用ＭＩＳトランジスタ１０６は制御電圧ＶＧに応じてスイッチング動作する。なお、Ｔ３時点からＴ５時点までの動作については後述する。
図１２（ｄ）は、コンパレータ１１０の出力電圧波形を示す図である。同図に示すように、コンパレータ１１０は、検出電圧ＶＭと参照電圧Ｖｒｅｆとを比較して、ＶＭ＜Ｖｒｅｆの時にハイレベルを出力し、逆にＶＭ＞Ｖｒｅｆの時にローレベルを出力する。
図１２（ｅ）は、タイマー回路１１１の出力電圧波形を示す図である。同図に示すように、タイマー回路１１１はコンパレータ１１０の出力電圧の立ち上がりエッジに応答して動作し、回路内部に含まれる時定数回路（図示せず）によって一定時間ハイレベルを出力する。
次に、電流検出動作によって過大電流の出力を防ぐ、Ｔ３からＴ５までの期間の動作について以下に詳述する。
Ｔ２時点から制御電圧ＶＧがローレベルの状態が続くと、検出電圧ＶＭが徐々に低下して、やがて参照電圧Ｖｒｅｆよりも低下する。このとき、コイル１０３を流れる電流は図１２（ｃ）に示す目標値を越える。すると、コンパレータ１１０の出力がハイレベルになり、タイマー回路１１１が動作してハイレベルを出力する。
タイマー回路１１１は一度ハイになると一定期間ハイレベルを出力するので、Ｔ３からＴ５までの期間中、スイッチ回路１１３が駆動回路１１２の出力信号を遮断するとともに出力用ＭＩＳトランジスタ１０６のゲート電極に電源供給部１０１の電位を与えるように切り替える。これにより、出力用ＭＩＳトランジスタ１０６の制御電圧ＶＧは強制的にハイレベルにされる。その結果、出力用ＭＩＳトランジスタ１０６は、タイマー回路１１１の動作で決定される所定時間の間オフするため、出力用ＭＩＳトランジスタ１０６での電力消費が無くなり、出力用ＭＩＳトランジスタ１０６は過大電流から保護される。
次いで、出力用ＭＩＳトランジスタ１０６がオフになると、検出電圧ＶＭが再び参照電圧を越えるので、コンパレータ１１０の出力はローレベルに戻る。
ここで、タイマー回路１１１がハイレベルに立ち上がるまでの応答時間、タイマー回路１１１がハイレベルを出力してからスイッチ回路１１３がハイレベルに切り替わるまでの応答時間、出力用ＭＩＳトランジスタ１０６がオフに切り替わるまでの応答時間がそれぞれ存在するため、コンパレータ１１０のハイレベル波形は微分パルスの様な波形となる。すなわち、タイマー回路１１１の立ち上がり応答時間、スイッチ回路１１３の切り替わり応答時間、および出力用ＭＩＳトランジスタ１０６の応答時間を加算した時間によって、コンパレータ１１０のハイレベル出力のパルス幅が決定される。
従来の出力回路装置においては、以上のような動作によって過大電流から出力用ＭＩＳトランジスタを保護していた。
しかしながら、従来の出力回路装置では、出力用ＭＩＳトランジスタ１０６と電源供給部１０１との間に過大電流検出用の第１の抵抗１０７を挿入するため、第１の抵抗１０７による電圧降下が発生して、負荷回路が利用できる電圧範囲が狭くなるという不具合があった。電圧降下の影響は、乾電池等の比較的電圧の低い電源を使用する場合では、特に大きくなる。それ以外の電源を用いる場合でも、第１の抵抗１０７による電圧降下を見込んで負荷回路の駆動に必要な電圧より高い電源電圧に設定する必要があった。
加えて、抵抗ではＲＩ２ （Ｒは抵抗値、Ｉは電流値）分の電力損失が発生するため、従来の出力回路装置では電力消費が大きく、余分な電力が必要であった。
また、第１の抵抗１０７を用いる出力回路の従来構成では、集積化に向かないという不具合もあった。即ち、問題とされる過大電流のレベルが１Ａ前後の電流値であるため、抵抗値が例えば１Ω以下となるような第１の抵抗１０７が必要になるが、シート抵抗が１００Ω／□を越える材料を用いて第１の抵抗１０７を形成すると第１の抵抗１０７の面積が大きくなり過ぎて、出力回路装置を集積化するのは困難であった。
本発明の目的は、上記不具合の解決を図り、過大電流から出力用ＭＩＳトランジスタを保護するとともに、電源効率が高い出力回路装置を提供することにある。
本発明の第１の出力回路装置は、外部の負荷回路に電力を供給するための出力ノードと、第１の電源供給部と、上記第１の電源供給部と上記出力ノードとの間に介設され、上記出力ノードへの上記電力の供給をオンまたはオフするための出力用ＭＩＳトランジスタと、電流供給部と、上記電流供給部に接続された参照ノードと、上記第１の電源供給部と上記参照ノードとの間に直列接続され、抵抗体として機能するように一定電圧が印加されるゲート電極を有する複数の参照用ＭＩＳトランジスタと、入力部が上記参照ノードと上記出力ノードに接続されたコンパレータと、入力部が上記出力用ＭＩＳトランジスタのゲート電極と上記コンパレータの出力部とに接続され、上記出力用ＭＩＳトランジスタのオン期間、上記コンパレータの出力信号を出力側に伝達する論理回路と、上記論理回路の出力部に接続され、少なくとも上記出力ノードの電位が上記参照ノードの電位を下回った際に上記出力用ＭＩＳトランジスタを所定期間オフにするように上記出力用ＭＩＳトランジスタのオン・オフを制御するための制御回路とを備え、上記出力用ＭＩＳトランジスタと上記参照用ＭＩＳトランジスタとは共に同一チップ内に集積化されて設けられている。
これにより、出力ノードの電位と参照ノードの電位を比較することで、出力用ＭＩＳトランジスタと第１の電源供給部との間に電流検出用の抵抗体を設けなくても出力電流を検出することができ、出力用ＭＩＳトランジスタに所定値以上の電流が流れることを防ぐことにより、出力用ＭＩＳトランジスタを過大電流から保護することができる。また、電流検出用の抵抗体を設けないことにより、従来の出力回路装置に比べて抵抗体における電力損失を低減するとともに、本発明の出力回路装置を搭載する機器の省電力化を図ることができる。加えて、形状が大きくなる電流検出用の抵抗体が不要になるため、装置面積の縮小化を図ることができ、出力回路装置全体の集積化も可能になる。
上記第１の電源供給部と上記出力用ＭＩＳトランジスタとの間には、上記出力ノードから出力される出力電流をモニターするための抵抗体が設けられていないことにより、上述したように出力回路装置における電力損失を低減するとともに、装置面積の縮小化を図ることができる。
上記出力用ＭＩＳトランジスタ及び参照用ＭＩＳトランジスタはゲート電極を有するＰチャネル型ＭＩＳトランジスタであることにより、Ｎチャネル型ＭＩＳトランジスタを用いる場合に比べて回路構成を単純にすることができ、装置面積を低減することができる。

上記制御回路は、上記第１の電源供給部からの電源供給により作動する駆動回路と、上記コンパレータの出力信号に応じて、上記駆動回路の出力信号が上記出力用ＭＩＳトランジスタのゲート電極に入力されるか、遮断されるかを切り換えるためのスイッチ回路とを有していることにより、上述の出力用ＭＩＳトランジスタのオン・オフの制御を比較的簡単な構成で実現することができる。
上記スイッチ回路は、上記出力ノードの電位が上記参照ノードの電位より高い時には、上記駆動回路の出力信号が上記出力用ＭＩＳトランジスタのゲート電極に印加され、上記出力ノードの電位が上記参照ノードの電位を下回った時には、所定期間上記第１の電源供給部の電圧が上記出力用ＭＩＳトランジスタのゲート電極に印加されるように切り換えることにより、出力電流を検知し、出力ＭＩＳトランジスタに所定値以上の電流が流れるのを防ぐことができる。
上記出力用ＭＩＳトランジスタ及び参照用ＭＩＳトランジスタはゲート電極を有するＮチャネル型ＭＩＳトランジスタであり、上記第１の電源供給部よりも高い電圧を、少なくとも上記参照用ＭＩＳトランジスタのゲート電極に与えるための第２の電源供給部をさらに備えることにより、出力用及び参照用のＭＩＳトランジスタを完全なオン状態にすることができ、Ｐチャネル型ＭＩＳトランジスタと同様にオン抵抗による電流検出を行って、出力電流を所定値で制限することが可能になる。また、Ｎチャネル型ＭＩＳトランジスタはＰチャネル型ＭＩＳトランジスタよりも電流駆動力が大きいので、Ｐチャネル型ＭＩＳトランジスタを用いる場合に比べて出力回路装置の出力電流を大きくすることができる。
上記第２の電源供給部は昇圧回路を有していることにより、例えば第１の電源電圧から供給された電圧を第２の電源供給部で昇圧して参照用ＭＩＳトランジスタのゲート電極に供給することができるので、第１の電源供給部と同一の電源を用いてＮチャネル型ＭＩＳトランジスタを用いた出力回路装置を実現することができる。
上記昇圧回路がブートストラップ回路またはチャージポンプ回路であることにより、第１の電源供給部と同一の電源を用いてＮチャネル型ＭＩＳトランジスタを用いた出力回路装置を容易に実現することができる。
上記制御回路は、上記第２の電源供給部からの電源供給により作動する駆動回路と、上記コンパレータの出力信号に応じて、上記駆動回路の出力信号が上記出力用ＭＩＳトランジスタのゲート電極に入力されるか、遮断されるかを切り換えるためのスイッチ回路とを有していることにより、上述の出力用ＭＩＳトランジスタのオン・オフの制御を比較的簡単な構成で実現することができる。
上記出力ノードの電位が上記参照ノードの電位を下回った際には、上記出力用ＭＩＳトランジスタのゲート電極に所定期間接地電位が印加されることにより、出力電流を検知し、出力ＭＩＳトランジスタに所定値以上の電流が流れるのを防ぐことができる。
本発明の第２の出力回路装置は、外部の負荷回路に電力を供給するための出力ノードと、第１の電源供給部と、上記第１の電源供給部と上記出力ノードとの間に介設され、上記出力ノードへの上記電力の供給をオンまたはオフするための出力用ＭＩＳトランジスタと、電流供給部と、上記電流供給部に接続された参照ノードと、上記第１の電源供給部と上記参照ノードとの間に直列接続され、抵抗体として機能するように一定電圧が印加されるゲート電極を有する複数の参照用ＭＩＳトランジスタと、入力部が上記参照ノードと上記出力ノードに接続されたコンパレータと、上記コンパレータの出力信号の立ち上がりを検出して細いパルスを発生するエッジ検出回路と、一定周期のトリガパルスを発生するパルス発生器と、上記トリガパルスによりセット状態になり上記エッジ検出回路のパルスによりリセット状態になり、自身の出力信号で上記出力用ＭＩＳトランジスタをスイッチング制御するラッチ回路とを備え、上記出力用ＭＩＳトランジスタと上記参照用ＭＩＳトランジスタとは共に同一チップ内に集積化されて設けられていることにより、タイマー回路を用いる場合に比べて飛来ノイズの悪影響を受けにくい出力用ＭＩＳトランジスタの制御を実現することができる。
上記ラッチ回路は、ＳＲ型フリップフロップであることにより、飛来ノイズの影響を受けにくい出力用ＭＩＳトランジスタの制御を簡単な構成により実現することができる。
上記参照用ＭＩＳトランジスタは、互いに直列に接続された複数のＭＩＳトランジスタから構成されていることにより、参照用ＭＩＳトランジスタと出力用トランジスタとのオン抵抗の相対比を参照用ＭＩＳトランジスタの個数で調節することができるので、直列接続するＭＩＳトランジスタの個数に応じて出力電流を検出するレベルを調節することも、バイアス電流を削減することも可能になる。また、オン抵抗の相対比を確保しながら、出力電流を精度良く検出して出力用ＭＩＳトランジスタに流れる出力電流値を制限することもできる。これにより、出力用ＭＩＳトランジスタを保護することができる。
上記出力用ＭＩＳトランジスタと上記参照用ＭＩＳトランジスタとは共に同一チップ内に集積化されて設けられていることにより、装置面積を縮小することができると共に、製造工程を共通にすることで出力用ＭＩＳトランジスタと参照用ＭＩＳトランジスタの電気的特性を揃えることができる。そのため、例えば各ＭＩＳトランジスタのゲート幅を調節することでオン抵抗の相対比を調節することができるようになる。その結果、出力電流の制限値を精度良く微調整することが可能になる。また、例えば出力用ＭＩＳトランジスタのゲート幅を参照用ＭＩＳトランジスタのゲート幅よりも大きくすることで、参照用ＭＩＳトランジスタに流れるバイアス電流を出力電流に比べて小さくすることができるので、一層の省電力化を図ることができる。
上記出力用ＭＩＳトランジスタのゲート幅が上記参照用ＭＩＳトランジスタのゲート幅よりも大きいことにより、参照用ＭＩＳトランジスタに流れるバイアス電流を出力電流に比べて小さくすることができるので、一層の省電力化を図ることができる。
上記第１の電源供給部よりも高い電圧を上記参照用ＭＩＳトランジスタのゲート電極に供給するための第２の電源供給部をさらに備えることにより、出力用ＭＩＳトランジスタ及び参照用ＭＩＳトランジスタをＮチャネル型トランジスタで構成することが可能になり、出力電流の大きい出力回路装置を実現することができる。
本発明の出力回路装置によれば、出力用ＭＩＳトランジスタと電源供給部との間に電流検出用の抵抗体を挿入することなく、出力電流を制限することができる。特に、相対比の良い出力用ＭＩＳトランジスタと参照用ＭＩＳトランジスタのオン抵抗を調節することにより、出力電流の検出レベルを所望の値に設定することや、バイアス電流の低減による省電力化を図ることができる。また、参照用ＭＩＳトランジスタの個数を変更することによっても、出力電流の検出レベルを変えたり、バイアス電流を低減したりすることができる。また、サイズの大きい電流検出用の抵抗体を不要にしたので、本実施形態の出力回路装置は１つのチップに集積化することができる。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る出力回路装置の構成を示す回路図である。本実施形態は、出力用ＭＩＳトランジスタ６としてＰチャネル型のＭＩＳトランジスタを用いた出力回路装置である。同図から分かるように、本実施形態の出力回路装置が従来のものと大きく異なる点は、出力用ＭＩＳトランジスタ６と電源供給部１との間に抵抗が設けられていない点と、参照電圧を生じさせるための第２の抵抗１０８の代わりに参照用ＭＩＳトランジスタ１８が設けられている点である。
図１に示すように、本実施形態の出力回路装置は、本装置に電圧を供給するための電源供給部１と、電源供給部１に接続され、外部の負荷回路２に電力を供給するための出力端子５と、電源供給部１と出力端子５との間に介設されたＰチャネル型ＭＩＳトランジスタである出力用ＭＩＳトランジスタ６と、一端が接地に接続されて他端が電源供給部１に接続された電流供給部９と、電流供給部９と電源供給部１との間に順に介設された参照ノード３６及びＰチャネル型ＭＩＳトランジスタである参照用ＭＩＳトランジスタ１８と、入力部が参照ノード３６及び出力端子５に接続されたコンパレータ１０と、入力部の一端がコンパレータ１０の出力部に接続された論理回路１７と、論理回路１７の出力部，電源供給部１及び出力用ＭＩＳトランジスタ６のゲート電極にそれぞれ接続され、出力用ＭＩＳトランジスタ６のオン・オフを制御するための制御回路１４と、制御回路１４と出力用ＭＩＳトランジスタ６のゲート電極との間に介設された第２のノード３７とを備えている。ここで、出力用ＭＩＳトランジスタ６は、従来の出力回路装置と同様に、出力端子５への電源電圧の供給をオンまたはオフにするためのものである。そして、参照用ＭＩＳトランジスタ１８は、そのゲート電極が接地に接続されて常にオン状態にあり、電流供給部９から供給される一定のバイアス電流と参照用ＭＩＳトランジスタ１８のオン抵抗とによって参照ノード３６に生じる電圧（参照電圧Ｖｒｅｆ）は一定となっている。
また、本実施形態において、論理回路１７は、入力側が第２のノード３７に接続されたインバータ１５と、入力部にそれぞれコンパレータ１０の出力信号及びインバータ１５の出力信号が入力されるＡＮＤ回路１６とを有している。
そして、制御回路１４は、ＡＮＤ回路１６からの出力信号が入力されるタイマー回路１１と、電源供給部１からの電源供給により作動する駆動回路１２と、タイマー回路１１からの信号に応じて、駆動回路１２の出力信号が出力用ＭＩＳトランジスタ６のゲート電極に入力されるか、遮断されるかを切り替えるためのスイッチ回路１３とを有している。ここで、タイマー回路１１は、ＡＮＤ回路１６の出力信号の立ち上がりを検知して一定時間ハイレベルを出力する回路であり、ワンショットマルチバイブレータや、一定周期のクロック信号をカウントして計時動作するディジタル回路などが好ましく用いられる。
また、本実施形態の出力回路装置において、出力用ＭＩＳトランジスタ６と参照用ＭＩＳトランジスタ１８とは同一導電型のＭＩＳトランジスタであるので、同一チップ内に集積化することが可能となっている。これにより、出力回路装置全体も同一チップ内に集積化が可能となっている。
また、出力端子５は抵抗やキャパシタ等を有する負荷回路２に接続され、出力端子５と負荷回路２との間には負荷回路側ノード３８と電磁エネルギーを発生させるためのコイル３とが順に配置されている。そして、負荷回路側ノード３８は、入力側が接地に接続されたダイオード４の出力側に接続されている。ここで、負荷回路２とは、モータ回路など、種々の回路の総称であり、キャパシタを有し、電気信号によって駆動される回路のことである。なお、負荷回路２，コイル３及びダイオード４は通常出力回路装置の外部に設けられる。ダイオード４としては、ショットキーダイオードが好ましくよく用いられる。
以上で説明したように、本実施形態の出力回路装置においては、出力用ＭＩＳトランジスタ６と電源供給部１との間に抵抗体が設けられていないので、従来の出力回路装置に比べ余分な電力を消費することがない。加えて抵抗体による電圧降下が起きないため、負荷回路２に供給する電圧の範囲を広げることが可能になる。その上、面積の大きい過大電流検出用の抵抗体を省けるため、半導体チップ内に集積した場合の出力回路装置の面積を大幅に縮小することが可能となる。
なお、本実施形態の出力回路装置においては、参照用ＭＩＳトランジスタ１８として出力用ＭＩＳトランジスタ６と同じ導電型のＭＩＳトランジスタを用いているので、共通の製造工程により同一チップ内に集積化されることが可能になっている。また、これにより、素子の種類による特性の違いを無くせる上、製造工程の違いによる素子特性のバラツキを無くすこともできる。このため、出力用ＭＩＳトランジスタ６と参照用ＭＩＳトランジスタ１８とのオン抵抗の相対比は、電源供給部１の電圧変化や温度変化によってほとんど変化しない。しかも、同じ素子構造を有するＭＩＳトランジスタのオン抵抗は、ほぼゲート幅に反比例する。
本実施形態において、電流供給部９から供給する電流は、省電力の観点から極力小さくすることが好ましいため、出力用ＭＩＳトランジスタ６のゲート幅は、参照用ＭＩＳトランジスタ１８のゲート幅よりも大きく、例えば１００〜数千倍の大きさとなっている。
次に、本実施形態の出力回路装置の動作について説明する。
まず、図１に示すように、出力用ＭＩＳトランジスタ６がオンの際には、電源供給部１から供給された電流が、出力用ＭＩＳトランジスタ６を経て出力端子５から出力される。ここで、出力端子電圧をＶｏｕｔとする。このとき、コイル３には電磁エネルギーが蓄積され、負荷回路２内のキャパシタ（図示せず）には電荷が蓄積される。
逆に、出力用ＭＩＳトランジスタ６がオフの際には、出力端子５からの電圧供給は停止し、コイル３に蓄積されたエネルギーが放出される。具体的には、ダイオード４が導通して回生動作をする一方、コイル３から放出されたエネルギーは、キャパシタを含む負荷回路２で平滑されて直流出力端ＶＤＣに直流電圧の形で放出される。
なお、出力用ＭＩＳトランジスタ６のオン・オフの切替えは制御回路１４から出力される制御電圧ＶＧによって制御されており、制御電圧ＶＧがローレベルの場合にオンするようになっている。通常動作時の出力回路装置では、例えばＰＷＭ信号の発生回路（図示せず）を有する駆動回路によって出力用ＭＩＳトランジスタ６のオン・オフが制御されている。
本実施形態の出力回路装置において、出力用ＭＩＳトランジスタ６がオン状態にあるときの出力電流は、出力端子５の電圧を参照電圧Ｖｒｅｆと比較することで検出される。すなわち、参照用ＭＩＳトランジスタ１８のオン抵抗と電流供給部９から供給される電流とにより参照ノード３６に一定の参照電圧Ｖｒｅｆを生じさせ、その参照電圧Ｖｒｅｆと出力端子電圧とをコンパレータ１０でレベル比較することにより電流検出を行っている。ここで、出力用ＭＩＳトランジスタ６がオンの期間には、出力用ＭＩＳトランジスタ６に流れる出力電流が大きくなると、出力端子電圧が出力電流の大きさに応じて低下するので、出力端子電圧を検出することで、過大電流を検出することができる。なお、出力端子電圧が出力電流の大きさに応じて変化するのは、出力用ＭＩＳトランジスタのオン抵抗が電流検出用の抵抗として作用しているためである。
−電流検出方法−
本実施形態に係る出力回路装置における電流検出方法について、以下、図１および図２を参照しながら詳しく説明する。
図２（ａ）〜（ｆ）は、本実施形態の出力回路装置における各部の電圧または電流波形のタイミングチャートを示す図であり、横軸を時間ｔとして示している。
まず、図２（ａ）は制御回路１４から出力される出力用ＭＩＳトランジスタ６の制御電圧ＶＧを示している。本実施形態では、出力用ＭＩＳトランジスタ６がＰチャンネル型ＭＩＳトランジスタであるため、制御電圧ＶＧがローレベルになる期間は出力用ＭＩＳトランジスタ６がオンする期間に該当し、制御電圧ＶＧがハイレベルになる期間は出力用ＭＩＳトランジスタ６がオフする期間に該当している。なお、Ｔ０時点では、出力用ＭＩＳトランジスタ６のゲート電極は、制御回路１４中の駆動回路１２の出力信号が入力されている。
次に、図２（ｂ），（ｃ）はそれぞれ出力端子電圧Ｖｏｕｔと参照電圧Ｖｒｅｆの波形を示す図、及びコイル３を流れる電流波形を示す図である。図２（ｂ）において、参照電圧Ｖｒｅｆは一点鎖線で示し、出力端子５の出力端子電圧Ｖｏｕｔは実線で示している。ここで、参照電圧Ｖｒｅｆは、上述のように、電源電圧Ｖｃｃより参照用ＭＩＳトランジスタ１８のオン抵抗分だけ電圧降下した電圧である。そして、出力端子電圧Ｖｏｕｔは、出力用ＭＩＳトランジスタ６がオンした直後では電源電圧Ｖｃｃに近い電位（ハイレベル）になり、出力用ＭＩＳトランジスタ６がオフすると接地電位（ローレベル）に近くなる。出力端子電圧Ｖｏｕｔがハイレベルの際には、出力用ＭＩＳトランジスタ６がオンした時のドレイン・ソース間は抵抗とほぼ同じ特性を示し、出力端子電圧の降下は出力電流の増大にほぼ比例している。
図２（ｂ），（ｃ）に示すように、本実施形態においては、コイル３が出力用ＭＩＳトランジスタ６の負荷となっているため、スイッチング動作を開始したＴ０時点では、出力用ＭＩＳトランジスタ６が完全にオンしていても、コイル３の逆起電力の影響でコイル３のインピーダンスが瞬間的に大きくなり、出力用ＭＩＳトランジスタ６のドレイン電流はあまり流れない。つまり、出力電圧Ｖｏｕｔはほぼ電源供給部１の電圧Ｖｃｃに近い電圧からスタートする。そして、時間が経つにつれてコイル３に電磁エネルギーが蓄積されていくと、コイル３のインピーダンスが小さくなっていき、出力端子５から出力する出力電流ＩＯ が増大して、出力端子電圧Ｖｏｕｔは徐々に低下する。
次に、Ｔ１時点に至って、出力用ＭＩＳトランジスタ６がオフすると、出力電圧Ｖｏｕｔは接地電位に近いローレベルになる。この際、出力用ＭＩＳトランジスタ６のオフ期間（Ｔ１からＴ２までの期間）はダイオード４が導通して回生動作を行い、それまでコイル３に蓄積したエネルギーを放出する。コイル３を流れる電流は、Ｔ１時点から連続的に減少していく。
続いて、図２（ｂ）に示すように、Ｔ２時点で出力用ＭＩＳトランジスタ６が再びオンすると、出力電圧Ｖｏｕｔはハイレベルに戻るが、出力用ＭＩＳトランジスタ６のオフ期間中にコイル３が蓄積エネルギーの全てを放出していなければ、出力電圧Ｖｏｕｔは電源電圧Ｖｃｃの電位までは戻らず、電源電圧Ｖｃｃより少し下がった電位まで戻る。そして、再びコイル３に電磁エネルギーを蓄積する動作が始まり、時間の経過と伴に出力電圧Ｖｏｕｔが徐々に低下していく。
一方、コイル３にエネルギーが残っているため、コイル３を流れる電流は、Ｔ２時点では０ｍＡまで下がらず、出力用ＭＩＳトランジスタ６がオンした時の電流はそこから次第に増加する。
このように、出力用ＭＩＳトランジスタ６は制御電圧ＶＧに応じてスイッチング動作する。Ｔ０時点からＴ３時点までは制御回路１４中の駆動回路１２によって出力用ＭＩＳトランジスタ６は制御されている。なお、Ｔ３時点からＴ５時点までの動作については後述する。
図２（ｄ）は、コンパレータ１０の出力電圧波形を示す図であり、同図で示すようにコンパレータ１０は、出力端子５の出力端子電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとを比較して、Ｖｏｕｔ＜Ｖｒｅｆの時にハイレベルを出力し、逆にＶｏｕｔ＞Ｖｒｅｆの時にローレベルを出力する。
図２（ｅ）は、論理回路１７の出力電圧波形を示す図である。同図に示すように、論理回路１７はインバータ１５とＡＮＤ回路１６とから構成され、出力用ＭＩＳトランジスタ６のオン期間、すなわち制御電圧ＶＧがローレベルの時には、コンパレータ１０の出力信号を論理回路１７の出力側に伝達する。そして、出力用ＭＩＳトランジスタ６のオフ期間（Ｔ１〜Ｔ２の期間またはＴ４以降の期間）、すなわち制御電圧ＶＧがハイレベルの時には、出力電圧をローレベルにしてコンパレータ１０の出力信号が論理回路１７の出力側に伝達されないように禁止している。
このように、本実施形態においては従来の出力回路装置と異なり、出力用ＭＩＳトランジスタ６がオフの期間に検出される電圧が０Ｖに近くなるため、論理回路１７は出力用ＭＩＳトランジスタ６がオン状態のときにのみコンパレータ１０の出力信号を出力側に伝達するように構成されている。
図２（ｆ）は、タイマー回路１１の出力波形を示す図である。同図に示すように、タイマー回路１１は論理回路１７の出力電圧の立ち上がりエッジに応答して動作し、回路内部に含まれる時定数回路（図示せず）によって一定時間ハイレベルを出力する。なお、ここではタイマー回路がワンショットマルチバイブレータの場合を示すが、タイマー回路１１として一定周期のクロック信号をカウントして計時動作するディジタル回路を用いることもできる。
次に、電流検出動作によって過大電流の出力を防ぐ、Ｔ３からＴ５までの期間の動作について以下に詳述する。
Ｔ２時点から制御電圧ＶＧがローレベルの状態が続くと、出力端子電圧Ｖｏｕｔが徐々に低下し、やがて参照電圧Ｖｒｅｆよりも低下する。すると、コンパレータ１０の出力がハイレベルになる。このＴ３時点では、論理回路１７の禁止機能が働いていないため、論理回路１７はコンパレータ１０の出力に応じてハイレベルの信号を出力する。すると、タイマー回路１１が動作してハイレベルを一定期間出力する。ここで、タイマー回路１１がハイレベルを出力するＴ３からＴ５までの期間中、スイッチ回路１３が切り替わり、出力用ＭＩＳトランジスタ６の制御電圧ＶＧは、強制的にハイレベルにされる。その結果、出力用ＭＩＳトランジスタ６がタイマー回路の動作で決定される所定時間の間オフするため、出力用ＭＩＳトランジスタ６での電力消費が無くなり、コイル３を流れる電流は、目標値をやや越えたところから徐々に低下する。これにより、出力用ＭＩＳトランジスタ６は過大電流から保護される。
次いで、Ｔ４時点で出力用ＭＩＳトランジスタ６がオフになると、出力端子電圧Ｖｏｕｔは再び０Ｖに近くなり、論理回路１７の出力はローレベルに戻る。ここで、論理回路１７のハイレベル波形は微分パルスに似た波形となり、そのパルス幅は、タイマー回路１１の立ち上がり応答時間、スイッチ回路１３の切り替わり応答時間、および論理回路１７の応答時間を加算した時間によって決定される。
このように、本実施形態の出力回路装置においては、出力電流を検出するための抵抗体を設けなくても、出力端子電圧Ｖｏｕｔを所定の参照電圧と比較することにより、目標値以上の出力電流が流れないように出力用ＭＩＳトランジスタ６をオフすることができる。このため、出力用ＭＩＳトランジスタ６を過大電流から保護するとともに、出力用ＭＩＳトランジスタ６の発熱を予防する機能を持ち合わせている。
次に、コンパレータ１０が検出動作するときの出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとの関係について詳述する。
まず、出力用ＭＩＳトランジスタ６のオン抵抗をＲＯＮ１ 、出力用ＭＩＳトランジスタ６がオンした時に流れる出力電流をＩＯ とすると、出力用ＭＩＳトランジスタ６がオン状態にある期間の出力端子電圧Ｖｏｕｔは次式（１）で表せる。
Ｖｏｕｔ＝Ｖｃｃ−ＩＯ ×ＲＯＮ１ （１）
また、参照用ＭＩＳトランジスタ１８のオン抵抗をＲＯＮ１８、参照用ＭＩＳトランジスタ１８を流れる電流の値をＩ１ とすると、参照電圧Ｖｒｅｆは次式で表せる。
Ｖｒｅｆ＝Ｖｃｃ−Ｉ１ ×ＲＯＮ１８ （２）
コンパレータ１０で上記２つの電圧ＶｒｅｆとＶｏｕｔとを比較して、次式（３）が成り立つ時に、コンパレータ１０の出力はローレベルであり、この期間は出力用ＭＩＳトランジスタ６から電流を供給できる。
Ｖｒｅｆ ＜ Ｖｏｕｔ （３）
このとき、式（１）、（２）、（３）より、次式が成立する。
ＩＯ ＜ （ＲＯＮ１８／ＲＯＮ１）×Ｉ１ （４）
式（４）から分かるように、出力電流ＩＯ は参照用ＭＩＳトランジスタ１８を流れる電流の値と、出力用ＭＩＳトランジスタ６、参照用ＭＩＳトランジスタ１８のオン抵抗比で決まる値になる。
ＭＩＳトランジスタの電気的特性において、ＭＩＳトランジスタの電流能力はゲート幅（図示せず）に比例して大きくなり、オン抵抗はゲート幅に反比例して小さくなることは周知の事実である。そのため、出力用ＭＩＳトランジスタ６と参照用ＭＩＳトランジスタ１８のオン抵抗の比は、共通の製造工程（不純物拡散工程など）で用いるマスクの形状やサイズを調節することによって、容易に調節される。従って、電気的特性の相対比を確保するためには、出力用ＭＩＳトランジスタ６と参照用ＭＩＳトランジスタ１８とをそれぞれ同様の素子構造とした上で、チップ上の隣接した位置に配置し、それらの配置方向を同じにすることが好ましい。このことにより、出力電流の検出精度を高めることが可能になる。
以上のように、本実施形態の出力回路装置によれば、電流検出用の抵抗体を用いることなく出力用ＭＩＳトランジスタ６に目標値以上の電流が流れるのを防ぐことができる。よって、上述のように、消費電力の低減と、電源電圧の利用範囲の拡大とを図ることができる。その上、出力回路装置を集積化することが可能になるので、本出力回路装置を用いた装置全体のサイズを縮小することができる。
また、本実施形態の出力回路装置において、出力用ＭＩＳトランジスタ６及び参照用ＭＩＳトランジスタ１８が共にＰチャネル型ＭＩＳトランジスタであることにより、Ｎチャネル型トランジスタを用いる場合に比べて回路設計を容易に行なうことができるという利点がある。
また、本実施形態の出力回路装置においては、論理回路１７はＡＮＤ回路１６とインバータ１５から構成されていたが、この構成に限らず、出力用ＭＩＳトランジスタ６がオンで且つ出力端子電圧Ｖｏｕｔが参照電圧Ｖｒｅｆを下回る期間のみ検出信号を出力するような構成であればよい。
これと同様に、制御回路１４も以上で説明した構成に限らず、少なくとも出力用ＭＩＳトランジスタ６がオンで且つ出力端子電圧Ｖｏｕｔが参照電圧Ｖｒｅｆを下回る期間に出力用ＭＩＳトランジスタ６をオフさせるように制御することが可能な構成であればよい。
なお、本実施形態の制御回路１４に用いられるスイッチ回路１３は論理回路を組み合わせて設けられることが多いが、単純な機構スイッチであってもよい。
なお、以上の説明において、電源供給部１は外部電源に接続された電源供給線または外部電源そのものを指すものとする。
（第２の実施形態）
次に、本発明の第２の実施形態に係る出力回路装置として、出力用ＭＩＳトランジスタと参照用ＭＩＳトランジスタを共にＮチャネル型ＭＩＳトランジスタで構成した例について説明する。
図３は、本実施形態に係る出力回路装置の構成を示す図である。
同図に示すように、本実施形態の出力回路装置は、本装置に電圧を供給するための主電源供給部４１と、主電源供給部４１よりも高い電圧を供給するための第２の電源供給部２１と、外部の負荷回路２に電力を供給するための出力端子５と、主電源供給部４１と出力端子５との間に介設されたＮチャネル型ＭＩＳトランジスタである出力用ＭＩＳトランジスタ１９と、一端が接地に接続されて他端が主電源供給部４１に接続された電流供給部９と、電流供給部９と主電源供給部４１との間に順に介設された参照ノード３６及びＮチャネル型ＭＩＳトランジスタである参照用ＭＩＳトランジスタ２０と、入力部が参照ノード３６及び出力端子５に接続されたコンパレータ１０と、入力部にコンパレータ１０の出力部が接続された論理回路１７と、論理回路１７の出力部，第２の電源供給部４１，接地及び出力用ＭＩＳトランジスタ１９のゲート電極にそれぞれ接続され、出力用ＭＩＳトランジスタ１９のオン・オフを制御するための制御回路１４と、制御回路１４と出力用ＭＩＳトランジスタ１９のゲート電極との間に介設された第２のノード３７とを備えている。ここで、参照用ＭＩＳトランジスタ２０のゲート電極は第２の電源供給部２１に接続されて常にオン状態にあり、電流供給部９から供給される一定のバイアス電流と参照用ＭＩＳトランジスタ２０のオン抵抗とによって参照ノード３６に生じる電圧（参照電圧Ｖｒｅｆ）は一定となっている。
また、本実施形態において、論理回路１７は、入力部にコンパレータ１０の出力部及び第２のノード３７がそれぞれ接続されたＡＮＤ回路１６を有している。
そして、制御回路１４は、ＡＮＤ回路１６からの出力信号が入力されるタイマー回路１１と、第２の電源供給部２１に接続された駆動回路１２と、タイマー回路１１からの信号に応じて、駆動回路１２の出力信号が出力用ＭＩＳトランジスタ１９のゲート電極に入力されるか、遮断されるかを切り替えるためのスイッチ回路１３とを有している。ここで、タイマー回路１１は、ＡＮＤ回路１６の出力信号の立ち上がりを検知して一定時間ハイレベルを出力する回路であり、ワンショットマルチバイブレータや、一定周期のクロック信号をカウントして計時動作するディジタル回路などが好ましく用いられる。
また、本実施形態の出力回路装置においても、第１の実施形態と同様に、出力用ＭＩＳトランジスタ１９と参照用ＭＩＳトランジスタ２０とは同一チップ内に集積化することが可能となっている。これにより、出力回路装置全体も同一チップ内に集積化が可能となっている。
また、出力端子５は抵抗やキャパシタ等を有する負荷回路２に接続され、出力端子５と負荷回路２との間には負荷回路側ノード３８と電磁エネルギーを発生させるためのコイル３とが順に配置されている。そして、負荷回路側ノード３８は、入力側が接地に接続されたダイオード４の出力側に接続されている。ここで、負荷回路２とは、モータ回路など、種々の回路の総称であり、キャパシタを有し、電気信号によって駆動される回路のことである。なお、負荷回路２，コイル３及びダイオード４は通常出力回路装置の外部に設けられる。
本実施形態の出力回路装置が第１の実施形態と異なる点は、出力用ＭＩＳトランジスタ及び参照用ＭＩＳトランジスタをＮチャネル型ＭＩＳトランジスタに変更し、主電源供給部４１よりも高い電圧を供給する第２の電源供給部２１を追加している点である。
これに伴い、本実施形態の出力回路装置の構成は、次の点で第１の実施形態の出力回路装置と異なっている。
（１）駆動回路１２を第２の電源供給部２１からの電源供給によって作動させ、駆動回路１２の出力電圧のハイレベルを主電源供給部４１の電圧より大きな値で出力している点。（２）第１の実施形態ではＰチャネル型ＭＩＳトランジスタでソース接地の増幅器を構成したのに対し、第２の実施形態ではＮチャネル型ＭＩＳトランジスタでソースフォロワ回路を構成している点。（３）参照用ＭＩＳトランジスタ２０を常時オン状態にするために、そのゲート電極を第２の電源供給部２１に接続している点。（４）タイマー回路１１の動作によって制御電圧ＶＧを接地電位にする点。
なお、第２の電源供給部２１が必要になるのは、出力用ＭＩＳトランジスタ１９及び参照用ＭＩＳトランジスタ２０のゲート電位を主電源供給部の電圧まで持ち上げただけでは十分なオン状態にならないため、参照用ＭＩＳトランジスタ２０を完全にオン状態にするために、より高い電圧をそのゲート電極に印加する必要があるからである。
以上の構成により、本実施形態の出力回路装置における出力用ＭＩＳトランジスタ１９は、制御回路１４の出力電圧がハイレベルの期間にオン状態になり、ローレベルの期間にオフ状態になる。この点を除けば、出力用ＭＩＳトランジスタ１９のオン／オフに合わせて、コンパレータ１０、タイマー回路１１およびスイッチ回路１３等の回路は第１の実施形態と同じように動作する。
ここで、本実施形態の出力回路装置の動作について簡単に説明する。
本実施形態の出力回路装置においても第１の実施形態と同様に、出力用ＭＩＳトランジスタ６がオン状態にあるときの出力電流は、出力端子５の出力端子電圧Ｖｏｕｔを参照電圧Ｖｒｅｆと比較することで検出される。
まず、出力端子５から出力される出力端子電圧Ｖｏｕｔが参照電圧Ｖｒｅｆを下回る期間には、コンパレータ１０からハイレベルの信号が出力される。次に、コンパレータ１０からの出力と出力用ＭＩＳトランジスタ１９のゲート電極に印加される制御電圧ＶＧとはＡＮＤ回路１６に入力され、出力用ＭＩＳトランジスタ１９がオン状態で、且つ出力端子５から出力される電流の電圧Ｖｏｕｔが参照電圧を下回ったときにのみハイレベルの信号がタイマー回路１１から出力される。すると、タイマー回路１１が一定期間ハイレベルの信号を出力し、スイッチ回路１３は、その期間中出力用ＭＩＳトランジスタ１９のゲート電極を接地電位にする。これにより、出力端子５から出力される電流値は目標値以下に減少していく。
このように、本実施形態の出力回路装置によれば、第１の実施形態と同様、設定値を越える電流が出力用ＭＩＳトランジスタ１９に流れるのを防ぐことができる。その上、主電源供給部４１と出力用ＭＩＳトランジスタ１９との間に抵抗体を設ける必要がないので、従来の出力回路装置に比べて消費電力を小さくすることができる。また、出力回路装置の同一チップ内への集積化も可能になるので、本実施形態の出力回路装置を組み込んだ機器のサイズの縮小を図ることもできる。また、出力用ＭＩＳトランジスタ１９及び参照用ＭＩＳトランジスタ２０は共に素子構造を同じＮチャネル型ＭＩＳトランジスタとすることで、共通の不純物拡散工程により製造することができ、互いの電気的特性を揃えることができる。これにより、両トランジスタのオン抵抗の相対精度が高められ、出力電流の検出精度を高めることが可能になる。
ところで、Ｎチャネル型ＭＩＳトランジスタは一般にＰチャネル型ＭＩＳトランジスタよりもオン抵抗を小さくすることが可能であり、且つ電流駆動能力を大きくすることができる。このため、本実施形態の出力回路装置において、出力用ＭＩＳトランジスタ１９及び参照用ＭＩＳトランジスタ２０としてＮチャネル型ＭＩＳトランジスタを用いることにより、Ｐチャネル型ＭＩＳトランジスタを用いる場合に比べて、出力電流を大きくすることができる。また、ＩＣの電源電圧が低電圧化される場合にも、本実施形態の出力回路装置を用いることが好ましい。
なお、本実施形態において、制御電圧ＶＧがハイレベルの時に参照用ＭＩＳトランジスタ２０及び出力用ＭＩＳトランジスタ１９を十分なオン状態にするには、第２の電源供給部２１の出力電圧（ブートストラップ回路の場合はハイレベル電圧）が主電源供給部４１の電圧よりも両ＭＩＳトランジスタの閾値電圧以上大きくなるように設定すればよい。
なお、第２の電源供給部２１としては、主電源供給部４１とは別の直流電源回路を用いても良いし、主電源供給部４１からの出力電圧を昇圧するためのチャージポンプ回路を用いてもよい。また、出力端子５に結合されたキャパシタ（図示せず）に直流電圧を保持させて出力電圧の変化に応じて電源供給するようなブーストラップ回路を用いてもよい。
図４は、第２の電源供給部としてチャージポンプ回路５０を用いた場合の本実施形態の出力回路装置を示す回路図である。
同図に示すように、一点鎖線で囲んで示されたチャージポンプ回路５０は、キャパシタ５１，５２及びスイッチ素子５３，５４，５５，５６を有しており、クロックパルス発生器５７から出力される正パルスφ及びその反転パルスＮφによって制御される。
まず、正パルスφによってスイッチ素子５３，５４がオンする一方、反転パルスＮφによってスイッチ素子５５，５６がオフするときには、キャパシタ５２が第１の電源供給部１の端子間に接続され、キャパシタ５２に電荷が蓄積される。
次いで、正パルスφの反転によってスイッチ素子５３，５４がオフする一方、反転パルスＮφの反転によってスイッチ素子５５，５６がオンするときには、キャパシタ５２の低電位側の端子が第１の電源供給部に接続される一方、高電位側の端子がキャパシタ５１に接続される。この時、キャパシタ５２に蓄積された電荷はキャパシタ５１に向けて流れ込み、キャパシタ５１の端子間電圧を昇圧する。
以上のような回路動作を連続的に繰り返して、第１の電源供給部１の電圧よりも高い電圧をキャパシタ５１の端子間に発生させる。なお、図４に示すのは第２の電源供給部２１を構成するための具体例の１つであり、これ以外の回路でも同様な出力回路装置は実現可能である。
また、図５は、第２の電源供給部としてブートストラップ回路６０（破線で示す部分）を用いた場合の本実施形態の出力回路装置を示す回路図である。ここで、ブートストラップ回路とは、出力端子の出力電圧の変動に応じて変動する電源電圧を発生する回路のことである。
図５に示すように、この実施形態の出力回路装置におけるブートストラップ回路６０は、第１の電源供給部１に接続されたダイオード６２と、ダイオード６２のカソードと出力端子５との間に接続されたキャパシタ６１とを有している。この回路は、以下のように動作する。
まず、スイッチング制御により出力用ＭＩＳトランジスタ１９がオフして、出力端子５の電位が接地電位になるとき、ダイオード６２を介してキャパシタ６１に電流が流れ込み、第１の電源供給部１の電圧とほぼ等しい電圧がキャパシタ６１の端子間に充電される。
次に、出力用ＭＩＳトランジスタ１９がオンして、出力端子５の電位がハイレベルになるとき、ダイオード６２は非導通となり、第１の電源供給部１の電圧よりも高く昇圧された電源電圧が参照用ＭＩＳトランジスタ２０のゲート電極及び駆動回路１２に供給される。
なお、この例では、出力端子５の電圧レベルに応じて第２の電源供給部２１の電源電圧が変動するので、出力ＭＩＳトランジスタ１９及び参照用ＭＩＳトランジスタ２０は、十分オンにする必要がある。この実施形態によれば、出力端子５の電位がハイレベルになるときに、参照用ＭＩＳトランジスタ２０のゲート電極及び駆動回路１２に昇圧した電源電圧を供給することができる。また、出力端子５の電位がローレベル（接地電位）となるときには、第２の電源供給部２１の電源電圧が第１の電源供給部１の電圧よりも０．７Ｖ（順方向ダイオード電圧）低い電位になるが、出力用ＭＩＳトランジスタ１９がオフする期間であるため、過大電流状態または短絡状態の検出動作や、本来の電源回路としての回路動作はなんら支障なく機能する。
（第３の実施形態）
本発明の第３の実施形態に係る出力回路装置は、参照電圧を発生させるためのバイアス電流（参照用ＭＩＳトランジスタに流れる電流）を小さくし、消費電力の低減を図るための構成を有している。
図６は、本実施形態に係る出力回路装置の構成を示す図である。同図に示すように、本実施形態の出力回路装置は、第１の実施形態とほぼ同様の構成を有しているが、Ｐチャネル型ＭＩＳトランジスタである参照用ＭＩＳトランジスタ１８と参照ノード３６との間に共にＰチャネル型トランジスタである第２の参照用ＭＩＳトランジスタ２２及び第３の参照用ＭＩＳトランジスタ２３がさらに介設されている点が異なっている。
すなわち、図６に示すように、本実施形態の出力回路装置は、本装置に電圧を供給するための電源供給部１と、外部の負荷回路２に電力を供給するための出力端子５と、電源供給部１と出力端子５との間に介設されたＰチャネル型ＭＩＳトランジスタである出力用ＭＩＳトランジスタ６と、一端が接地に接続されて他端が電源供給部１に接続された電流供給部９と、電流供給部９と電源供給部１との間に順に介設された参照ノード３６，第３の参照用ＭＩＳトランジスタ２３，第２の参照用ＭＩＳトランジスタ２２，及び参照用ＭＩＳトランジスタ１８と、入力部が参照ノード３６及び出力端子５に接続されたコンパレータ１０と、入力部の一端がコンパレータ１０の出力部に接続された論理回路１７と、論理回路１７の出力部，電源供給部１及び出力用ＭＩＳトランジスタ６のゲート電極にそれぞれ接続され、出力用ＭＩＳトランジスタ６のオン・オフを制御するための制御回路１４と、制御回路１４と出力用ＭＩＳトランジスタ６のゲート電極との間に介設された第２のノード３７とを備えている。ここで、参照用ＭＩＳトランジスタ１８，第２の参照用ＭＩＳトランジスタ２２及び第３の参照用ＭＩＳトランジスタ２３のゲート幅並びに素子構成は、第１の実施形態の参照用ＭＩＳトランジスタと互いに等しいものとする。また、これらのＭＩＳトランジスタは、そのゲート電極がそれぞれ接地に接続されることにより、常時オン状態となっている。
本実施形態の出力回路装置において、参照用ＭＩＳトランジスタ１８，第２の参照用ＭＩＳトランジスタ２２及び第３の参照用ＭＩＳトランジスタ２３のオン抵抗をそれぞれＲＯＮ１８，ＲＯＮ２２，ＲＯＮ２３、電流供給部９のバイアス電流Ｉ１ とすると、参照ノードの電圧Ｖｒｅｆは、
Ｖｒｅｆ＝Ｖｃｃ−Ｉ１ ×（ＲＯＮ１８＋ＲＯＮ２２＋ＲＯＮ２３） （５）
で表せる。式（５）と、上述の式（１）、（３）より、次式が成立する。
ＩＯ ＜ ｛（ＲＯＮ１８＋ＲＯＮ２２＋ＲＯＮ２３)／ＲＯＮ１｝×Ｉ１ （６）
式（６）で、参照用ＭＩＳトランジスタ１８，第２の参照用ＭＩＳトランジスタ２２及び第３の参照用ＭＩＳトランジスタ２３のオン抵抗は等しいので、
ＩＯ ＜ （３ＲＯＮ１８／ＲＯＮ１）×Ｉ１ （７）
よって、本実施形態の出力回路装置において、式（７）より、第１の実施形態と同じ大きさの出力電流ＩＯ を検知するために、１／３のバイアス電流で出力電流を検知することができ、回路動作に必要な消費電流を少なくできることが分かる。また、式（５）から分かるように、バイアス電流を固定して参照電圧Ｖｒｅｆを調節することもできる。
なお、ここでは参照用ＭＩＳトランジスタを３個用いた例を示したが、必要に応じて使用するＭＩＳトランジスタの個数は自由に変えることができる。つまり、本実施形態の出力回路装置によれば、使用するＭＩＳトランジスタの個数の比で出力電流を検出するレベルを設定することも、バイアス電流を削減することも可能である。また、オン抵抗の相対比を確保しながら、出力電流を精度良く検出して出力用ＭＩＳトランジスタに流れる出力電流値を制限することもできる。これにより、出力用ＭＩＳトランジスタを保護することができる。
なお、本実施形態の出力回路装置において、参照用ＭＩＳトランジスタの個数をさらに増やすことにより、参照電圧Ｖｒｅｆを変化させない場合にはバイアス電流を低減してさらなる省電力化を図ることができ、バイアス電流を変化させない場合には、参照電圧Ｖｒｅｆの値を下げ、検出する出力電流の目標値を大きくすることができる。
また、本実施形態において、出力電流、バイアス電流、参照電圧を変化させない場合、トランジスタのオン抵抗の相対比の精度を上げることができる。例えば、第１の実施形態において、出力用ＭＩＳトランジスタと参照用ＭＩＳトランジスタのオン抵抗の比を１：３００にしたい場合、出力用ＭＩＳトランジスタのゲート幅は参照用ＭＩＳトランジスタのゲート幅の３００倍に設定する。しかしながら、ゲート幅が大きく異なる場合、同じサイズのトランジスタの場合に比べて電気的特性を揃えることが難しい。そこで、本実施形態のように、参照用ＭＩＳトランジスタを３個にすることで、出力用ＭＩＳトランジスタとそれぞれの参照用ＭＩＳトランジスタとのゲート幅の比を１：１００とすることができ、よりトランジスタの電気的特性を揃えることができるようになる。これにより、より精度良く出力電流値の制限を行なうことが可能となる。
なお、本実施形態の出力回路装置においては、互いに等しいゲート幅を有する参照用ＭＩＳトランジスタを複数個設けたが、必要に応じてゲート幅の異なるＭＩＳトランジスタを複数個設けてもよい。
（第４の実施形態）
本発明の第４の実施形態に係る出力回路装置は、第３の実施形態の出力回路装置における出力用ＭＩＳトランジスタ及び参照用ＭＩＳトランジスタをＮチャネル型ＭＩＳトランジスタで構成したものであり、第２の実施形態の出力回路装置の参照用ＭＩＳトランジスタを３個に増やしたものである。
図７は、本実施形態に係る出力回路装置の構成を示す図である。同図において、図１，３と同じ構成要素は同じ符号を付与している。
図７に示すように、本実施形態の出力回路装置は、本装置に電圧を供給するための主電源供給部４１と、主電源供給部４１よりも高い電圧を供給するための第２の電源供給部２１と、外部の負荷回路２に電力を供給するための出力端子５と、主電源供給部４１と出力端子５との間に介設されたＮチャネル型ＭＩＳトランジスタである出力用ＭＩＳトランジスタ１９と、一端が接地に接続されて他端が主電源供給部４１に接続された電流供給部９と、電流供給部９と主電源供給部４１との間に順に介設された参照ノード３６，Ｎチャネル型ＭＩＳトランジスタである第３の参照用ＭＩＳトランジスタ２５，第２の参照用ＭＩＳトランジスタ２４及び参照用ＭＩＳトランジスタ２０と、入力部が参照ノード３６及び出力端子５に接続されたコンパレータ１０と、入力部にコンパレータ１０の出力部が接続された論理回路１７と、論理回路１７の出力部，第２の電源供給部４１，接地及び出力用ＭＩＳトランジスタ１９のゲート電極にそれぞれ接続され、出力用ＭＩＳトランジスタ１９のオン・オフを制御するための制御回路１４と、制御回路１４と出力用ＭＩＳトランジスタ１９のゲート電極との間に介設された第２のノード３７とを備えている。ここで、第３の参照用ＭＩＳトランジスタ２５，第２の参照用ＭＩＳトランジスタ２４及び参照用ＭＩＳトランジスタ２０は、それぞれのゲート電極が第２の電源供給部２１に接続されることにより常時オン状態になっている。また、これら参照用ＭＩＳトランジスタ２０，２４，２５のゲート幅並びに素子構成は、第２の実施形態の参照用ＭＩＳトランジスタ２０と互いに等しいものとする。
このように、出力用ＭＩＳトランジスタ１９及び参照用ＭＩＳトランジスタ２０，２４，２５としてＮチャネル型ＭＩＳトランジスタを用いた場合でも、出力電流ＩＯ ，参照電圧Ｖｒｅｆ及び各参照用ＭＩＳトランジスタのオン抵抗を第２の実施形態と同じとすると、バイアス電流Ｉ１ を低減することができ、消費電力を小さくすることができる。
また、出力電流ＩＯ ，バイアス電流Ｉ１ 及び各参照用ＭＩＳトランスタのオン抵抗を第２の実施形態と同じとした場合には、参照電圧を下げ、検出する出力電流の目標値を大きくすることができる。
さらに、本実施形態において、出力電流ＩＯ，バイアス電流Ｉ１，参照電圧Ｖｒｅｆを変化させない場合、ＭＩＳトランジスタのオン抵抗の相対比の精度を上げることができ、より精度良く出力電流値を検出することが可能となる。
また、本実施形態の出力回路装置では、出力用ＭＩＳトランジスタ１９及び参照用ＭＩＳトランジスタ２０，２４，２５としてＮチャネル型トランジスタを用いているので、第３の実施形態に比べて、負荷回路を低電圧で駆動する出力回路装置に好ましく用いることができる。また、電流検出する出力電流のレベルをより大きくすることができる。
なお、本実施形態の出力回路装置においても、参照用ＭＩＳトランジスタの数は３個に限らなくてもよい。また、必要に応じてゲート幅の異なるトランジスタを参照用ＭＩＳトランジスタとして用いてもよい。
（第５の実施形態）
本発明の第５の実施形態に係る出力回路装置として、制御回路にラッチ回路としてのセット・リセット機能を有するフリップフロップ（以下、ＳＲ型ＦＦと称する）を用いた例について説明する。
図８は、本実施形態に係る出力回路装置の構成を示す図である。
同図に示すように、本実施形態の出力回路装置は、本装置に電圧を供給するための電源供給部１と、外部の負荷回路２に電力を供給するための出力端子５と、電源供給部１と出力端子５との間に介設されたＰチャネル型ＭＩＳトランジスタである出力用ＭＩＳトランジスタ６と、一端が接地に接続されて他端が電源供給部１に接続された電流供給部９と、電流供給部９と電源供給部１との間に順に介設された参照ノード３６及びＰチャネル型ＭＩＳトランジスタである参照用ＭＩＳトランジスタ１８と、入力部が参照ノード３６及び出力端子５に接続されたコンパレータ１０と、入力部の一端がコンパレータ１０の出力信号の立ち上がりを検出するエッジ検出回路２９と、一定周期のトリガパルスを発生するパルス発生器３０と、リセット入力部にエッジ検出回路２９からの信号が入力され、セット入力部にパルス発生器３０からのトリガパルスが入力されるＳＲ型ＦＦ３１とを備えている。また、出力用ＭＩＳトランジスタ６は、ＳＲ型ＦＦ３１の反転出力部ＮＱから出力される制御信号ＶＧによりオン・オフが制御されている。そして、参照用ＭＩＳトランジスタ１８のゲート電極は接地に接続されて常にオン状態にあり、参照ノード３６にかかる参照電圧Ｖｒｅｆは一定となっている。
また、本実施形態において、エッジ検出回路２９は、入力部がコンパレータ１０に接続されたインバータ２６と、インバータ２６の出力信号を一定時間遅延させてから出力する遅延回路２７と、入力部がコンパレータ１０の出力部及び遅延回路２７の出力に接続されたＡＮＤ回路２８とを有している。そして、ＡＮＤ回路２８の出力がＳＲ型ＦＦ３１のリセット入力部に入力される。
一方、出力端子５は、抵抗やキャパシタ等を有する負荷回路２に接続され、出力端子５と負荷回路２との間には負荷回路側ノード３８と電磁エネルギーを発生させるためのコイル３とが順に配置されている。そして、負荷回路側ノード３８は、入力側が接地に接続されたダイオード４の出力側に接続されている。ここで、負荷回路２とは、モータ回路など、種々の回路の総称であり、電気信号によって駆動する回路のことである。なお、負荷回路２，コイル３及びダイオード４は通常出力回路装置の外部に設けられる。
本実施形態の出力回路装置における動作の概略は以下のとおりである。
まず、パルス発生器３０は一定周期の細いトリガパルスを発生して、ＳＲ型ＦＦ３１をセットする。ＳＲ型ＦＦ３１にトリガパルスが入力されると、反転出力部ＮＱは低い電圧（ローレベル）になり、出力用ＭＩＳトランジスタ６をオン状態にさせる。
次いで、出力用ＭＩＳトランジスタ６がオン状態になると、出力端子５に接続したコイル３と負荷２とにより出力電流が徐々に増加する。出力電流が増加すると、出力端子電圧Ｖｏｕｔは、出力用ＭＩＳトランジスタ６のソース・ドレイン間の電圧降下が大きくなるために参照用ＭＩＳトランジスタ１８のドレイン電圧Ｖｒｅｆより低くなる。
次に、Ｖｏｕｔ＜Ｖｒｅｆになるとコンパレータ１０の出力はローレベルからハイレベルに切り替わる。この際に、エッジ検出回路２９は、コンパレータ１０からの出力信号の立ち上がりを検出し、立ち上りのタイミングとほぼ同時に細いパルスをＳＲ型ＦＦ３１のリセット入力部に入力する。このパルスによりＳＲ型ＦＦ３１の出力（制御電圧）ＶＧはハイレベルになり、出力用ＭＩＳトランジスタ６はオフする。
次に、本出力回路装置における電流検出方法について、以下、図８および図１０を参照しながら詳しく説明する。
図１０（ａ）〜（ｅ）は、本実施形態の出力回路装置における各部の電圧または電流波形のタイミングチャートを示す図であり、横軸を時間ｔとして示している。
まず、図１０（ａ）はパルス発生器３０から出力される信号を示している。パルス発生器３０からの信号がハイレベルの期間に、ＳＲ型ＦＦ３１の出力はセットされ、反転出力部ＮＱはローレベルとなる。
図１０（ｂ）は、出力端子電圧Ｖｏｕｔと参照電圧Ｖｒｅｆの波形を示す図である。同図中、参照電圧Ｖｒｅｆを一点鎖線で示し、出力端子電圧Ｖｏｕｔを実線で示している。ここで、参照電圧Ｖｒｅｆは、参照用ＭＩＳトランジスタ１８のオン抵抗と電流供給部９からの定電流とで生じる電圧降下の分だけ電源電圧Ｖｃｃから低くなった電圧である。一方、出力端子電圧Ｖｏｕｔは、出力用ＭＩＳトランジスタ６がオン状態になると電源電圧Ｖｃｃに近い値（ハイレベル）を示し、出力用ＭＩＳトランジスタ６がオフすると接地電位に近い値（ローレベル）を示す。また、出力用ＭＩＳトランジスタ６がオン状態のときの出力端子電圧Ｖｏｕｔは、出力電流の大きさに対して依存性があり、出力電流が大きくなると出力電流の大きさにほぼ比例して低下する傾向を示す。つまり、出力用ＭＩＳトランジスタ６がオンした時のドレイン・ソース間は抵抗とほぼ同じ特性を示す。
また、図１０（ｃ）は、コイル３を流れる電流波形を示す図である。
同図に示すように、本実施形態においてはコイル３が出力用ＭＩＳトランジスタ６の負荷となっているため、スイッチング動作を開始したＴ０時点では、出力用ＭＩＳトランジスタ６が完全にオン状態にあっても、コイル３の逆起電力の影響でコイル３のインピーダンスが瞬間的に大きくなり、出力用ＭＩＳトランジスタ６のドレイン電流はあまり流れない。そのため、出力用ＭＩＳトランジスタ６がオンになった直後には、出力端子電圧Ｖｏｕｔはほぼ電源電圧Ｖｃｃに等しくなる。そして、時間が経つにつれてコイル３に電磁エネルギーが蓄積されていくと、コイル３のインピーダンスが小さくなっていき、出力電流ＩＯ が増大するので出力端子電圧Ｖｏｕｔは徐々に低下する。このとき、コイル３を流れる電流は直線的に増加していく。
次に、図１０（ｄ）はコンパレータ１０の出力波形を示す図であり、図１０（ｅ）はエッジ検出回路２９の出力波形を示す図である。エッジ検出回路２９に入力された信号は二手に分けられ、一方は直接ＡＮＤ回路２８に入力され、他方はインバータ２６で反転された後、遅延回路２７により一定時間遅延されてからＡＮＤ回路に入力される。これにより、図１０（ｄ），（ｅ）に示すように、エッジ検出回路２９は、コンパレータ１０からの出力の立ち上がりに合わせてパルス信号を出力し、遅延回路で遅らせた時間がその信号のパルス幅となっている。
次に、具体的な出力電流の検出動作を以下に示す。
まず、図１０（ａ）、（ｂ）に示すように、Ｔ０の時点で、パルス発生器３０の出力がハイレベルになると、ＳＲ型ＦＦ３１がセットされて、ＳＲ型ＦＦ３１の出力はローレベルになる。すると、出力用ＭＩＳトランジスタ６がオン状態となり、出力端子電圧Ｖｏｕｔは電源電圧Ｖｃｃに近いハイレベルになる。このとき、Ｖｏｕｔ＞Ｖｒｅｆであるのでコンパレータ１０の出力はローレベルになる。エッジ検出回路２９は立下りエッジには反応しないので、エッジ検出回路２９の出力はローレベルのままである。
次に、図１０（ｃ）に示すように、Ｔ１の時点でパルス発生器３０の出力がハイレベルからローレベルに変ってもＳＲ型ＦＦの出力は変化しないので、出力用ＭＩＳトランジスタ６はオン状態のままであり、出力電流が増加しつづけるため出力端子電圧Ｖｏｕｔは下がりつづける。
続いて、図１０（ｄ）に示すように、Ｔ２の時点で出力端子電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより低くなると、コンパレータ１０の出力はローレベルからハイレベルに切換わる。そして、図１０（ｅ）に示すように、コンパレータ１０の出力がローレベルからハイレベルになると、エッジ検出回路２９は遅延回路２７で遅らせた時間分だけの幅で出力がハイレベルになる。
次いで、エッジ検出回路２９のハイレベルの出力がＳＲ型ＦＦ３１のリセット入力部に入力されると、セット状態にあったＳＲ型ＦＦ３１はリセットされて、反転出力部ＮＱはハイレベルになり、出力用ＭＩＳトランジスタ６はオフ状態になる。これにより、出力端子電圧Ｖｏｕｔはローレベルになる。そして、出力用ＭＩＳトランジスタ６がオフ状態となるＴ３からＴ４までの期間中、ダイオード４が導通して回生動作を行い、それまでコイル３に蓄積したエネルギーを放出する。
次に、Ｔ４時点でパルス発生器３０から再びハイレベルの信号が出力されて、ＳＲ型ＦＦ３１をセットすると、出力用ＭＩＳトランジスタ６がオン状態となり、Ｔ０からＴ３と同じ動作が再び繰り返される。
以上のような動作により、本実施形態の出力回路装置においては、出力用ＭＩＳトランジスタ６に制限電流以上の電流が流れないように制御されている。
本実施形態の出力回路装置における各部の動作は、上述したように出力用ＭＩＳトランジスタ６の制御をＳＲ型ＦＦ３１で行う点を除けば、出力用ＭＩＳトランジスタ６のオン抵抗を利用して電流検出を行って電流制限する点で第１〜第４の実施例と同じである。
本実施形態の出力回路装置が第１〜第４の実施形態の出力回路装置よりも優れている点は、外部のコイルなどから飛来してくるノイズの影響を受けにくい点である。タイマー回路に飛来ノイズが入った場合、即座に誤動作してハイレベルの信号を出力する可能性がある。これに対し、ＳＲ型ＦＦ３１の入力部に飛来ノイズが入っても誤動作してハイレベルを出力する確率はタイマー回路よりも低い。このため、本実施形態の出力回路装置は、タイマー回路を有する出力回路に比べて信頼性が高くなっている。
また、本実施形態の出力回路装置は、第１〜４の実施形態に係る出力回路装置と同様に同一チップ内に集積化することができる。これにより、出力回路装置を有する機器のサイズの縮小化も図ることができる。
なお、本実施形態の出力回路装置の出力用ＭＩＳトランジスタ６及び参照用ＭＩＳトランジスタ１８にはＰチャネル型トランジスタが用いられたが、これに代えてＮチャネル型トランジスタを用いてもよい。
図９は、Ｎチャネル型ＭＩＳトランジスタを用いる場合の本実施形態の出力回路装置の構成を示す図である。同図に示すように、出力用ＭＩＳトランジスタ６及び参照用ＭＩＳトランジスタ１８をＮチャネル型ＭＩＳトランジスタで構成した場合には、第２の実施形態のように、主電源供給部に加えて主電源供給部よりも高い電圧を供給可能な第２の電源供給部２１を設けると共に、ＳＲ型ＦＦの出力部（Ｑ）からの出力を出力用ＭＩＳトランジスタ６のゲート電極に印加すればよい。
また、本実施形態の出力回路装置において、参照用ＭＩＳトランジスタ１８は１つであるが、第３の実施形態のように、複数の参照用ＭＩＳトランジスタを互いに直列に設けてもよい。これにより、消費電力の低減を図ることができる。加えて、出力用ＭＩＳトランジスタと参照用ＭＩＳトランジスタの電気的特性を揃えることができるので、両トランジスタの相対比を取ることで出力電流の制限を精度良く実現することが可能になる。
また、本実施形態の出力回路装置では、出力用ＭＩＳトランジスタ６のオン・オフを制御するためのラッチ回路としてＳＲ型フリップフロップを用いたが、これに限らず、Ｄ型フリップフロップによりラッチ回路を構成してもよいし、Ｊ−Ｋ型フリップフロップによりラッチ回路を構成してもよい。
本発明の第１の実施形態に係る出力回路装置の構成を示す回路図である。 （ａ）〜（ｆ）は、本実施形態の出力回路装置における各部の電圧または電流波形のタイミングチャートを示す図である。 本発明の第２の実施形態に係る出力回路装置の構成を示す回路図である。 第２の電源供給部にチャージポンプ回路を用いた場合の第２の実施形態に係る出力回路装置の構成を示す回路図である。 第２の電源供給部にブートストラップ回路を用いた場合の第２の実施形態に係る出力回路装置の構成を示す回路図である。 本発明の第３の実施形態に係る出力回路装置の構成を示す回路図である。 本発明の第４の実施形態に係る出力回路装置の構成を示す回路図である。 本発明の第５の実施形態に係る出力回路装置の構成を示す回路図である。 第５の実施形態に係る出力回路装置において、Ｎチャネル型ＭＩＳトランジスタを用いた場合の構成を示す回路図である。 （ａ）〜（ｅ）は、第５の実施形態に係る出力回路装置における各部の電圧または電流波形のタイミングチャートを示す図である。 従来の出力回路装置の構成を示す回路図である。 （ａ）〜（ｅ）は、従来の出力回路装置における各部の電圧または電流波形のタイミングチャートを示す図である。
符号の説明
１ 電源供給部
２ 負荷回路
３ コイル
４，６２ ダイオード
５ 出力端子
６，１９ 出力用ＭＩＳトランジスタ
９ 電流供給部
１０ コンパレータ
１１ タイマー回路
１２ 駆動回路
１３ スイッチ回路
１４ 制御回路
１５，２６ インバータ
１６，２８ ＡＮＤ回路
１７ 論理回路
１８，２０ 参照用ＭＩＳトランジスタ
２１ 第２の電源供給部
２２，２４ 第２の参照用ＭＩＳトランジスタ
２３，２５ 第３の参照用ＭＩＳトランジスタ
２７ 遅延回路
２９ エッジ検出回路
３０ パルス発生器
３１ ＳＲ型ＦＦ
３６ 参照ノード
３７ 第２のノード
３８ 負荷回路側ノード
４１ 第２の電源供給部
５０ チャージポンプ回路
５１，５２，６１ キャパシタ
５３，５４，５５，５６ スイッチ素子
５７ クロックパルス発生器
６０ ブートストラップ回路
ＶＧ 制御電圧
Ｖｒｅｆ 参照電圧
Ｖｏｕｔ 出力端子電圧
ＶＤＣ 直流出力電圧

Claims (15)

  1. 外部の負荷回路に電力を供給するための出力ノードと、
    第１の電源供給部と、
    上記第１の電源供給部と上記出力ノードとの間に介設され、上記出力ノードへの上記電力の供給をオンまたはオフするための出力用ＭＩＳトランジスタと、
    電流供給部と、
    上記電流供給部に接続された参照ノードと、
    上記第１の電源供給部と上記参照ノードとの間に直列接続され、抵抗体として機能するように一定電圧が印加されるゲート電極を有する複数の参照用ＭＩＳトランジスタと、
    入力部が上記参照ノードと上記出力ノードに接続されたコンパレータと、
    入力部が上記出力用ＭＩＳトランジスタのゲート電極と上記コンパレータの出力部とに接続され、上記出力用ＭＩＳトランジスタのオン期間、上記コンパレータの出力信号を出力側に伝達する論理回路と、
    上記論理回路の出力部に接続され、少なくとも上記出力ノードの電位が上記参照ノードの電位を下回った際に上記出力用ＭＩＳトランジスタを所定期間オフにするように上記出力用ＭＩＳトランジスタのオン・オフを制御するための制御回路とを備え、
    上記出力用ＭＩＳトランジスタと上記参照用ＭＩＳトランジスタとは共に同一チップ内に集積化されて設けられていることを特徴とする出力回路装置。
  2. 請求項１に記載の出力回路装置において、
    上記第１の電源供給部と上記出力用ＭＩＳトランジスタとの間には、上記出力ノードから出力される出力電流をモニターするための抵抗体が設けられていないことを特徴とする出力回路装置。
  3. 請求項１または２に記載の出力回路装置において、
    上記出力用ＭＩＳトランジスタ及び参照用ＭＩＳトランジスタはゲート電極を有するＰチャネル型ＭＩＳトランジスタであることを特徴とする出力回路装置。
  4. 請求項１〜３のうちいずれか１つに記載の出力回路装置において、
    上記制御回路は、
    上記第１の電源供給部からの電源供給により作動する駆動回路と、
    上記コンパレータの出力信号に応じて、上記駆動回路の出力信号が上記出力用ＭＩＳトランジスタのゲート電極に入力されるか、遮断されるかを切り換えるためのスイッチ回路と
    を有していることを特徴とする出力回路装置。
  5. 請求項４に記載の出力回路装置において、
    上記スイッチ回路は、上記出力ノードの電位が上記参照ノードの電位より高い時には、上記駆動回路の出力信号が上記出力用ＭＩＳトランジスタのゲート電極に印加され、上記出力ノードの電位が上記参照ノードの電位を下回った時には、所定期間上記第１の電源供給部の電圧が上記出力用ＭＩＳトランジスタのゲート電極に印加されるように切り換えることを特徴とする出力回路装置。
  6. 請求項１または２に記載の出力回路装置において、
    上記出力用ＭＩＳトランジスタ及び参照用ＭＩＳトランジスタはゲート電極を有するＮチャネル型ＭＩＳトランジスタであり、
    上記第１の電源供給部よりも高い電圧を、少なくとも上記参照用ＭＩＳトランジスタのゲート電極に与えるための第２の電源供給部をさらに備えることを特徴とする出力回路装置。
  7. 請求項６に記載の出力回路装置において、
    上記第２の電源供給部は昇圧回路を有していることを特徴とする出力回路装置。
  8. 請求項７に記載の出力回路装置において、
    上記昇圧回路はブートストラップ回路またはチャージポンプ回路であることを特徴とする出力回路装置。
  9. 請求項８〜１０のうちいずれか１つに記載の出力回路装置おいて、
    上記制御回路は、
    上記第２の電源供給部からの電源供給により作動する駆動回路と、
    上記コンパレータの出力信号に応じて、上記駆動回路の出力信号が上記出力用ＭＩＳトランジスタのゲート電極に入力されるか、遮断されるかを切り換えるためのスイッチ回路と
    を有していることを特徴とする出力回路装置。
  10. 請求項９に記載の出力回路装置において、
    上記出力ノードの電位が上記参照ノードの電位を下回った際には、上記出力用ＭＩＳトランジスタのゲート電極に所定期間接地電位が印加されることを特徴とする出力回路装置。
  11. 外部の負荷回路に電力を供給するための出力ノードと、
    第１の電源供給部と、
    上記第１の電源供給部と上記出力ノードとの間に介設され、上記出力ノードへの上記電力の供給をオンまたはオフするための出力用ＭＩＳトランジスタと、
    電流供給部と、
    上記電流供給部に接続された参照ノードと、
    上記第１の電源供給部と上記参照ノードとの間に直列接続され、抵抗体として機能するように一定電圧が印加されるゲート電極を有する複数の参照用ＭＩＳトランジスタと、
    入力部が上記参照ノードと上記出力ノードに接続されたコンパレータと、
    上記コンパレータの出力信号の立ち上がりを検出して細いパルスを発生するエッジ検出回路と、
    一定周期のトリガパルスを発生するパルス発生器と、
    上記トリガパルスによりセット状態になり上記エッジ検出回路のパルスによりリセット状態になり、自身の出力信号で上記出力用ＭＩＳトランジスタをスイッチング制御するラッチ回路とを備え、
    上記出力用ＭＩＳトランジスタと上記参照用ＭＩＳトランジスタとは共に同一チップ内に集積化されて設けられていることを特徴とする出力回路装置。
  12. 請求項１１に記載の出力回路装置において、
    上記ラッチ回路はＳＲ型フリップフロップであることを特徴とする出力回路装置。
  13. 請求項１２に記載の出力回路装置において、
    上記出力用ＭＩＳトランジスタ及び参照用ＭＩＳトランジスタはゲート電極を有するＮチャネル型ＭＩＳトランジスタであり、
    上記第１の電源供給部よりも高い電圧を、少なくとも上記参照用ＭＩＳトランジスタのゲート電極に与えるための第２の電源供給部をさらに備えることを特徴とする出力回路装置。
  14. 請求項１３に記載の出力回路装置において、
    上記第２の電源供給部は昇圧回路を有していることを特徴とする出力回路装置。
  15. 請求項１４に記載の出力回路装置において、
    上記昇圧回路はブートストラップ回路またはチャージポンプ回路であることを特徴とする出力回路装置。
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