JP2008061390A - 半導体装置、降圧チョッパレギュレータ、電子機器 - Google Patents

Abstract

【課題】本発明は、高価なプロセスを要することなく、高速発振に対応することができ、かつ、入力電圧範囲の広い安定した降圧チョッピング動作を実現することが可能な降圧チョッパレギュレータ用ＩＣ、並びに、これを用いた降圧チョッパレギュレータ及び電子機器を提供することを目的とする。
【解決手段】本発明に係る降圧チョッパレギュレータ用ＩＣのブートストラップ回路は、ゲートとソースが定電圧回路ＲＥＧの出力端に接続され、ドレインがブート電圧Ｖｂｏｏｔの引出端Ｔ３に接続されたＬＤＭＯＳトランジスタＮ２と、ＬＤＭＯＳトランジスタＮ２のオン／オフ制御を行うブートストラップ制御回路（図１の例では、スイッチＳ１、スイッチＳ２、ブート部制御回路ＣＴＲＬ２ａ、バックゲート制御回路ＣＴＲＬ２ｂ）と、を有して成る構成とされている。
【選択図】図１

Description

本発明は、入力電圧を降圧して負荷へ供給する電源回路に関するものであり、特に、出力パワートランジスタのゲートに与えるドライブ電圧をブートストラップ方式により得る降圧チョッパレギュレータに関するものである。

電力変換効率の向上は、省エネルギ化、バッテリーの長寿命化、発熱の低減などの効果があり、スイッチング電源の最重要課題である。また、近年の省エネルギ化の促進によって、スイッチング電源が電力を供給する機器の低電圧化が進み、２．５Ｖ系、１．５Ｖ系など、低い電圧のものが一般的となっている反面、機器に必要な電流は上昇する傾向にある。スイッチング電源において、機器の電流上昇と比例して増加する、スイッチング素子のオン抵抗による電力損失が電力変換効率を低減させる主な要因となっており、いかにスイッチング素子のオン抵抗を低減させるかが重要な課題となっている。

なお、スイッチング素子のオン抵抗は、スイッチング素子のサイズを大きくすることで低減されるが、スイッチング素子のサイズ増大はコストアップにつながるため、必要最低限にしなければいけない。また、スイッチング素子としてＮチャネル型ＭＯＳトランジスタ（またはＮＰＮ型バイポーラトランジスタ）とＰチャネル型ＭＯＳトランジスタ（またはＰＮＰ型バイポーラトランジスタ）とを比較すると、Ｎチャネル型ＭＯＳトランジスタ（またはＮＰＮ型バイポーラトランジスタ）の方がその集積化に際してチップサイズを低減することができるので好ましい。しかしながら、Ｎチャネル型ＭＯＳトランジスタをドライブするためには、ブートストラップ方式のゲート電圧生成回路（以下、ブートストラップ回路と呼ぶ）が必要となるため、ブートストラップ回路を安価に構成することが求められている。

図１２は、ブートストラップ回路を用いた降圧チョッパレギュレータの一従来例を示す回路図である。

本図に示したブートストラップ回路は、降圧チョッパレギュレータの出力パワートランジスタ１００（スイッチング素子）に対して、ブートダイオード１０６及びブートコンデンサ１０７を並列に接続して成り、出力パワートランジスタ１００がオフしたときに、ブートダイオード１０６を介して入力電圧Ｖｉｎをブートコンデンサ１０７に充電する構成とされている。従って、ドライブ回路１０２に印加されるブート電圧Ｖｂｏｏｔは、出力電圧Ｖｏｕｔ（出力パワートランジスタ１００のソース電圧）に対して、ブートコンデンサ１０７の充電電圧分（Ｖｉｎ−Ｖｆ）（Ｖｆはブートダイオード１０６の順方向降下電圧であり、約０．４［Ｖ］）だけ高電位となる。

なお、出力パワートランジスタ１００を１チップ内に取り込んだＩＣの場合、出力パワートランジスタ１００は、ドレイン耐圧が高く、かつ、単位面積当たりのオン抵抗を小さくすることが可能な横方向拡散ＭＯＳトランジスタ（以下では、ＬＤＭＯＳ［Laterally Diffused MOS］と呼ぶ）で構成されていることが多い。

上記に関連する従来技術としては、特許文献１、２などを挙げることができる。

特許文献１には、スイッチング素子としてＭＯＳ−ＦＥＴを用い、高い入力電圧Ｖｉを低い出力電圧Ｖｏに変換するとともに、出力電圧Ｖｏと基準電圧とをパルス幅制御用ＩＣで比較してゲート駆動回路を介して前記スイッチング素子の開閉を制御するようにしたＤＣ−ＤＣコンバータにおいて、前記ゲート駆動回路と入力電源端子との間に、前記スイッチング素子のゲート駆動電圧を一定値とする定電圧回路を介在して成ることを特徴とするＤＣ−ＤＣコンバータが開示・提案されている。

また、特許文献２には、第１の直流電源の正負極間に半導体スイッチング素子を複数直列に接続するとともに、第２の直流電源と並列に第１のコンデンサを、その第２の直流電源の正極側に第１のダイオードのアノードを、この第１のダイオードのカソードと前記第２の直流電源の負極間と並列に第２のダイオード，第２のコンデンサ，第１のトランジスタの直列回路および定電圧ダイオード，抵抗，第２のトランジスタの直列回路を、前記定電圧ダイオードと並列に第３のコンデンサを、前記第２のダイオードと第２のコンデンサとの接続点と前記定電圧ダイオードと抵抗との接続点間に第３のダイオードを、前記第２のコンデンサと第１のトランジスタとの接続点と前記定電圧ダイオードと抵抗との接続点間に第３のトランジスタを、前記抵抗と第２のトランジスタとの接続点に第３のトランジスタのゲート端子をそれぞれ接続し、前記第１，第２のトランジスタを発振回路により交互にオン，オフ駆動することにより、前記第３のコンデンサ電圧を正極側半導体スイッチング素子の駆動電力として用いることを特徴とする半導体スイッチング素子の駆動電源回路が開示・提案されている。
特開平５−３０４７６８号公報 特開２０００−９２８２２号公報

確かに、図１２に示したブートストラップ型の降圧チョッパレギュレータであれば、出力パワートランジスタ１００としてＮチャネル型ＭＯＳトランジスタを用いることができるので、Ｐチャネル型ＭＯＳトランジスタを用いる場合に比べて、これを集積化した際のチップサイズを低減することが可能となる。

しかしながら、昨今の低価格化に対応すべく、出力パワートランジスタ１００を１チップ内に取り込んだブートストラップ型の降圧チョッパレギュレータＩＣを提供するためには、バイポーラ技術（エピ工程を含む）を必要とするブートダイオード１０６と、出力パワートランジスタ１００として用いられているＬＤＭＯＳトランジスタと、その余の回路部（図１２では、メインロジック生成回路１０１とドライブ回路１０２）を形成するＣＭＯＳ［Complementary MOS］トランジスタと、を単一のウェハ内に生成するＢｉＣＤＭＯＳ［Bipolar Complementary Double-diffused MOS］プロセスが必要となり、出力パワートランジスタ１００をディスクリート部品として用意せずに済む反面、降圧チョッパレギュレータ用ＩＣのコストアップが招かれていた。また、高速発振に対応すべく、ブートダイオード１０６をショットキーバリアダイオードとするためには、さらに高価なプロセスが必要となっていた。

また、図１２に示した従来のブートストラップ回路では、ブート電圧Ｖｂｏｏｔが入力電圧Ｖｉｎに依存して変動するため、入力電圧Ｖｉｎが低い場合には、出力パワートランジスタ１００のゲート電圧レベルが低くなり、逆に、入力電圧Ｖｉｎが高い場合には、出力パワートランジスタ１００のゲート電圧レベルが高くなっていた。そのため、上記従来のブートストラップ回路では、出力パワートランジスタ１００のゲート耐圧を考慮して入力電圧Ｖｉｎを設定しなければならず、上記のゲート耐圧を超えた設定は不可能となっていた。特に、出力パワートランジスタ１００をＬＤＭＯＳトランジスタで構成した場合、そのゲート耐圧は１０［Ｖ］以下であることが多く、入力電圧範囲が狭くなっていた。

なお、特許文献１に記載の従来技術では、ゲート駆動回路と入力電源端子との間にスイッチング素子のゲート駆動電圧を一定値とする定電圧回路が設けられており、入力電圧に関係なく、一定のゲート駆動電圧を与えることが提案されていた。しかしながら、上記従来の定電圧回路は、出力電圧（矩形波状のスイッチ電圧）を基準として定電圧を生成するものであり、定電圧回路が非常に複雑な構成となっていた。

本発明は、上記の問題点に鑑み、高価なプロセスを要することなく、高速発振に対応することができ、かつ、入力電圧範囲の広い安定した降圧チョッピング動作を実現することが可能な降圧チョッパレギュレータ用の半導体装置、並びに、これを用いた降圧チョッパレギュレータ及び電子機器を提供することを目的とする。

上記目的を達成すべく、本発明に係る半導体装置は、入力電圧の印加端と出力電圧の引出端との間に直列接続されたスイッチング素子と、接地電圧を基準として前記入力電圧から所望の定電圧を生成する定電圧回路と、前記定電圧の入力を受けて前記出力電圧よりも高電位のブート電圧を生成するブートストラップ回路と、前記スイッチング素子のオン／オフ制御を行うためのメインロジック信号を生成するメインロジック生成回路と、前記メインロジック信号に基づいて前記ブート電圧を用いた前記スイッチング素子のオン／オフ制御を行うドライブ回路と、を有して成る降圧チョッパレギュレータ用の半導体装置であって、前記ブートストラップ回路は、ソースが前記定電圧回路の出力端に接続され、ドレインが前記ブート電圧の引出端に接続されたＬＤＭＯＳトランジスタと、前記ＬＤＭＯＳトランジスタのオン／オフ制御を行うブートストラップ制御回路と、を有して成る構成（第１の構成）とされている。

なお、上記第１の構成から成る半導体装置にて、前記ブートストラップ制御回路は、前記ＬＤＭＯＳトランジスタのバックゲートを制御することで、前記ＬＤＭＯＳトランジスタのオン／オフ制御を行う構成（第２の構成）にするとよい。

また、上記第２の構成から成る半導体装置にて、前記ブートストラップ制御回路は、前記ＬＤＭＯＳトランジスタのバックゲート・ソース間に接続された第１スイッチと、前記ＬＤＭＯＳトランジスタのバックゲート・ドレイン間に接続された第２スイッチと、前記メインロジック信号に応じて第１、第２スイッチのオン／オフ制御を行うブート部制御回路及びバックゲート制御回路と、を有して成る構成（第３の構成）にするとよい。

また、上記第３の構成から成る半導体装置において、第１スイッチは、Ｐチャネル型ＭＯＳトランジスタであり、第２スイッチは、Ｎチャネル型ＭＯＳトランジスタである構成（第４の構成）にするとよい。

また、上記第４の構成から成る半導体装置において、第１、第２スイッチは、その耐圧が７〜４０［Ｖ］の範囲に属する中耐圧素子、若しくは、４０〜６０［Ｖ］の範囲に属する高耐圧素子である構成（第５の構成）にするとよい。

また、上記第３の構成から成る半導体装置において、前記ブート部制御回路及び前記バックゲート制御回路は、第１、第２スイッチがいずれもオフ状態となる期間を持たせるように第１、第２スイッチのオン／オフ制御を行う構成（第６の構成）にするとよい。

また、上記第１〜第６いずれかの構成から成る半導体装置において、前記定電圧は、前記ＬＤＭＯＳトランジスタのゲート耐圧よりも低く、かつ、前記ＬＤＭＯＳトランジスタのゲート・ドレイン間で降下された電圧が前記ドライブ回路の耐圧よりも低い電圧値に設定されている構成（第７の構成）にするとよい。

また、上記第２の構成から成る半導体装置は、接地電圧を基準として前記入力電圧から前記定電圧よりも高い第２定電圧を生成する第２定電圧回路を有して成り、前記ブートストラップ制御回路は、前記ＬＤＭＯＳトランジスタのバックゲート・ソース間に接続された第１スイッチと、前記ＬＤＭＯＳトランジスタのバックゲート・ドレイン間に接続された第２スイッチと、前記ＬＤＭＯＳトランジスタのゲート・ソース間に接続された第３スイッチと、前記ＬＤＭＯＳトランジスタのゲートと第２定電圧回路の出力端との間に接続された第４スイッチと、前記メインロジック生成回路の出力に応じて第１〜第４スイッチのオン／オフ制御を行うブート部制御回路及びバックゲート制御回路と、を有して成る構成（第８の構成）にするとよい。

また、上記第２の構成から成る半導体装置において、第２定電圧は、前記ＬＤＭＯＳトランジスタのゲート耐圧に設定されている構成（第９の構成）にするとよい。

また、上記第１〜第９いずれかの構成から成る半導体装置は、カソードが前記定電圧回路の出力端に接続され、アノードが接地されたツェナダイオードを有して成る構成（第１０の構成）にするとよい。

また、上記第１０の構成から成る半導体装置にて、前記定電圧は、前記ツェナダイオードのツェナ電圧以下である電圧値に設定されている構成（第１１の構成）にするとよい。

また、本発明に係る降圧チョッパレギュレータは、上記第１〜第１０いずれかの構成から成る半導体装置と、前記出力電圧の引出端と前記ブート電圧の引出端との間に外部接続されたブートコンデンサと、前記出力電圧の引出端と負荷との間に外部接続された平滑回路と、を有して成り、前記入力電圧を降圧して前記負荷へ供給する構成（第１１の構成）とされている。

また、本発明に係る電子機器は、上記第１２の構成から成る降圧チョッパレギュレータと、該降圧チョッパレギュレータから駆動電圧の供給を受ける負荷と、を有して成る構成（第１２の構成）とされている。

上記したように、本発明に係る降圧チョッパレギュレータ用の半導体装置であれば、従来のブートダイオードに代えてＬＤＭＯＳトランジスタを用いたことにより、高価なＢｉＣＤＭＯＳプロセスを要することなく、高速発振に対応することが可能となり、さらに、接地電圧を基準として入力電圧から所望の定電圧を生成する定電圧回路を設けたことにより、入力電圧範囲の広い安定した降圧チョッピング動作を実現することが可能となる。

図１は、本発明に係る降圧チョッパレギュレータ（降圧スイッチングレギュレータ）の第１実施形態を示すブロック図である。

本図に示すように、本発明に係る降圧チョッパレギュレータは、半導体装置（降圧チョッパレギュレータ用ＩＣ）１と、出力インダクタＬ１と、出力コンデンサＣ１と、ショットキーバリアダイオードＳＢＤと、ブートコンデンサＣ２と、抵抗Ｒ１及びＲ２と、を有して成り、入力電圧Ｖｉｎを降圧して所望の平滑出力電圧Ｖｏｕｔ’を生成し、これを負荷（不図示）の駆動電圧として供給する構成とされている。

半導体装置１は、出力パワートランジスタ（Ｎチャネル型ＬＤＭＯＳトランジスタ）Ｎ１と、従来のブートダイオード（図１２を参照）の代替素子であるＮチャネル型ＬＤＭＯＳトランジスタＮ２と、メインロジック生成回路ＣＴＲＬ１と、ブート部制御回路ＣＴＲＬ２ａと、バックゲート制御回路ＣＴＲＬ２ｂと、レベルシフト回路ＬＳと、ドライブ回路ＤＲＶと、センス抵抗Ｒｓと、センスアンプＡＭＰと、定電圧回路ＲＥＧと、第１スイッチＳ１と、第２スイッチＳ２と、を集積化して成る。

また、半導体装置１は、その外部端子として、入力電圧Ｖｉｎが印加される入力端子Ｔ１と、出力電圧（スイッチ電圧）Ｖｏｕｔが引き出される出力端子Ｔ２と、ブート電圧Ｖｂｏｏｔが引き出されるブート端子Ｔ３と、平滑出力電圧Ｖｏｕｔ’に応じて電位変動する帰還電圧Ｖａｄｊが印加される帰還端子Ｔ４と、を有して成る。

出力パワートランジスタＮ１のドレインは、センス抵抗Ｒｓを介して入力端子Ｔ１に接続されている。出力パワートランジスタＮ１のソース及びバックゲートは、出力端子Ｔ２に接続されている。出力パワートランジスタＮ１のゲートは、ドライブ回路ＤＲＶのゲート電圧出力端に接続されている。すなわち、出力パワートランジスタＮ１は、入力電圧Ｖｉｎの印加端（入力端子Ｔ１）と出力電圧Ｖｏｕｔの引出端（出力端子Ｔ２）との間に直列接続されたスイッチング素子として機能する。

ＬＤＭＯＳトランジスタＮ２のソース及びゲートは、定電圧回路ＲＥＧの出力端に接続されている。なお、定電圧回路ＲＥＧは、接地電圧ＧＮＤを基準として入力電圧Ｖｉｎから所望の定電圧Ｖｓ（例えば、５［Ｖ］程度）を生成する手段であり、簡易なシリーズレギュレータなどを用いて構成することができる。ＬＤＭＯＳトランジスタＮ２のドレインは、ブート端子Ｔ３に接続されている。なお、ＬＤＭＯＳトランジスタＮ２のバックゲートとソースとの間には、第１スイッチＳ１が接続されている。また、ＬＤＭＯＳトランジスタＮ２のバックゲートとドレインとの間には、第２スイッチＳ２が接続されている。第１、第２スイッチＳ１、Ｓ２は、バックゲート制御回路ＣＴＲＬ２ｂからの制御信号に応じて開閉制御される。

センスアンプＡＭＰの非反転入力端（＋）は、センス抵抗Ｒｓの高電位端（入力端子Ｔ１側）に接続されている。センスアンプＡＭＰの反転入力端（−）は、センス抵抗Ｒｓの低電位端（出力端子Ｔ２側）に接続されている。

メインロジック生成回路ＣＴＲＬ１は、定電圧源Ｅ１と、誤差アンプＥＲＲと、コンパレータＣＭＰと、発振器ＯＳＣと、インバータＩＮＶと、ＳＲフリップフロップＦＦと、否定論理積演算器ＮＡＮＤと、を有して成る。

誤差アンプＥＲＲの非反転入力端（＋）は、定電圧源Ｅ１の正極端（基準電圧Ｖｒｅｆの出力端）に接続されている。定電圧源Ｅ１の負極端は接地されている。誤差アンプＥＲＲの反転入力端（−）は、帰還端子Ｔ４に接続されている。

コンパレータＣＭＰの非反転入力端（＋）は、センスアンプＡＭＰの出力端（検出電圧Ｖｃｓの出力端）に接続されている。コンパレータＣＭＰの反転入力端（−）は、誤差アンプＥＲＲの出力端に接続されている。

発振器ＯＳＣの出力端（クロック信号の出力端）は、インバータＩＮＶを介して、ＳＲフリップフロップＦＦのセット端（Ｓ）に接続される一方、否定論理積演算器ＮＡＮＤの一入力端にも接続されている。ＳＲフリップフロップＦＦのリセット端（Ｒ）は、コンパレータＣＭＰの出力端に接続されている。ＳＲフリップフロップＦＦの出力端（Ｑ）は、否定論理積演算器ＮＡＮＤの他入力端に接続されている。否定論理積演算器ＮＡＮＤの出力端は、メインロジック信号の出力端に相当する。

上記構成から成るメインロジック生成回路ＣＴＲＬ１では、帰還電圧Ｖａｄｊと検出電圧Ｖｃｓに基づいて、平滑出力電圧Ｖｏｕｔ’が所望値となるように、出力パワートランジスタＮ１のオン／オフ制御を行うためのメインロジック信号が生成される。

なお、否定論理積演算器ＮＡＮＤで生成されるメインロジック信号は、レベルシフト回路ＬＳを介してドライブ回路ＤＲＶに供給される一方、ブート部制御回路ＣＴＲＬ２ａにも供給されている。すなわち、出力パワートランジスタＮ１を制御する信号とＬＤＭＯＳトランジスタＮ２のバックゲートを制御する信号とは、互いに同期してそのタイミング制御が行われる。

レベルシフト回路ＬＳとドライブ回路ＤＲＶの高電源端は、いずれもブート端子Ｔ３に接続されており、低電源端はいずれも出力端子Ｔ２に接続されている。すなわち、レベルシフト回路ＬＳでは、ブート電圧Ｖｂｏｏｔを用いてメインロジック信号のレベルシフトが行われ、ドライブ回路ＤＲＶでは、上記レベルシフトされたメインロジック信号に基づいて、ブート電圧Ｖｂｏｏｔを用いた出力パワートランジスタＮ１のオン／オフ制御（ゲート電圧生成制御）が行われる。

半導体装置１の外部において、出力端子Ｔ２とブート端子Ｔ３との間には、ブートコンデンサＣ２が外部接続されている。

また、半導体装置１の外部において、出力端子Ｔ２は、出力インダクタＬ１の一端に接続される一方、ショットキーバリアダイオードＳＢＤのカソードにも接続されている。出力インダクタＬ１の他端は、負荷（不図示）に接続される一方、出力コンデンサＣ１を介して接地もされている。ショットキーバリアダイオードＳＢＤのアノードは接地されている。このように、本実施形態の降圧チョッパレギュレータは、出力端子Ｔ２と負荷（不図示）との間に外部接続された平滑回路（Ｌ１、Ｃ１、ＳＢＤ）を用いて、矩形波状の出力電圧Ｖｏｕｔを平滑し、所望の平滑出力電圧Ｖｏｕｔ’を生成する構成とされている。

また、半導体装置１の外部において、帰還端子Ｔ４は、抵抗Ｒ１を介して出力コンデンサＣ１の高電位端（平滑出力電圧Ｖｏｕｔ’の出力端）に接続される一方、抵抗Ｒ２を介して接地もされている。すなわち、抵抗Ｒ１、Ｒ２は、その接続ノードから平滑出力電圧Ｖｏｕｔ’に応じて電位変動する帰還電圧Ｖａｄｊを生成する分圧回路として機能する。

なお、上記構成から成る降圧チョッパレギュレータでは、ＬＤＭＯＳトランジスタＮ２と、第１、第２スイッチＳ１、Ｓ２と、ブート部制御回路ＣＴＲＬ２ａと、バックゲート制御回路ＣＴＲＬ２ｂと、外部接続されたブートコンデンサＣ２により、定電圧Ｖｓの入力を受けて出力電圧Ｖｏｕｔよりも高電位のブート電圧Ｖｂｏｏｔを生成するブートストラップ回路が形成されている。そのうち、ブート部制御回路ＣＴＲＬ２ａ及びバックゲート制御回路ＣＴＲＬ２ｂは、メインロジック信号に応じてＬＤＭＯＳトランジスタＮ２のバックゲート制御（第１、第２スイッチＳ１、Ｓ２のオン／オフ制御）を行い、ＬＤＭＯＳトランジスタＮ２のオン／オフ制御を行うブートストラップ制御回路として機能する。

次に、ＬＤＭＯＳトランジスタの構造について、図２を参照しながら詳細に説明する。

図２は、ＬＤＭＯＳトランジスタの構造を説明するための縦断面図である。

本図に示す通り、低濃度Ｎ型拡散領域１０内には、低濃度Ｐ型拡散領域１１が形成されている。低濃度Ｐ型拡散領域１１内には、ＬＤＭＯＳトランジスタのバックゲートを取るための高濃度Ｐ型拡散領域１２と、ＬＤＭＯＳトランジスタのソースに相当する高濃度Ｎ型拡散領域１３と、が形成されている。また、低濃度Ｎ型拡散領域１０内には、ＬＤＭＯＳトランジスタのドレインに相当する高濃度Ｎ型拡散領域１４が形成されている。なお、低濃度Ｐ型半導体領域１１と、高濃度Ｎ型半導体領域１４とは、横方向に所定の間隔を隔てて形成されており、さらに両者の間には、ＬＯＣＯＳ［local oxidation of silicon］層１６が形成されている。また、低濃度Ｎ型半導体領域１０の表面には、高濃度Ｎ型半導体領域１３の端部から、低濃度Ｐ型半導体領域１１、低濃度Ｎ型半導体領域１０、及び、ＬＯＣＯＳ層１６の一部に跨る形で、ゲート電極１５が形成されている。

ＬＤＭＯＳトランジスタは、ドレイン耐圧を高める必要のある素子に関して、オン抵抗の低減を目的として作成されたデバイスであり、上記したように、ドレイン・ゲート間の電界強度を緩和すべく、各電極を横方向に拡散させた構造とされている。従って、ドレインの耐圧は高いが、ゲートやソースの耐圧は低いのが一般的である（例えば、ドレインの耐圧が３０〜６０［Ｖ］程度であるのに対して、ゲートやソースの耐圧は７〜８［Ｖ］程度）。

一方、ブート端子Ｔ３には、後ほど詳述するように、Ｖｉｎ−Ｖｄｓ（Ｎ１）＋（Ｖｓ
−Ｖｓｄ（Ｎ２）＋Ｖｆ）まで電位がかかるため、ブート端子Ｔ３に接続される端子耐圧
としては、高中耐圧が必要となる。なお、上記のＶｆは、ショットキーバリアダイオードＳＢＤの順方向降下電圧を示しており、Ｖｄｓ（Ｎ１）は、出力パワートランジスタＮ１のドレイン・ソース間降下電圧、Ｖｓは内部定電圧、Ｖｓｄ（Ｎ２）はＬＤＭＯＳトランジスタのソース・ドレイン間電圧を示している。

そこで、ＬＤＭＯＳトランジスタＮ２については、より高耐圧のドレインがブート端子Ｔ３（ブートストラップ回路の高電位側）に接続され、より低耐圧のソース及びゲートが定電圧回路ＲＥＧの出力端（ブートストラップ回路の低電位側）に接続されている。すなわち、ＬＤＭＯＳトランジスタＮ２は、定電圧回路ＲＥＧの出力端とブート端子Ｔ３との間に逆方向接続（逆バイアス接続）されている。

このような構成とすることにより、出力パワートランジスタＮ１のオン時にはＬＤＭＯＳトランジスタＮ２をオフし、出力パワートランジスタＮ１のオフ時にはＬＤＭＯＳトランジスタＮ２をオンさせることで、従来のブートダイオード（図１２を参照）に代えて、これと同様の機能を実現することが可能となる。従って、高価なＢｉＣＤＭＯＳプロセスを要することなく、高速発振に対応することが可能となる。

また、接地電圧ＧＮＤを基準として入力電圧Ｖｉｎから所望の定電圧Ｖｓを生成する定電圧回路ＲＥＧを設けたことにより、入力電圧範囲の広い安定した降圧チョッピング動作を実現することが可能となる。

なお、ブートダイオードの代替素子として、上記した逆方向ＬＤＭＯＳトランジスタＮ２のほかに、バックゲートを基板と分離可能な高中耐圧系トランジスタを用いることも可能ではあるが、そのオン抵抗を低く設計する必要があるため、面積的には不利となる。

次に、上記構成から成る降圧チョッパレギュレータのブートストラップ動作について、図３を参照しながら詳細に説明する。

図３は、第１実施形態におけるブートストラップ動作を説明するためのタイミングチャートである。本図中の実線は出力電圧Ｖｏｕｔの挙動を示しており、太い実線はブート電圧Ｖｂｏｏｔの挙動を示している。なお、本図では、電位関係を把握しやすいように、出力電圧Ｖｏｕｔとブート電圧Ｖｂｏｏｔの論理変遷タイミングを互いにずらして描写しているが、実際には同一のタイミングで論理変遷される。また、符号Ｓ１、Ｓ２は、それぞれ、第１、第２スイッチＳ１、Ｓ２のオン／オフ状態を示している。

出力パワートランジスタＮ１がオンからオフにスイッチング制御されると、これに同期して、第１スイッチＳ１がオフされ、第２スイッチＳ２がオンされる。その結果、ＬＤＭＯＳトランジスタＮ２のゲート及びソースには定電圧Ｖｓが印加され、ＬＤＭＯＳトランジスタＮ２のドレイン及びバックゲートには、ブート電圧Ｖｂｏｏｔが印加される形となる。従って、ＬＤＭＯＳトランジスタＮ２は逆方向でオンされ、定電圧Ｖｓを用いてブートコンデンサＣ２の充電が行われる。

このとき、ブートコンデンサＣ２の両端間には、定電圧ＶｓからＬＤＭＯＳトランジスタＮ２のソース・ドレイン間降下電圧Ｖｓｄ（Ｎ２）を差し引いた電位差が生じることになる。従って、ブート電圧Ｖｂｏｏｔは、出力電圧Ｖｏｕｔ（＝−Ｖｆ）をブートコンデンサＣ２の充電電圧分（Ｖｓ−Ｖｓｄ（Ｎ２）＋Ｖｆ）だけ高めた電圧値（Ｖｓ−Ｖｓｄ（Ｎ２））となる。

一方、出力パワートランジスタＮ１がオフからオンにスイッチング制御されると、これに同期して、第１スイッチＳ１がオンされ、第２スイッチＳ２がオフされる。その結果、ＬＤＭＯＳトランジスタＮ２のゲート、ソース、及び、バックゲートには定電圧Ｖｓが印加され、ＬＤＭＯＳトランジスタＮ２はオフされる。

このとき、出力電圧Ｖｏｕｔは、出力パワートランジスタＮ１のオンに伴って、入力電圧Ｖｉｎから出力パワートランジスタＮ１のドレイン・ソース間降下電圧Ｖｄｓ（Ｎ１）を差し引いた電圧まで上昇されるが、ブートコンデンサＣ２の両端間には、先の充電によって生じた電位差（Ｖｓ−Ｖｓｄ（Ｎ２）＋Ｖｆ）が保持されている。従って、ブート電圧Ｖｂｏｏｔは、出力電圧Ｖｏｕｔ（＝Ｖｉｎ−Ｖｄｓ（Ｎ１））をブートコンデンサＣ２の充電電圧分（Ｖｓ−Ｖｓｄ（Ｎ２）＋Ｖｆ）だけ高めた電圧値（Ｖｉｎ−Ｖｄｓ（Ｎ１）＋Ｖｓ−Ｖｓｄ（Ｎ２）＋Ｖｆ）となる。

上記したように、本実施形態のブートストラップ回路は、ＬＤＭＯＳトランジスタＮ２のバックゲートを制御することでそのオン／オフ制御を行い、出力電圧Ｖｏｕｔよりも常に高電位のブート電圧Ｖｂｏｏｔを生成する構成とされている。このような構成とすることにより、簡易な構成でＬＤＭＯＳトランジスタＮ２のオン／オフ制御を行い、適切なブートストラップ動作を実現することが可能となる。

図４は、スイッチＳ１、Ｓ２の具体的構成を示す回路図である。また、図５は、ゲート電圧Ｖｇ１、Ｖｇ２の一例を示すタイミングチャートである。

図４に示すように、本実施形態の半導体装置１において、第１スイッチＳ１は、Ｐチャネル型ＭＯＳトランジスタであり、第２スイッチＳ２は、Ｎチャネル型ＭＯＳトランジスタである構成にするとよい。このように、第１スイッチＳ１としてＰチャネル型ＭＯＳトランジスタを用い、第２スイッチＳ２としてＮチャネル型ＭＯＳトランジスタを用いた理由は、ＬＤＭＯＳトランジスタＮ２のバックゲート電圧を制御するため、ソースがＬＤＭＯＳトランジスタＮ２のバックゲートに接続されていると、スイッチ動作をすることができなくなるからである。

なお、当該構成を採用するに際して、第１スイッチＳ１として用いるＭＯＳトランジスタのバックゲートは、定電圧回路ＲＥＧの出力端に接続すればよく、第２スイッチＳ２として用いるＭＯＳトランジスタのバックゲートは、接地端に接続すればよい。

また、第１、第２スイッチＳ１、Ｓ２は、高電圧が印加されることに鑑み、その耐圧が７〜４０［Ｖ］の範囲に属する中耐圧素子、或いは、４０〜６０［Ｖ］の範囲に属する高耐圧素子である構成にするとよい。

このような構成とすることにより、ブート部制御回路ＣＴＲＬ２ａ及びバックゲート制御回路ＣＴＲＬ２ｂを用いて、メインロジック信号と同期したゲート電圧Ｖｇ１、Ｖｇ２を生成することにより、簡易な構成で第１、第２スイッチＳ１、Ｓ２のオン／オフ制御を行うことが可能となる（図５を参照）。

なお、図５では、ゲート電圧Ｖｇ１、Ｖｇ２の論理変遷タイミングが一致している場合を示したが、このようなゲート電圧制御では、第１、第２スイッチＳ１、Ｓ２のオン／オフ状態が同時に切り替わる。そのため、場合によっては、第１、第２スイッチＳ１、Ｓ２が同時にオンする期間を生じるおそれがある。このような同時オン期間は、１［ｎｓ］以下）と非常に短いものではあるが、出力パワートランジスタＮ１がオンしており、出力電圧ｏｕｔがＶｉｎ−Ｖｄｓ（Ｎ１）となっているときに、ＬＤＭＯＳトランジスタＮ２のソース・ドレイン間が貫通すれば、定電圧Ｖｓによって駆動されているドライブ回路ＤＲＶなどの低耐圧系回路（耐圧６［Ｖ］以下)が破壊されるおそれがある。

そこで、ブート部制御回路ＣＴＲＬ２ａ及びバックゲート制御回路ＣＴＲＬ２ｂでは、図６（スイッチＳ１、Ｓ２が同時にオフする期間を設けた場合のタイミングチャート）に示したように、第１、第２スイッチＳ１、Ｓ２がいずれもオフ状態となる期間を持たせるように、第１、第２スイッチＳ１、Ｓ２のオン／オフ制御を行うことが望ましい。すなわち、ブート部制御回路ＣＴＲＬ２ａ及びバックゲート制御回路ＣＴＲＬ２ｂは、メインロジック信号から図６に示したゲート電圧Ｖｇ１、Ｖｇ２を生成するためのタイミング制御回路（遅延回路）やレベルシフト回路を含む構成にするとよい。

このような構成とすることにより、第１、第２スイッチＳ１、Ｓ２の同時オン期間をなくして、低耐圧系回路（耐圧６［Ｖ］以下）の破壊を回避することが可能となる。

ただし、第１、第２スイッチＳ１、Ｓ２に上記の同時オフ期間を持たせると、定電圧Ｖｓにノイズを生じるおそれがある。また、ＬＤＭＯＳトランジスタＮ２の寄生容量を通じて、ブート電圧Ｖｂｏｏｔに起因するノイズが定電圧Ｖｓに生じるおそれもある。このようなノイズが定電圧Ｖｓに重畳すると、定電圧Ｖｓによって駆動されているドライブ回路ＤＲＶなどの低耐圧系回路（耐圧６［Ｖ］以下)が破壊されるおそれがある。

そこで、上記ノイズの抑制手段として、図７（ノイズ抑制手段の一例を示す回路図）に示したように、カソードが定電圧回路ＲＥＧの出力端に接続され、アノードが接地されたツェナダイオードＺＤを設けるとよい。

このような構成とすることにより、定電圧Ｖｓに重畳するノイズは、図８（ノイズ抑制効果を説明するためのタイミングチャート）に示す波形のように抑制されるので、低耐圧系回路（耐圧６［Ｖ］以下）の破壊を回避することが可能となる。

図９は、ツェナダイオードＺＤの特性図であり、ツェナ電圧と定電圧Ｖｓの設定値との関係を説明するための図である。

本図に示したように、定電圧Ｖｓの電圧値としては、ツェナダイオードＺＤによって定電圧Ｖｓに接続されている低耐圧系回路の破壊が防止されている構造を利用して、ツェナダイオードＺＤのツェナ電圧以下の電圧値であって、かつ、出力パワートランジスタＮ１のゲート電圧（＝Ｖｓ−Ｖｓｄ（Ｎ２））をできる限り大きく取り得るように設定することが望ましい。

すなわち、本実施形態の降圧チョッピングレギュレータにおいて、定電圧Ｖｓの設定値は、ＬＤＭＯＳトランジスタＮ２のゲート耐圧よりも低く、かつ、ＬＤＭＯＳトランジスタＮ２のソース・ドレイン間で降下された電圧（＝Ｖｓ−Ｖｓｄ（Ｎ２）＋Ｖｆ）がドライブ回路ＤＲＶの耐圧よりも低くなる上限電圧値に設定することが望ましい。

ツェナダイオードＺＤを用いた構成に関して言えば、定電圧Ｖｓは、ツェナ電圧に対して若干（０．１〜０．２［Ｖ］程度）低く設定するとよい。

このような設定を行うことにより、出力パワートランジスタＮ１のゲートに対して、できる限り大きい電圧をかけることができるので、出力パワートランジスタＮ１のオン抵抗を低減して、高圧チョッピングレギュレータの変換効率を向上させることが可能となる。また、変換効率を一定にした場合には、出力パワートランジスタＮ１を小さく設計することができ、チップサイズを小さくすることで低コスト化を実現することがが可能となる。

一方で、ＬＤＭＯＳトランジスタＮ２のソース・ドレイン間降下電圧Ｖｓｄのばらつきは大きいため、定電圧Ｖｓとしては、低耐圧系回路（耐圧６［Ｖ］以下）の破壊を回避すべく、上記を考慮に入れた余裕のある設定（充分な安全マージンを持たせた低めの設定）を行う必要がある。そのため、上記第１の実施形態では、ブートコンデンサＣ２への充電電圧が抑えられるので、出力パワートランジスタＮ１の能力を最大限に発揮させることができず、そのオン抵抗を最小限とすることができなかった。

図１０は、本発明に係る降圧チョッパレギュレータの第２実施形態を示すブロック図である。

なお、本実施形態の降圧チョッパレギュレータは、先述の第１実施形態とほぼ同様の構成から成る。そこで、第１実施形態と同様の部分については、図１と同一の符号を付すことで説明を省略し、以下では、本実施形態の特徴部分についてのみ重点的な説明を行う。

本図に示したように、本実施形態の降圧チョッパレギュレータにおいて、半導体装置１は、接地電圧ＧＮＤを基準として入力電圧Ｖｉｎから定電圧Ｖｓよりも高い第２定電圧Ｖｓ２（ここでは、ＬＤＭＯＳトランジスタＮ２のゲート耐圧）を生成する第２定電圧回路ＲＥＧ２を有して成り、かつ、ブートストラップ制御回路としては、先述の第１、第２スイッチＳ１、Ｓ２に加えて、ＬＤＭＯＳトランジスタＮ２のゲート・ソース間に接続された第３スイッチＳ３と、ＬＤＭＯＳトランジスタＮ２のゲートと第２定電圧回路ＲＥＧ２の出力端との間に接続された第４スイッチＳ４と、を有して成り、さらに、ブート部制御回路ＣＴＲＬ２ａ及びバックゲート制御回路ＣＴＲＬ２ｂでは、メインロジック信号に応じて第１〜第４スイッチＳ１〜Ｓ４のオン／オフ制御を行う構成とされている。

図１１は、第２実施形態におけるブートストラップ動作を説明するためのタイミングチャートである。

本図に示す通り、出力パワートランジスタＮ１がオンからオフにスイッチング制御されると、これに同期して、第１、第３スイッチＳ１、Ｓ３がオフされ、第２、第４スイッチＳ２、Ｓ４がオンされる。その結果、ＬＤＭＯＳトランジスタＮ２のソースには定電圧Ｖｓが印加され、ＬＤＭＯＳトランジスタＮ２のゲートには、第２定電圧圧Ｖｓ２が印加され、ＬＤＭＯＳトランジスタＮ２のドレイン及びバックゲートには、ブート電圧Ｖｂｏｏｔが印加される形となる。従って、ＬＤＭＯＳトランジスタＮ２は逆方向でオンされ、定電圧Ｖｓを用いてブートコンデンサＣ２の充電が行われる。

このとき、ＬＤＭＯＳトランジスタＮ２は、ゲートに第２定電圧Ｖｓ２が印加されてフルオン状態とされており、ブートコンデンサＣ２の両端間には、定電圧ＶｓからＬＤＭＯＳトランジスタＮ２のソース・ドレイン間降下電圧Ｖｓｄ（Ｎ２）を差し引いた電位差が生じることになる。そのため、ブート電圧Ｖｂｏｏｔは、出力電圧Ｖｏｕｔ（＝−Ｖｆ）をブートコンデンサＣ２の充電電圧分（Ｖｓ−Ｖｓｄ（Ｎ２）＋Ｖｆ）だけ高めた電圧値（Ｖｓ−Ｖｓｄ（Ｎ２））となる。

一方、出力パワートランジスタＮ１がオフからオンにスイッチング制御されると、これに同期して、第１、第３スイッチＳ１、Ｓ３がオンされ、第２、第４スイッチＳ２、Ｓ４がオフされる。その結果、ＬＤＭＯＳトランジスタＮ２のゲート、ソース、及び、バックゲートには定電圧Ｖｓが印加され、ＬＤＭＯＳトランジスタＮ２はオフされる。

このとき、出力電圧Ｖｏｕｔは、出力パワートランジスタＮ１のオンに伴って、入力電圧Ｖｉｎから出力パワートランジスタＮ１のドレイン・ソース間降下電圧Ｖｄｓ（Ｎ１）を差し引いた電圧まで上昇されるが、ブートコンデンサＣ２の両端間には、先の充電によって生じた電位差（Ｖｓ−Ｖｓｄ（Ｎ２）＋Ｖｆ）が保持されている。従って、ブート電圧Ｖｂｏｏｔは、出力電圧Ｖｏｕｔ（＝Ｖｉｎ−Ｖｄｓ（Ｎ１））をブートコンデンサＣ２の充電電圧分（Ｖｓ−Ｖｓｄ（Ｎ２）＋Ｖｆ）だけ高めた電圧値（Ｖｉｎ−Ｖｄｓ（Ｎ１）＋Ｖｓ−Ｖｓｄ（Ｎ２）＋Ｖｆ）となる。

このように、２種類の定電圧Ｖｓ、Ｖｓ２を備える第２実施形態の構成であれば、ブート電圧Ｖｂｏｏｔを（Ｖｉｎ−Ｖｄｓ（Ｎ１）＋Ｖｓ−Ｖｓｄ（Ｎ２）＋Ｖｆ）とし、ＬＤＭＯＳトランジスタＮ２のソース・ドレイン間降下電圧Ｖｓｄ（Ｎ２）のばらつきによる影響を解消することが可能となる。

また、ブートコンデンサＣ２に充電する電流が数［ｍＡ］流れるため、第２定電圧Ｖｓ２をＬＤＭＯＳトランジスタＮ２のゲート耐圧に設定して、ＬＤＭＯＳトランジスタＮ２のソース・ドレイン間降下電圧Ｖｓｄ（Ｎ２）をできる限り下げることで、ドライブ回路ＤＲＶにかかるブート電圧Ｖｂｏｏｔを大きく取ることが可能となる。なお、第１実施形態のＶｓｄ（Ｎ２）が１［Ｖ］程度であるのに対して、第２実施形態のＶｓｄ（Ｎ２）は０．３［Ｖ］程度である。

すなわち、第１実施形態の構成では、ドライブ回路ＤＲＶにより小さな電位差しか印加することができないが、第２実施形態の構成であれば、より大きな電位差を印加することが可能となる。

従って、第２実施形態の構成であれば、出力パワートランジスタＮ１のゲート電圧をその耐圧上限値まで高めることができ、延いては、出力パワートランジスタＮ１の能力を最大限に発揮させて、そのオン抵抗を最小限に低下させ、変換効率のばらつきを抑制することが可能となる。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

例えば、上記実施形態では、出力パワートランジスタとして、Ｎチャネル型ＬＤＭＯＳトランジスタＮ１を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、Ｎチャネル型ＭＯＳトランジスタを用いても構わないし、半導体装置１に外付けするのであれば、ＮＰＮ型バイポーラトランジスタを用いても構わない。

また、上記実施形態では、ブートダイオードの代替素子として、Ｎチャネル型ＬＤＭＯＳトランジスタＮ２を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、Ｐチャネル型ＬＤＭＯＳトランジスタを用いても構わない。

本発明は、降圧チョッパレギュレータを搭載する電子機器全般に有用な技術であるが、特に、高効率化が望まれる電子機器（例えば、カーオーディオなどの車載機器、液晶テレビジョンやＤＶＤプレーヤなどのＡＶ機器、光ストレージ装置（ＣＤ−ＲＯＭドライブ、ＣＤ−Ｒ／ＲＷドライブ、ＤＶＤ−ＲＯＭドライブ、ＤＶＤ−Ｒ／ＲＷドライブ）などのパソコン周辺機器など）に好適な技術である。

本発明に係る降圧チョッパレギュレータの第１実施形態を示すブロック図である。 ＬＤＭＯＳトランジスタの構造を説明するための縦断面図である。 第１実施形態におけるブートストラップ動作を説明するためのタイミングチャートである。 スイッチＳ１、Ｓ２の具体的構成を示す回路図である。 ゲート電圧Ｖｇ１、Ｖｇ２の一例を示すタイミングチャートである。 スイッチＳ１、Ｓ２が同時にオフする期間を設けた場合のタイミングチャートである。 ノイズ抑制手段の一例を示す回路図である。 ノイズ抑制効果を説明するためのタイミングチャートである。 ツェナダイオードＺＤの特性図である。 本発明に係る降圧チョッパレギュレータの第２実施形態を示すブロック図である。 第２実施形態におけるブートストラップ動作を説明するためのタイミングチャートである。 ブートストラップ回路を用いた降圧チョッパレギュレータの一従来例を示す回路図である。

符号の説明

１ 半導体装置（降圧チョッパレギュレータ用ＩＣ）
Ｎ１ 出力パワートランジスタ（Ｎチャネル型ＬＤＭＯＳトランジスタ）
Ｎ２ Ｎチャネル型ＬＤＭＯＳトランジスタ
ＣＴＲＬ１ メインロジック生成回路
ＣＴＲＬ２ａ ブート部制御回路
ＣＴＲＬ２ｂ バックゲート制御回路
ＬＳ レベルシフト回路
ＤＲＶ ドライブ回路
Ｒｓ センス抵抗
ＡＭＰ センスアンプ
Ｅ１ 定電圧源
ＥＲＲ 誤差アンプ
ＣＭＰ コンパレータ
ＯＳＣ 発振器
ＩＮＶ インバータ
ＦＦ ＳＲフリップフロップ
ＮＡＮＤ 否定論理積演算器
ＲＥＧ 定電圧回路
ＲＥＧ２ 第２定電圧回路
Ｓ１ 第１スイッチ（Ｐチャネル型ＭＯＳトランジスタ；中高耐圧素子）
Ｓ２ 第２スイッチ（Ｎチャネル型ＭＯＳトランジスタ；中高耐圧素子）
Ｓ３ 第３スイッチ
Ｓ４ 第４スイッチ
Ｌ１ 出力インダクタ
Ｃ１ 出力コンデンサ
Ｃ２ ブートコンデンサ
Ｒ１、Ｒ２ 抵抗（帰還電圧生成回路）
ＳＢＤ ショットキーバリアダイオード
Ｔ１ 外部端子（入力端子）
Ｔ２ 外部端子（出力端子）
Ｔ３ 外部端子（ブート端子）
Ｔ４ 外部端子（帰還端子）
１０ 低濃度Ｎ型半導体領域（Ｎ−）
１１ 低濃度Ｐ型半導体領域（Ｐ−）
１２ 高濃度Ｐ型半導体領域（Ｐ＋）
１３ 高濃度Ｎ型半導体領域（Ｎ＋）
１４ 高濃度Ｎ型半導体領域（Ｎ＋）
１５ ゲート電極
１６ ＬＯＣＯＳ層

Claims (13)

1. 入力電圧の印加端と出力電圧の引出端との間に直列接続されたスイッチング素子と、接地電圧を基準として前記入力電圧から所望の定電圧を生成する定電圧回路と、前記定電圧の入力を受けて前記出力電圧よりも高電位のブート電圧を生成するブートストラップ回路と、前記スイッチング素子のオン／オフ制御を行うためのメインロジック信号を生成するメインロジック生成回路と、前記メインロジック信号に基づいて前記ブート電圧を用いた前記スイッチング素子のオン／オフ制御を行うドライブ回路と、を有して成る降圧チョッパレギュレータ用の半導体装置であって、前記ブートストラップ回路は、ソースが前記定電圧回路の出力端に接続され、ドレインが前記ブート電圧の引出端に接続されたＬＤＭＯＳトランジスタと、前記ＬＤＭＯＳトランジスタのオン／オフ制御を行うブートストラップ制御回路と、を有して成ることを特徴とする半導体装置。
2. 前記ブートストラップ制御回路は、前記ＬＤＭＯＳトランジスタのバックゲートを制御することで、前記ＬＤＭＯＳトランジスタのオン／オフ制御を行うことを特徴とする請求項１に記載の半導体装置。
3. 前記ブートストラップ制御回路は、前記ＬＤＭＯＳトランジスタのバックゲート・ソース間に接続された第１スイッチと、前記ＬＤＭＯＳトランジスタのバックゲート・ドレイン間に接続された第２スイッチと、前記メインロジック信号に応じて第１、第２スイッチのオン／オフ制御を行うブート部制御回路及びバックゲート制御回路と、を有して成ることを特徴とする請求項２に記載の半導体装置。
4. 第１スイッチは、Ｐチャネル型ＭＯＳトランジスタであり、第２スイッチは、Ｎチャネル型ＭＯＳトランジスタであることを特徴とする請求項３に記載の半導体装置。
5. 第１、第２スイッチは、その耐圧が７〜４０［Ｖ］の範囲に属する中耐圧素子、若しくは、４０〜６０［Ｖ］の範囲に属する高耐圧素子であることを特徴とする請求項４に記載の半導体装置。
6. 前記ブート部制御回路及び前記バックゲート制御回路は、第１、第２スイッチがいずれもオフ状態となる期間を持たせるように、第１、第２スイッチのオン／オフ制御を行うことを特徴とする請求項３に記載の半導体装置。
7. 前記定電圧は、前記ＬＤＭＯＳトランジスタのゲート耐圧よりも低く、かつ、前記ＬＤＭＯＳトランジスタのゲート・ドレイン間で降下された電圧が前記ドライブ回路の耐圧よりも低い電圧値に設定されていることを特徴とする請求項１〜請求項６のいずれかに記載の半導体装置。
8. 接地電圧を基準として前記入力電圧から前記定電圧よりも高い第２定電圧を生成する第２定電圧回路を有して成り、前記ブートストラップ制御回路は、前記ＬＤＭＯＳトランジスタのバックゲート・ソース間に接続された第１スイッチと、前記ＬＤＭＯＳトランジスタのバックゲート・ドレイン間に接続された第２スイッチと、前記ＬＤＭＯＳトランジスタのゲート・ソース間に接続された第３スイッチと、前記ＬＤＭＯＳトランジスタのゲートと第２定電圧回路の出力端との間に接続された第４スイッチと、前記メインロジック生成回路の出力に応じて第１〜第４スイッチのオン／オフ制御を行うブート部制御回路及びバックゲート制御回路と、を有して成ることを特徴とする請求項２に記載の半導体装置。
9. 第２定電圧は、前記ＬＤＭＯＳトランジスタのゲート耐圧に設定されていることを特徴とする請求項８に記載の半導体装置。
10. カソードが前記定電圧回路の出力端に接続され、アノードが接地されたツェナダイオードを有して成ることを特徴とする請求項１〜請求項９のいずれかに記載の半導体装置。
11. 前記定電圧は、前記ツェナダイオードのツェナ電圧以下である電圧値に設定されていることを特徴とする請求項１０に記載の半導体装置。
12. 請求項１〜請求項１０のいずれかに記載の半導体装置と、前記出力電圧の引出端と前記ブート電圧の引出端との間に外部接続されたブートコンデンサと、前記出力電圧の引出端と負荷との間に外部接続された平滑回路と、を有して成り、前記入力電圧を降圧して前記負荷へ供給することを特徴とする降圧チョッパレギュレータ。
13. 請求項１２に記載の降圧チョッパレギュレータと、該降圧チョッパレギュレータから駆動電圧の供給を受ける負荷と、を有して成ることを特徴とする電子機器。

Images