JP2010136532A - スイッチング電源回路及びそれを用いた電子機器 - Google Patents

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Abstract

【課題】発振周波数の高周波化及び入力電圧の広範囲化を図ることができる安価なブートストラップ型スイッチング電源回路を提供する。
【解決手段】スイッチング素子1と、スイッチング素子1を駆動するドライブ回路2と、ドライブ回路2に電源供給するためのブートストラップ回路と、入力電圧VINを降圧して定電圧を得る定電圧回路3とを備え、前記ブートストラップ回路が、定電圧回路3から出力される電圧によってブートするモード(スイッチSW2をオフにするモード)と、入力電圧VINによってブートするモード(スイッチSW2をオンにするモード)を有するスイッチング電源回路。
【選択図】図1

Description

本発明は、ブートストラップ回路を有するスイッチング電源回路及びそれを用いた電子機器に関する。
電力変換効率の向上は、省エネルギ化、バッテリーの長寿命化、発熱の低減などの効果があり、スイッチング電源回路の最重要課題である。また、近年の省エネルギ化の促進により、スイッチング電源回路が電力を供給する機器の低電圧化が進み、2.5V系、1.5V系など低い電圧のものが一般的となっている。その反面、スイッチング電源回路の入力電圧は低電圧から高電圧まで幅広く使用され、機器に必要な電流は上昇する傾向にある。スイッチング電源回路においては、スイッチング電源回路が電力を供給する機器の電流上昇に比例してスイッチング素子のオン抵抗による電力損失が増加し、このスイッチング素子のオン抵抗による電力損失が電力変換効率を低減させる主な要因となっている。したがって、スイッチング電源回路においては、いかにスイッチング素子のオン抵抗を低減させるかが重要な課題となっている。
また、外付け部品(コイル、コンデンサ)の部品サイズ縮小化に向け、発振周波数の高周波化が望まれている。
スイッチング素子のオン抵抗はスイッチング素子のサイズを大きくする事で低減されるが、サイズの増加はコストの増加につながるため必要最低限に抑えなければならない。また、スイッチング素子としてNチャンネルMOSFETまたはNPNトランジスタとPチャンネルMOSFETまたはPNPトランジスタとを比較した場合、NチャンネルMOSFETまたはNPNトランジスタの方がPチャンネルMOSFETまたはPNPトランジスタよりもチップサイズを低減できるので好ましい。しかしながら、NチャンネルMOSFETまたはNPNトランジスタをドライブするためにはブートストラップ回路が必要となり、ブートストラップ回路を安価に構成する事が求められている。
特開平5―304768号公報(第1図) 特開2000−92822号公報 特開2007−195361号公報(第1図)
ここで、従来のブートストラップ型スイッチング電源回路の一構成例を図15に示す。図15に示す従来のブートストラップ型スイッチング電源回路は、ブートストラップ用ダイオードBD1及びブートストラップ用コンデンサBC1によって構成されるブートストラップ回路を備えている。
当該ブートストラップ回路では、端子T1に印加される入力電圧VINがスイッチング素子であるNチャンネルMOSFET1(以下、スイッチング素子1という)のゲート耐圧を超えない値であれば、スイッチング素子1がオフのとき、端子T2の電圧VOUTは−VF(VFはツェナーダイオードZD1の順方向電圧)となり、端子T3の電圧VBはVIN−VF1(VF1はブートストラップ用ダイオードBD1の順方向電圧)となり、入力電圧VINが印加されている端子T1からブートストラップ用ダイオードBD1を介してブートストラップ用コンデンサBC1に電流が流れ、ブートストラップ用コンデンサBC1が充電される。
そして、スイッチング素子1がオンになると、端子T2の電圧VOUTは−VFからVIN−VDS(VDSはスイッチング素子1のドレイン−ソース間電圧)に上昇し、この上昇分だけ端子T3の電圧VBも上昇する。これにより、スイッチング素子1にゲート駆動信号を供給するドライブ回路2の駆動電圧のレベルが高くなり、ゲート駆動信号のレベルを高くすることができる。
このような構成の図15に示す従来のブートストラップ型スイッチング電源回路では、入力電圧VINの変動に応じて端子T3の電圧VBひいてはスイッチング素子1を制御するゲート駆動信号のレベルが変動する。また、図15に示す従来のブートストラップ型スイッチングは降圧チョッパレギュレータであるため、入力電圧VINの範囲が低電圧から高電圧まで幅広い。しかしながら、入力電圧VINが高ければブートストラップ電圧(2VIN+VF−VF1−VDS)ひいてはスイッチング素子1を制御するゲート駆動信号のレベルも高くなるので、スイッチング素子1のゲート耐圧を超えないように入力電圧VINの上限を設定する必要があった。尚、図15に示すようにスイッチング素子1、ブートストラップ用ダイオードBD1、ドライブ回路2、及びドライブ回路2に供給する制御信号を生成する制御信号生成回路が1チップ化されたIC100で実現されている場合、通常スイッチング素子1はLDMOS(Laterally Diffused MOS)で構成されておりそのゲート耐圧は10V以下であることが多い。
入力電圧VINの設定に関する上記問題点を解消することができるブートストラップ型スイッチング電源回路が特許文献1で提案されている。特許文献1で提案されているブートストラップ型スイッチング電源回路は、ゲート駆動回路と入力電源端子との間に定電圧回路を設けることによって、ゲート駆動回路からスイッチング素子(出力パワートランジスタ) のゲートに供給されるゲート駆動電圧を、入力電源端子に印加される入力電圧の値にかかわらず一定値としている。しかしながら、ゲート駆動回路と入力電源端子との間に設けられる定電圧回路がスイッチング素子(出力パワートランジスタ)のソース電圧を基準とした定電圧回路となっているため、特許文献1で提案されているブートストラップ型スイッチング電源回路は非常に複雑な回路構成となっている。
また、特許文献1で提案されているブートストラップ型スイッチング電源回路よりも定電圧回路の構成を簡易化したブートストラップ型スイッチング電源回路の構成を図16に示す。尚、図16において図15と同一の部分には同一の符号を付す。
図16に示す従来のブートストラップ型スイッチング電源回路は、GNDを基準とした定電圧回路3とブートストラップ用ダイオードBD1とブートストラップ用コンデンサBC1とによって構成されるブートストラップ回路を備えている。定電圧回路3は、入力電圧VINを降圧して定電圧VCを生成する。
図16に示す従来のブートストラップ型スイッチング電源回路では、スイッチング素子1がオフのとき、端子T2の電圧VOUTは−VFとなり、端子T3の電圧VBはVC−VF1となり、定電圧回路3からブートストラップ用ダイオードBD1を介してブートストラップ用コンデンサBC1に電流が流れ、ブートストラップ用コンデンサBC1が充電される。そして、スイッチング素子1がオンになると、端子T2の電圧VOUTは−VFからVIN−VDSに上昇し、この上昇分だけ端子T3の電圧VBも上昇する。これにより、スイッチング素子1にゲート駆動信号を供給するドライブ回路2の駆動電圧のレベルが高くなり、ゲート駆動信号のレベルを高くすることができる。
図16に示す従来のブートストラップ型スイッチング電源回路では、GNDを基準とした定電圧回路3を用いているので、回路構成が簡単である。また、図16に示す従来のブートストラップ型スイッチング電源回路では、スイッチング素子1がオンのとき、端子T3の電圧VBがVC+VIN+VF−VF1−VDSとなり、ドライブ回路2の両端電圧がVC+VF−VF1となるので、スイッチング素子1を制御するゲート駆動信号が入力電圧VINに依存しない。
端子T3−T2間の電圧(VB−VOUT)がドライブ回路2の耐圧(通常5V系を使用)を越えないように、定電圧回路3から出力される定電圧VCをドライブ回路2の耐圧の上限に設定する。しかしながら、広範囲(例えば4.5V〜40V等)の入力電圧VINにて図16に示す従来のブートストラップ型スイッチング電源回路を使用したい場合、入力電圧VINが定電圧回路3から出力される定電圧VCの設定値を下回ると問題が生じる。例えば、定電圧回路3から出力される定電圧VCを5Vに設計した場合に入力電圧VINとして4.5Vが供給されると、定電圧回路3の出力電圧が4V以下となってしまい(図17参照)、ドライブ回路2に供給される電圧はブートストラップ用ダイオードBDの順方向電圧降下分を考慮すると4Vよりも更に低くなってしまう。その結果としてスイッチング素子1のゲートに低い電圧しか供給できなくなるため、スイッチング素子1のオン抵抗が低くなり、効率が低下する。入力電圧VINが定電圧回路3から出力される定電圧VCの設定値を下回っても、スイッチング素子1のオン抵抗が十分に小さくなるようにするためには、スイッチング素子1のサイズを大きく設計しなければならず、コストの増大を招く。
また、ドライブ回路2に対して低い電圧しか供給できなければ、ドライブ回路2のドライブ能力も制限され、5A以上等の大電流に対応したサイズの大きいスイッチング素子(パワートランジスタ)1をドライブすることが不可能となる。また、発振周波数の高周波化に対してもスイッチングの立ち上がり時間、立ち下がり時間、遅延時間が遅くなりスイッチング動作ができなくなる。
尚、特許文献3で提案されているスイッチング電源は、スイッチング素子(パワートランジスタ)のソース電位に応じてブートストラップ回路内のスイッチをオン/オフ制御しており、ブートストラップ回路に供給される電源電圧と、スイッチング素子(パワートランジスタ)のドレインに供給される電源電圧とが互いに異なるスイッチング電源、すなわち2電源タイプのスイッチング電源である。したがって、特許文献3で提案されているスイッチング電源は、上記において検討してきた1電源のブートストラップ型スイッチング電源回路に適用できるものではない。
また、昨今の低価格化に対応するため、スイッチング素子(パワートランジスタ)を含めた1チップブートストラップチョッパレギュレータを提供するためには、バイポーラ技術(エピ工程を含む)を必要とするブートストラップ用ダイオードと、パワートランジスタとして用いられているLDMOSトランジスタと、その他の回路部を構成するCMOS(Complementary MOS)トランジスタとを、単一のウェハ内に生成するBiCDMOS(Bipolar Complementary Double-diffused MOS)プロセスが必要となり、パワートランジスタをディスクリート部品にしなくて済む反面、1チップブートストラップチョッパレギュレータが高価になっている。また、高速発振に対応すべく、ブートストラップ用ダイオードをショットキーバリアダイオードとするためには、さらに高価なプロセスが必要となる。
本発明は、上記の状況に鑑み、発振周波数の高周波化及び入力電圧の広範囲化を図ることができる安価なブートストラップ型スイッチング電源回路及びそれを用いた電子機器を提供することを目的とする。
上記目的を達成するために本発明に係るスイッチング電源回路は、スイッチング素子と、前記スイッチング素子を駆動するドライブ回路と、前記ドライブ回路に電源供給するためのブートストラップ回路と、入力電圧を降圧して定電圧を得る定電圧回路とを備え、前記ブートストラップ回路が、前記定電圧回路から出力される電圧によってブートするモードと、前記入力電圧によってブートするモードを含む複数の動作モードを有する構成である。
このような構成によると、入力電圧が低下した場合にブートストラップ回路が動作モードを変更し、ドライブ回路への供給電圧の低下及びスイッチング素子のオン抵抗の増加を抑えることができるので、発振周波数の高周波化及び入力電圧の広範囲化を図ることができる。また、回路構成が簡単であり、スイッチング素子のサイズを大きくする必要がないので、低コスト化を図ることができる。
また、前記ブートストラップ回路が、アノードに前記定電圧回路から出力される電圧が供給される第1のブートストラップ用ダイオードと、アノードに前記入力電圧が供給される第2のブートストラップ用ダイオードとを備えるようにしてもよい。
また、外部から入力される外部制御信号により、前記ブートストラップ回路が、前記複数の動作モードから一つのモードを選択するようにしてもよい。
また、前記入力電圧を検出する入力電圧検出回路を備え、前記入力電圧検出回路によって検出された前記入力電圧が設定電圧より大きい場合は、前記ブートストラップ回路が、前記定電圧回路から出力される電圧によってブートするモードを選択し、前記入力電圧検出回路によって検出された前記入力電圧が設定電圧以下である場合は、前記ブートストラップ回路が、前記定電圧回路から出力される電圧によってブートするモード以外のモードを選択するようにしてもよい。
また、前記ブートストラップ回路が、前記第1のブートストラップ用ダイオードの代わりに第1のLDMOSを備え、前記第2のブートストラップ用ダイオードの代わりに第2のLDMOSを備えるようにしてもよい。
また、前記第1のLDMOSのゲート及びソースに前記定電圧回路の出力電圧が供給され、前記第2のLDMOSのゲート及びソースに前記入力電圧が供給され、前記第1のLDMOS及び前記第2のLDMOSのドレインが前記ドライブ回路に接続されており、前記第1のLDMOSのゲート及びソースとバックゲートとの接続/遮断の切り替え、前記第1のLDMOSのドレインとバックゲートとの接続/遮断の切り替え、前記第2のLDMOSのゲート及びソースとバックゲートとの接続/遮断の切り替え、並びに前記第2のLDMOSのドレインとバックゲートとの接続/遮断の切り替えが可能であるようにしてもよい。
また、前記入力電圧検出回路が、前記入力電圧と前記設定電圧との大小関係を比較するための比較回路を備えてもよい。
また、前記複数の動作モードが、前記スイッチング電源回路の出力電圧によってブートするモードを備えるようにしてもよい。この場合、前記入力電圧検出回路が、前記入力電圧と前記設定電圧との大小関係を比較するための第1の比較回路と、前記定電圧回路の出力電圧と前記スイッチング電源回路の出力電圧との大小関係を比較するための第2の比較回路とを備えるようにしてもよい。
また、上記目的を達成するために本発明に係る電子機器は、上記いずれかの構成のスイッチング電源回路を備えるようにしている。
本発明によると、入力電圧が低下した場合にブートストラップ回路が動作モードを変更し、ドライブ回路への供給電圧の低下及びスイッチング素子のオン抵抗の増加を抑えることができるので、発振周波数の高周波化及び入力電圧の広範囲化を図ることができる。また、回路構成が簡単であり、スイッチング素子のサイズを大きくする必要がないので、低コスト化を図ることができる。
本発明の実施形態について図面を参照して以下に説明する。本発明の第一実施形態に係るブートストラップ型スイッチング電源回路を図1に示す。尚、図1において、図16と同一の部分には同一の符号を付す。
図1に示すスイッチング電源回路は、スイッチング電源IC100と、外付け部品であるブートストラップ用コンデンサBC1、コイルL1、ショットキーバリアダイオードSBD1、抵抗R1、抵抗R2、及び出力コンデンサC1と、出力端子TOとを備えるチョッパレギュレータである。
スイッチング電源IC100の内部構成について以下に説明する。スイッチング電源IC100は、端子T1〜T4と、スイッチング素子1と、ドライブ回路2と、定電圧VC(例えば、5[V]のDC電圧)を出力する定電圧回路3と、電流検出部4と、メインロジック生成部5と、レベルシフト回路6と、ブートストラップ用ダイオードBD1及びBD2と、スイッチDW2とを備えている。
端子T1は、電流検出部4を介してスイッチング素子1のドレインと、スイッチSW2を介してブートストラップ用ダイオード2のカソードと、定電圧回路3の入力端とに接続される。定電圧回路3の出力端はブートストラップ用ダイオードD1のカソードに接続されている。そして、ブートストラップ用ダイオードD2のアノード及びブートストラップ用ダイオードD1のアノードが端子T3に接続され、スイッチング素子1のソースが端子T2に接続されている。
メインロジック生成部5は、発振器51と、インバータゲート52と、基準電圧源53と、コンパレータ54及び55と、フリップフロップ56と、NANDゲート57とによって構成されており、端子T4の電圧VFB及び電流検出部4の電流検出信号に基づいてロジック信号を生成する。
レベルシフト回路6及びドライブ回路2は、それぞれ端子T3と端子T2との間の電圧(VB−VOUT)を駆動電圧としている。レベルシフト回路6はメインロジック生成部5から出力されたロジック信号をレベルシフトしてドライブ回路2に送出する。ドライブ回路2はレベルシフト回路6から出力された信号に応じてゲート駆動信号を生成しそのゲート駆動信号をスイッチング素子1のゲートに送出する。
続いて、外付け部品の構成について以下に説明する。ブートストラップ用コンデンサBC1の一端が端子T3に接続され、ブートストラップ用コンデンサBC1の他端、コイルL1の一端、及びショットキーバリアダイオードSBD1のカソードが端子T2に接続される。ショットキーバリアダイオードSBD1のアノードがグランド電位に接続される。コイルL1の他端は、抵抗R1の一端、及び出力コンデンサC1の一端、及び出力電圧VOを出力する端子TOに接続される。抵抗R1の他端は、端子T4及び抵抗R2の一端に接続される。抵抗R2の他端及び出力コンデンサC1の他端はグランド電位に接続される。
図1に示すスイッチング電源回路のブートストラップ回路は、定電圧回路3と、ブートストラップ用ダイオードBD1と、スイッチSW2と、ブートストラップ用ダイオードBD2と、ブートストラップ用コンデンサBC1とによって構成されている。
入力電圧VINが定電圧回路3の定電圧VC以上である場合、定電圧回路3から出力される電圧は定電圧VCとなる。一方、入力電圧VINが定電圧回路3の定電圧VC未満である場合、定電圧回路3から出力される電圧は定電圧VC未満、さらには入力電圧VIN未満となる。そこで、入力電圧VINが設定電圧(定電圧回路3が定電圧VCの出力を維持できる入力電圧であって、レベルシフト回路6及びドライブ回路2の耐圧を越えない電圧、例えば6V)より大きい場合は、スイッチSW2をオフにして、定電圧回路3から出力される電圧によってブートするようにし、逆に、入力電圧VINが設定電圧以下である場合は、スイッチSW2をオンにして、入力電圧VINによってブートするようにする。
スイッチSW2をオフにして、定電圧回路3から出力される定電圧VCによってブートするようにすると、端子T3と端子T2との間の電圧(VB−VOUT)はVC−VF1+Vfとなる。ただし、VfはショットキーバリアダイオードSBD1の順方向電圧である。この端子T3と端子T2との間の電圧(VB−VOUT)を、レベルシフト回路6及びドライブ回路2内のトランジスタの耐圧(例えば5V)を越えない範囲でできる限り高い電圧に設定することにより、スイッチング素子1のゲート電圧を高く設定することができ、スイッチング素子1のオン抵抗が小さくなり、効率が向上する。また、端子T3と端子T2との間の電圧(VB−VOUT)を、レベルシフト回路6及びドライブ回路2内のトランジスタの耐圧(例えば5V)を越えない範囲でできる限り高い電圧に設定することにより、レベルシフト回路6及びドライブ回路2の遅延時間が抑制されるとともに、スイッチング素子1の立上り、立下り時間が早くなり、発振周波数の高周波化への対応が可能となる。
一方、スイッチSW2をオンにして、入力電圧VINによってブートするようにすると、端子T3と端子T2との間の電圧(VB−VOUT)はVIN−VF2+Vfとなり、定電圧回路3から出力される電圧によってブートするよりも、端子T3と端子T2との間の電圧(VB−VOUT)の低下を抑えることができる。
以上のような動作により、発振周波数の高周波化及び入力電圧の広範囲化を図ることができる。また、定電圧回路の構成が簡単であるため、安価である。
次に、本発明の第二実施形態に係るブートストラップ型スイッチング電源回路を図2に示す。尚、図2において、図1と同一の部分には同一の符号を付す。
図2に示すスイッチング電源回路では、図1に示すスイッチング電源回路において端子T1とブートストラップ用ダイオードBD2のアノードとの間に設けられていたスイッチSW2をブートストラップ用ダイオードBD2のカソードと端子T3との間に設け、さらに、スイッチSW1をブートストラップ用ダイオードBD1のカソードと端子T3との間に設けた構成である。
入力電圧VINが設定電圧(定電圧回路3が定電圧VCの出力を維持できる入力電圧であって、レベルシフト回路6及びドライブ回路2の耐圧を越えない電圧、例えば6V)より大きい場合は、スイッチSW1をオンにし、スイッチSW2をオフにし、入力電圧VINが設定電圧以下である場合は、スイッチSW1をオフにし、スイッチSW2をオンにする。このような動作により、図2に示すスイッチング電源回路は、図1に示すスイッチング電源回路と同様の効果を奏することができる。
ここで、図1に示すスイッチング電源回路の具体例、すなわちスイッチSW2のオン/オフを制御するスイッチ制御部を含む構成例を図3に示す。尚、図3において、図1と同一の部分には同一の符号を付す。
図3においては、端子T5、インバータゲート7、及びインバータゲート8が、スイッチ制御部に該当しており、最も安価なスイッチ制御部となる。図3に示す構成によると、端子T5に例えばHighレベルの信号、Lowレベルの信号のいずれかを入力することで、入力電圧VINと定電圧回路3の出力電圧のどちらによってブートするかを外部から選択することができる。したがって、入力使用条件を考慮し、ユーザーが、入力電圧VINと定電圧回路3の出力電圧のどちらによってブートするかを選択することができる。入力電圧VINによってブートする場合は、スイッチSW2をオンにし、定電圧回路3の出力電圧によってブートする場合は、スイッチSW1をオフにする。
次に、図1に示すスイッチング電源回路の他の具体例、すなわちスイッチSW2のオン/オフを制御するスイッチ制御部を含む他の構成例を図4に示す。尚、図4において、図1と同一の部分には同一の符号を付す。
図4においては、入力電圧検出回路9が、スイッチ制御部に該当しており、入力電圧VINの検出結果に応じて、入力電圧VINと定電圧回路3の出力電圧のどちらによってブートするかを選択している。
入力電圧検出回路9の一例を図5に示す。図5に示す入力電圧検出回路は、抵抗91及び92と、ヒステリシスコンパレータ93と、基準電圧源94と、インバータゲート95及び96とを備えており、基準電圧源94の基準電圧VREFと入力電圧VINの分圧VDとをヒステリシスコンパレータ93が比較して、入力電圧VINが設定電圧(定電圧回路3が定電圧VCの出力を維持できる入力電圧であって、レベルシフト回路6及びドライブ回路2の耐圧を越えない電圧、例えば6V)以下になれば、インバータゲート96がHighレベルの信号を出力してスイッチSW2(図5において不図示)をオンにする。
上述した図4に示すスイッチング電源回路において、入力電圧VINが設定電圧より高い場合の端子T3の電圧VBと端子T2の電圧VOUTの各波形及びスイッチSW2とスイッチング素子1の状態は図6に示すようになり、入力電圧VINが設定電圧より低い場合の端子T3の電圧VBと端子T2の電圧VOUTの各波形及びスイッチSW2とスイッチング素子1の状態は図7に示すようになる。
上述した図1〜図4に示すスイッチング電源回路では、ダイオード素子であるブートストラップ用ダイオードを用いていたが、ダイオード素子であるブートストラップ用ダイオードに代えてLDMOSを用いることで、ダイオードが不要になりエピ、埋め込みの工程を削減することができるため、安価なプロセスで製造可能となる。また、ダイオード素子であるブートストラップ用ダイオードに代えてLDMOSを用いることで、高速応答にも対応可能となる。さらに、LDMOSはスイッチを兼ねることもできるため、スイッチSW1やSW2を削減しコスト削減を図ることも可能である。
LDMOSは、例えば図8に示すような断面構造を有する、高中耐圧ドレイン電圧及び低オン抵抗の実現が可能な素子であり、一般的にドレイン耐圧は大きいが、ゲート耐圧及びソース耐圧は低い。したがって、ブートストラップにより高い電圧となる電圧VB(図6及び図7参照)がかかる端子T3にはLDMOSのドレインを接続する。
ブートストラップ用ダイオードをLDMOSに代えた図3に示すスイッチング電源回路の変形例を図9に示し、ブートストラップ用ダイオードをLDMOSに代えた図4に示すスイッチング電源回路の変形例を図10に示す。
図9及び図10に示すスイッチング電源回路では、LDMOS101のドレインを端子T3に接続し、LDMOS101のゲート及びソースを定電圧回路3の出力側に接続し、バックゲート制御回路10によりLDMOS101のバックゲートを制御する。LDMOS101のバックゲートがスイッチSW3を介してゲート及びソースに接続されスイッチSW4を介してドレインに接続されている。
また、図9及び図10に示すスイッチング電源回路では、LDMOS102のドレインを端子T3に接続し、LDMOS102のゲート及びソースを端子T1に接続し、バックゲート制御回路10によりLDMOS102のバックゲートを制御する。LDMOS102のバックゲートがスイッチSW5を介してゲート及びソースに接続されスイッチSW6を介してドレインに接続されている。
スイッチング素子1がオンである場合は、バックゲート制御回路10が、スイッチSW3及びSW5をオンにしスイッチSW4及びSW6をオフにして、LDMOS101及び102をオフにする。スイッチング素子1がオフであり且つ定電圧回路3から出力される電圧によってブートする場合は、バックゲート制御回路10が、スイッチSW4及びSW5をオンにしスイッチSW6及びSW6をオフにして、LDMOS101を逆方向にオンにし、LDMOS102をオフにする。スイッチング素子1がオフであり且つ入力電圧VINによってブートする場合は、バックゲート制御回路10が、スイッチSW3及びSW6をオンにしスイッチSW4及びSW5をオフにして、LDMOS101をオフにし、LDMOS102を逆方向にオンにする。
バックゲート制御回路10は、スイッチング素子1がオンであるかオフであるかをブート部制御回路11の出力に基づいて認識している。また、バックゲート制御回路10は、インバータゲート7及び8の出力又は入力電圧検出回路9の出力に基づいて、定電圧回路3から出力される電圧によってブートするか入力電圧VINによってブートするかを決定している。尚、図10に示すスイッチング電源回路では、入力電圧VINが設定電圧(定電圧回路3が定電圧VCの出力を維持できる入力電圧であって、レベルシフト回路6及びドライブ回路2の耐圧を越えない電圧、例えば6V)より高い場合に定電圧回路3から出力される電圧によってブートし、入力電圧VINが設定電圧以下の場合に、入力電圧VINによってブートするようにしている。
上述した図10に示すスイッチング電源回路において、入力電圧VINが設定電圧より高い場合の端子T3の電圧VBと端子T2の電圧VOUTの各波形並びにスイッチSW3〜SW6とLDMOS101及び102とスイッチング素子1の状態は図11に示すようになり、入力電圧VINが設定電圧より低い場合の端子T3の電圧VBと端子T2の電圧VOUTの各波形並びにスイッチSW3〜SW6とLDMOS101及び102とスイッチング素子1の状態は図12に示すようになる。
なお、スイッチSW3及びスイッチSW5はそれぞれPch電界効果トランジスタを用いることが可能であり、スイッチSW4及びスイッチSW6はそれぞれNch電界効果トランジスタを用いることが可能である。ただし、Pch電界効果トランジスタ、Nch電界効果トランジスタともに、ゲート、ソース、ドレイン全てにおいて高中耐圧でなければならない。
スイッチSW3として用いるPch電界効果トランジスタ(以下、PchトランジスタS3という)、スイッチSW5として用いるPch電界効果トランジスタ(以下、PchトランジスタS5という)の各バックゲートは定電圧回路3の出力側に接続され、スイッチSW4として用いるNch電界効果トランジスタ(以下、NchトランジスタS4という)、スイッチSW6として用いるNch電界効果トランジスタ(以下、NchトランジスタS6という)の各バックゲートはGNDに接続される。そして、ドライブ回路2の出力信号(スイッチング素子1のゲート信号)と同期した信号を、PchトランジスタS3、PchトランジスタS5、NchトランジスタS4、NchトランジスタS6の各ゲートに供給する。
PchトランジスタS3、PchトランジスタS5、NchトランジスタS4、NchトランジスタS6の各ゲート信号が同期していると、PchトランジスタS3、PchトランジスタS5、NchトランジスタS4、NchトランジスタS6の状態が同時に切り替わる。この場合、PchトランジスタS3、PchトランジスタS5、NchトランジスタS4、NchトランジスタS6が同時オンする時間が生じてしまう。同時オンの時間は1ns以下と非常に短いが、その時間においてLDMOS101及び102のソース‐ドレイン間が貫通してしまい、スイッチング素子1がオンしているときに貫通すれば、定電圧回路3の出力電圧を電源電圧として用いている低耐圧系回路(6V以下)は破壊してしまう。したがって、PchトランジスタS3、PchトランジスタS5、NchトランジスタS4、NchトランジスタS6の各ゲート信号に同時オフ期間ができるように、遅延した信号(例えば、PchトランジスタS3のゲート信号に対してPchトランジスタS5のゲート信号を遅延させ、NchトランジスタS4のゲート信号に対してNchトランジスタS6のゲート信号を遅延させる)を用いて、低耐圧系回路(6V以下)の破壊を回避するとよい。
次に、本発明の第三実施形態に係るブートストラップ型スイッチング電源回路を図13に示す。尚、図13において、図2と同一の部分には同一の符号を付す。
図13に示す本発明の第三実施形態に係るブートストラップ型スイッチング電源回路は、図2に示す本発明の第二実施形態に係るブートストラップ型スイッチング電源回路に、2ビットの外部制御信号を入力する端子T6及びT7と、端子TOに接続される端子T8と、カソードが端子T3に接続されるブートストラップ用ダイオードBD3と、ブートストラップ用ダイオードBD3のアノードと端子T8との間に設けられるスイッチSW7と、端子T6及びT7に入力された2ビットの外部制御信号に応じてスイッチSW1、SW2、及びSW7のいずれか一つをオンにするスイッチ制御回路12とを新たに設け、ブートストラップ用ダイオードBD1のカソードと端子T3との間に設けられていたスイッチSW1を定電圧回路3の出力側とブートストラップ用ダイオードBD1のアノードとの間に設けた構成である。
図1に示す本発明の第一実施形態に係るブートストラップ型スイッチング電源回路や図2に示す本発明の第二実施形態に係るブートストラップ型スイッチング電源回路が、入力電圧VINと定電圧回路3の出力電圧のどちらによってブートするかを選択しているのに対して、図13に示す本発明の第三実施形態に係るブートストラップ型スイッチング電源回路は、入力電圧VINと定電圧回路3の出力電圧と出力電圧VOのいずれかによってブートするかを選択している。
このため、図13に示す本発明の第三実施形態に係るブートストラップ型スイッチング電源回路は、入力電圧VINが定電圧回路3から出力される定電圧VCの設定値を下回り、定電圧回路3の出力電圧が定電圧VCよりも少し下がり、出力電圧VOが定電圧回路3の出力電圧よりも大きくなる場合に好適である。例えば、定電圧回路3が定電圧VCを出力可能な入力電圧VINが得られる場合はスイッチSW1をオンにしスイッチSW2及びSW3をオフにし、定電圧回路3が定電圧VCを出力可能な入力電圧VINが得られず、定電圧回路3の出力電圧が出力電圧VOよりも大きい場合はSW2をオンにしスイッチSW1及びSW3をオフにし、定電圧回路3が定電圧VCを出力可能な入力電圧VINが得られず、定電圧回路3の出力電圧が出力電圧VOよりも大きくない場合はSW3をオンにしスイッチSW1及びSW2をオフにするような2ビットの外部制御信号を端子T6及びT7に入力するとよい。
尚、図1〜図4に示すスイッチング電源回路において、ダイオード素子であるブートストラップ用ダイオードに代えてLDMOSを用いることが可能であるのと同様に、図13に示す本発明の第三実施形態に係るブートストラップ型スイッチング電源回路においても、ダイオード素子であるブートストラップ用ダイオードBD1〜BDに代えてLDMOSを用いることが可能である。
また、図13に示す本発明の第三実施形態に係るブートストラップ型スイッチング電源回路において、端子T6及びT7並びにスイッチ制御回路12に代えて、図14に示すスイッチ制御回路を設けるようにしてもよい。
スイッチSW1〜SW3をHighレベルの制御信号でオンになり、Lowレベルの制御信号でオフになるスイッチとし、さらに、定電圧回路3が定電圧VCを出力可能な入力電圧VINが得られるときに、入力電圧VINの分圧VDが基準電圧VREFよりも大きくなり、定電圧回路3が定電圧VCを出力可能な入力電圧VINが得られないときに、入力電圧VINの分圧VDが基準電圧VREF以下になるように、入力電圧VINを分圧する分圧抵抗の抵抗値及び基準電圧VREFの値を設定すると、定電圧回路3が定電圧VCを出力可能な入力電圧VINが得られる場合はスイッチSW1をオンにしスイッチSW2及びSW3をオフにする。定電圧回路3が定電圧VCを出力可能な入力電圧VINが得られず、定電圧回路3の出力電圧が出力電圧VOよりも大きい場合はSW2をオンにしスイッチSW1及びSW3をオフにし、定電圧回路3が定電圧VCを出力可能な入力電圧VINが得られず、定電圧回路3の出力電圧が出力電圧VOよりも大きくない場合はSW3をオンにしスイッチSW1及びSW2をオフにすることができる。
本発明に係るスイッチング電源回路は、LED駆動回路を含むものである(例:抵抗R1をLEDに置き換える)。本発明に係るスイッチング電源回路は電子機器全般に搭載可能であるが、特に低コスト、小型化が必要な次に示す電子機器に用いると好適である。
・カーオーディオなどの車戴機器
・液晶テレビ等各種テレビ、DVDビデオなどのAV機器
・CD−ROM装置、CD−R装置、DVD装置などのパソコン周辺機器
・携帯電話機の液晶画面バックライト用LEDドライバ
上記好適例の中でも、光ストレージ装置、液晶テレビなどの電子機器が特に好適である。
は、本発明の第一実施形態に係るブートストラップ型スイッチング電源回路の構成を示す図である。 は、本発明の第二実施形態に係るブートストラップ型スイッチング電源回路の構成を示す図である。 は、図1に示すスイッチング電源回路の具体例を示す図である。 は、図1に示すスイッチング電源回路の他の具体例を示す図である。 は、入力電圧検出回路の一例を示す図である。 は、入力電圧が設定電圧より高い場合の各部電圧波形及び各素子の状態を示す図である。 は、入力電圧が設定電圧より低い場合の各部電圧波形及び各素子の状態を示す図である。 は、LDMOSの断面構造を示す図である。 は、ブートストラップ用ダイオードをLDMOSに代えた図3に示すスイッチング電源回路の変形例を示す図である。 は、ブートストラップ用ダイオードをLDMOSに代えた図4に示すスイッチング電源回路の変形例を示す図である。 は、入力電圧が設定電圧より高い場合の各部電圧波形及び各素子の状態を示す図である。 は、入力電圧が設定電圧より低い場合の各部電圧波形及び各素子の状態を示す図である。 は、本発明の第三実施形態に係るブートストラップ型スイッチング電源回路の構成を示す図である。 は、スイッチ制御回路の一例を示す図である。 は、従来のブートストラップ型スイッチング電源回路の一構成例を示す図である。 は、従来のブートストラップ型スイッチング電源回路の他の構成例を示す図である。 は、定電圧回路の入出力電圧特性を示す図である。
符号の説明
1 スイッチング素子
2 ドライブ回路
3 定電圧回路
4 電流検出部
5 メインロジック生成部
6 レベルシフト回路
7、8 インバータゲート
9 入力電圧検出回路
10 バックゲート制御回路
11 ブート部制御回路
12 スイッチ制御回路
51 発振器
52 インバータゲート
53 基準電圧源
54、55 コンパレータ
56 フリップフロップ
57 NANDゲート
91、92 抵抗
93 ヒステリシスコンパレータ
94 基準電圧源
95、96 インバータゲート
100 スイッチング電源IC
101、102 LDMOS
BC1 ブートストラップ用コンデンサ
BD1〜BD3 ブートストラップ用ダイオード
C1 出力コンデンサ
L1 コイル
R1、R2 抵抗
SBD1 ショットキーバリアダイオード
SW1〜SW7 スイッチ
T1〜T8 端子
O 出力端子

Claims (10)

  1. スイッチング素子と、
    前記スイッチング素子を駆動するドライブ回路と、
    前記ドライブ回路に電源供給するためのブートストラップ回路と、
    入力電圧を降圧して定電圧を得る定電圧回路とを備え、
    前記ブートストラップ回路が、前記定電圧回路から出力される電圧によってブートするモードと、前記入力電圧によってブートするモードを含む複数の動作モードを有することを特徴とするスイッチング電源回路。
  2. 前記ブートストラップ回路が、アノードに前記定電圧回路から出力される電圧が供給される第1のブートストラップ用ダイオードと、アノードに前記入力電圧が供給される第2のブートストラップ用ダイオードとを備える請求項1に記載のスイッチング電源回路。
  3. 外部から入力される外部制御信号により、前記ブートストラップ回路が、前記複数の動作モードから一つのモードを選択する請求項1又は請求項2に記載のスイッチング電源回路。
  4. 前記入力電圧を検出する入力電圧検出回路を備え、
    前記入力電圧検出回路によって検出された前記入力電圧が設定電圧より大きい場合は、前記ブートストラップ回路が、前記定電圧回路から出力される電圧によってブートするモードを選択し、
    前記入力電圧検出回路によって検出された前記入力電圧が設定電圧以下である場合は、前記ブートストラップ回路が、前記定電圧回路から出力される電圧によってブートするモード以外のモードを選択する請求項1又は請求項2に記載のスイッチング電源回路。
  5. 前記ブートストラップ回路が、前記第1のブートストラップ用ダイオードの代わりに第1のLDMOSを備え、前記第2のブートストラップ用ダイオードの代わりに第2のLDMOSを備える請求項2に記載のスイッチング電源回路。
  6. 前記第1のLDMOSのゲート及びソースに前記定電圧回路の出力電圧が供給され、前記第2のLDMOSのゲート及びソースに前記入力電圧が供給され、前記第1のLDMOS及び前記第2のLDMOSのドレインが前記ドライブ回路に接続されており、
    前記第1のLDMOSのゲート及びソースとバックゲートとの接続/遮断の切り替え、前記第1のLDMOSのドレインとバックゲートとの接続/遮断の切り替え、前記第2のLDMOSのゲート及びソースとバックゲートとの接続/遮断の切り替え、並びに前記第2のLDMOSのドレインとバックゲートとの接続/遮断の切り替えが可能である請求項5に記載のスイッチング電源回路。
  7. 前記入力電圧を検出する入力電圧検出回路を備え、
    前記入力電圧検出回路が、前記入力電圧と前記設定電圧との大小関係を比較するための比較回路を備える請求項4〜6のいずれか1項に記載のスイッチング電源回路。
  8. 前記複数の動作モードが、前記スイッチング電源回路の出力電圧によってブートするモードを備える請求項1〜6のいずれか1項に記載のスイッチング電源回路。
  9. 前記入力電圧を検出する入力電圧検出回路を備え、
    前記入力電圧検出回路が、前記入力電圧と前記設定電圧との大小関係を比較するための第1の比較回路と、前記定電圧回路の出力電圧と前記スイッチング電源回路の出力電圧との大小関係を比較するための第2の比較回路とを備える請求項8に記載のスイッチング電源回路。
  10. 請求項1〜9のいずれか1項に記載のスイッチング電源回路を備えることを特徴とする電子機器。
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