KR20120041795A

KR20120041795A - 구동 회로, 구동 회로를 구비한 반도체 장치, 이들을 이용한 스위칭 레귤레이터 및 전자 기기

Info

Publication number: KR20120041795A
Application number: KR1020127006212A
Authority: KR
Inventors: 쇼타로 소마
Original assignee: 가부시키가이샤 리코
Priority date: 2010-07-08
Filing date: 2011-07-01
Publication date: 2012-05-02
Also published as: CN102577062B; KR101316327B1; CA2773513A1; EP2591546A1; EP2591546A4; WO2012005341A1; CN102577062A; JP2012019625A; US20130099846A1

Abstract

입력 단자와 출력 노드 사이에 접속되도록 구성된 스위칭 소자; 제1 전압을 생성하도록 구성되는 제1 전원 회로; 및 출력 노드의 전압을 기준 마이너스측 전원 전압으로서 이용하고, 제1 전압을 플러스측 전원 전압으로서 이용하여, 출력에 의해 상기 스위칭 소자를 구동하도록 구성되는 제1 드라이빙 회로를 포함하는 구동 회로가 개시된다. 출력 노드의 전압은 제1 전원 회로의 기준 마이너스측 전원 전압으로서 이용된다.

Description

구동 회로, 구동 회로를 구비한 반도체 장치, 이들을 이용한 스위칭 레귤레이터 및 전자 기기{DRIVING CIRCUIT, SEMICONDUCTOR DEVICE HAVING DRIVING CIRCUIT, AND SWITCHING REGULATOR AND ELECTRONIC EQUIPMENT USING DRIVING CIRCUIT AND SEMICONDUCTOR DEVICE}

본 발명은, 스위칭 레귤레이터에 적용되는 구동 회로 기술에 관한 것으로, 특히 스위칭 소자로서 N 채널 MOSFET 또는 NPN 트랜지스터를 이용한 구동 회로, 그 구동 회로를 구비한 반도체 장치, 이들을 이용한 스위칭 레귤레이터 및 전자 기기에 관한 것이다.

지금까지는, 일반적으로 구동 회로의 스위칭 소자로서 P 채널 MOSFET 또는 PNP 트랜지스터가 이용되어 왔다. 그러나, 홀의 이동에 의해 도전 상태로 되는 P 채널 MOSFET 또는 PNP 트랜지스터가, N 채널 MOSFET 또는 NPN 트랜지스터보다 구동 성능이 낮은 것으로 알려져 있다.

그러나, 구동 성능을 향상시키기 위해서는 P 채널 MOSFET 또는 PNP 트랜지스터의 사이즈를 증가시켜야 하며, 이는 소형화가 곤란하게 되는 것 및 제조 비용의 증가라는 문제점을 야기한다. 이러한 문제점을 해소하기 위하여, 부트스트랩 기술을 이용하여 입력 전압 이상의 전압을 생성하여, 구동 소자로서 N 채널 MOSFET 또는 NPN 트랜지스터를 온/오프시키는 방법이 알려져 있다.

도 1은 부트스트랩 기술에 따른 구동 회로를 이용한 스위칭 레귤레이터의 종래예를 도시하는 도면이다. 도 2는 도 1에 도시된 스위칭 레귤레이터의 동작 전압 및 전류 파형의 일례를 나타내는 도면이다.

도 1에 있어서, M1은 스위칭 소자(N 채널 MOSFET)를 나타내며, 도면 부호 10는 구동 회로를 나타내며, VR(20)은 정전압 회로를 나타내며, D1은 정류용 다이오드를 나타내며, D2는 부트스트랩 다이오드를 나타내며, L1은 인덕터를 나타내며, LX는 접속 노드를 나타내며, VH는 전원 전압을 나타내며, VBST은 전압을 나타내며, C0는 커패시터를 나타내며, C1은 부트스트랩 커패시터를 나타내며, CP1은 스위칭 소자(M1)을 주기적에 스위칭시키기 위한 입력 신호(PWM 회로(도시하지 않음)로부터의 펄스 신호), Vout는 출력 전압을 나타낸다.

도 1에 도시되는 스위칭 레귤레이터에서, N 채널 MOSFET로서 기능하는 스위칭 소자(M1)가 오프되는 경우, 인덕터(L1)의 전류에 의해, 접속 노드(LX)의 전압은 정류용 다이오드(D1)의 순방향 전압 강하(Vf)에 대응하는 양만큼 마이너스가 된다(이후, 접속 노드(LX)가 "LO"상태에 있다고 표현). 이 때, 정전압 회로(VR)(20)가 부트스트랩 다이오드(D2)를 통하여, 부트스트랩 커패시터(C1)를 충전한다.

또한, 스위칭 소자(M1)가 온되는 경우, 접속 노드(LX)의 전압은 전원 전압(VH)보다 임의의 양(스위칭 소자(M1)의 온 저항 × 인덕터(L1)의 전류)만큼 강하한 전압이 된다(이후, 접속 노드(LX)가 "HI"상태에 있다고 표현). 일반적으로, 스위칭 소자(M1)의 온 저항은 매우 낮게 설정되어 있기 때문에, 접속 노드(LX)의 전압은 거의 전원 전압(VH)과 동일하게 된다. 이 때, 구동 회로(10)의 플러스측의 전원 전압은, 부트스트랩 커패시터(C1)의 동작에 따라서, 전원 전압(VH)보다 더 높은 전압(VBST)이 된다. 그 결과, 전원 전압(VH)보다 더 높은 전압(VBST)을 스위칭 소자(M1)에 공급할 수 있어, 스위치 소자(M1)의 구동 성능을 향상시킬 수 있다.

특허문헌 1 : 일본 특허 공개 제2009-131062호 공보

그러나, 도 1에 도시된 구동 회로에서는, 부트스트랩 커패시터(C1)의 전압(VBST)을 모니터할 수 없고, 부트스트랩 커패시터(C1)의 충전시의 전류로 인해 다이오드(D2)의 순방향 전압 강하(Vf)가 변동하고, 스위칭 소자(M1)가 오프되는 경우의 접속 노드(LX)의 전압으로 인해 부트스트랩 커패시터(C1)의 전압(VBST)이 변동한다.

스위칭 소자(M1)가 오프되어, 접속 노드(LX)의 전압이 "LO"상태가 되는 기간이 단축되는 경우, 부트스트랩 커패시터(C1)의 충전이 불충분하게 되어, 전압(VBST)이 충분히 상승하지 않는다(도 2 참조). 그 결과, 스위칭 소자(M1)의 구동 성능이 저하된다.

또한, 다이오드(D2)의 사이즈를 최대화시키도록 설정하지 않는 경우, 특히 스위칭 주파수가 높은 경우에 있어서, 접속 노드(LX)의 전압이 강하된 경우의 부트스트랩 커패시터(C1)의 충전 전류가 증가하여, 다이오드(D2)로 인한 정전압 회로(VR20)부터의 전압 강하가 증가한다.

또한, 스위칭 레귤레이터에 있어서, 부하가 가벼운 경우에는 다이오드(D1)가 전류 불연속 모드가 되어, 출력 전압(Vout)이 높은 경우, 접속 노드(LX)의 전압이 충분히 강하되지 않는 경우가 존재하여, 이는 차례로 부트스트랩 커패시터(C1)를 충전하는 것을 불가능하게 한다.

전술한 바와 같이, 부트스트랩 기술을 이용하는 경우에는, 부트스트랩 커패시터(C1)에의 안정된 전압 공급이 어렵고, 특히 부하가 가볍고 부하 전류가 발생하지 않는 경우에 부하 전류를 생성할 수 없으면 부트스트랩 커패시터(C1)를 충전할 수 없게 되고, 그 결과 스위칭 소자(M1)를 구동할 수 없다고 하는 문제가 있다.

본 발명은, 전술한 문제를 해소하여, 구동 회로의 출력 노드(접속 노드)가 높은 전압으로 유지되는 경우나, 스위칭 주파수와 부트스트랩 다이오드의 순방향 전압 강하(Vf)가 큰 경우에 있어서도 안정된 전압을 공급할 수 있고, 속도의 가속과 점유 면적의 감소를 가능하고, 발진 주파수의 변동, 불연속 모드, 접속노드가 "LO"상태에 있는 기간의 변동에 의해 영향을 받지 않고, 안정된 전원 전압을 공급할 수 있는 구동 회로를 제공할 수 있다. 또한, 본 발명은 구동 회로를 갖는 반도체 장치 및 그 구동 회로 및 반도체 장치를 갖는 스위칭 레귤레이터 및 전자 기기를 제공할 수 있다.

전술한 목적을 달성하기 위하여, 본 발명은 이하의 구성을 이용한다.

본 발명의 실시형태는, 입력 단자와 출력 노드 사이에 접속되도록 구성되는 스위칭 소자; 제1 전압을 생성하도록 구성되는 제1 전원 회로; 출력 노드의 전압을 기준 마이너스측 전압 전압으로서 이용하고 제1 전압을 플러스측 전원 전압으로서 이용하여, 출력에 의해 스위칭 소자를 구성하도록 구성되는 제1 구동 회로를 포함하는 구동 회로를 제공한다. 출력 노드의 전압은 제1 전원 회로의 기준 마이너스측 전원 전압으로서 이용된다.

도 1은 부트스트랩 기술을 이용한 종래의 다이오드 정류형 스위칭 레귤레이터를 도시한 도면이다.
도 2은 도 1에 도시된 종래의 다이오드 정류형 스위칭 레귤레이터의 전압 및 전류 파형의 일례를 도시한 도면이다.
도 3은 본 발명의 제1 실시형태에 따른 다이오드 정류형 스위칭 레귤레이터를 도시한 도면이다.
도 4는 본 발명의 제2 실시형태에 따른 다이오드 정류형 스위칭 레귤레이터를 도시한 도면이다.
도 5a는 본 발명의 제3 실시형태에 따른 다이오드 정류형 스위칭 레귤레이터를 도시한 도면이다.
도 5b는 본 발명의 제3 실시형태의 변형예에 따른 다이오드 정류형 스위칭 레귤레이터를 도시한 도면이다.
도 6은 본 발명의 제4 실시형태에 따른 다이오드 정류형 스위칭 레귤레이터를 도시한 도면이다.
도 7a는 본 발명의 제5 실시형태에 따른 다이오드 정류형 스위칭 레귤레이터를 도시한 도면이다.
도 7b는 본 발명의 제5 실시형태에 따른 다이오드 정류형 스위칭 레귤레이터에 있어서 비교기 대신에 인버터를 이용한 변형예를 도시하는 도면이다.
도 8은 본 발명의 제6 실시형태에 따른 다이오드 정류형 스위칭 레귤레이터를 도시한 도면이다.
도 9는 본 발명의 제7 실시형태에 따른 CMOS 구조의 단면을 도시한 도면이다.
도 10은 도 9에 도시된 CMOS 구조의 상면을 나타내는 도면이다.

이하, 첨부된 도면을 참조하여, 본 발명에 따른 구동 회로의 실시형태를 스위칭 레귤레이터에 적용한 예를 이용하여 상세히 설명한다.

(제1 실시형태)

도 3은 본 발명의 제1 실시형태에 따른 구동 회로를 구비한 다이오드 정류형 스위칭 레귤레이터를 도시하는 도면이며, 입력 전압을 정해진 정전압으로 변환하여 출력 단자로부터 출력하는 비동기 정류 방식의 강압형 스위칭 레귤레이터의 예이다.

도 3에 도시된 구동 회로부는, 스위칭 소자(M1), 정류용 다이오드(D1), 제1 구동 회로(10), 제1 전원 회로(30), 인덕터(L1), 및 출력 커패시터(Co)로 이루어 지며, 입력 단자(VH)와 출력 단자(Vout)를 구비한다.

이 실시형태에 따른 구동 회로는, 고내압 MOS 트랜지스터와 저내압 MOS 트랜지스터를 동일한 칩 상에 함께 집적한 반도체로 이루어져 있다. 입력 단자(IN)에는, 고내압 MOS 트랜지스터의 내전압 이하이며, 저내압 MOS 트랜지스터의 내전압 이상의 입력 전압(VH)이 입력된다. 이러한 이유로, 고내압 NMOS 트랜지스터를 스위칭 소자(M1)로서 이용한다.

도 3에 도시된 스위칭 레귤레이터에 있어서, 인덕터(L1) 및 출력 커패시터(Co)를 제외하는 각 회로를 하나의 IC상에 함께 집적할 수 있거나, 경우에 따라서는, 스위칭 소자(M1) 및/또는 정류용 다이오드(D1), 인덕터(L1) 및 출력 커패시터(Co)를 제외하는 각 회로를 하나의 IC상에 함께 집적할 수도 있다.

입력 단자(IN)와 정류용 다이오드(D1)의 캐소드 사이에 스위칭 소자(M1)가 접속되고, 정류용 다이오드(D1)의 애노드는 접지 전압(Vss)에 접속된다. 스위칭 소자(M1)와 정류용 다이오드(D1) 사이의 접속부를 접속 노드(구동 회로의 관점으로부터 고려한 경우에는 구동 회로의 "출력 노드")(LX)라고 하면, 접속 노드(LX)와 출력 단자(OUT) 사이에 인덕터(L1)가 접속되며, 출력 단자(OUT)와 접지 전압(Vss) 사이에 출력 커패시터(Co)가 접속된다.

이 실시형태에서, 스위칭 소자(M1)는 N 채널 트랜지스터로 이루어진다. 스위칭 소자(M1)로서 기능하는 N 채널 트랜지스터의 드레인은 입력 단자(IN)에 접속되며, 그 소스는 인덕터(L1)의 일단과 정류용 다이오드(D1)의 캐소드가 접속되어 있는 접속 노드(LX)에 접속되며, 그 게이트는 제1 구동 회로(10)의 출력에 접속된다.

제1 구동 회로(10)는, PWM 회로(도시하지 않음)로부터의 펄스 신호(CP1)를 수신하여, 그 입력 펄스 신호(CP1)에 응답하여 스위칭 소자(M1)을 온/오프 제어하며, 저내압 트랜지스터로 이루어져 있다.

제1 구동 회로(10)의 플러스측 전원은, 제1 전원 회로(30)에 접속된다. 또한, 제1 구동 회로의 마이너스측 전원은 스위칭 소자(M1)의 소스와 인덕터(L1)의 일단 사이의 접속 노드(LX)에 접속된다.

제1 전원 회로(30)는, 기준으로서 기능하는 마이너스측 전원인 접속 노드(LX)의 전압에, 저내압 MOS 트랜지스터의 내전압보다 낮은 전압 VBST을 부가하여, 그 부가된 전압을 출력하는 회로이다.

다음으로, 도 3에 도시된 다이오드 정류형 스위칭 레귤레이터의 동작을 설명한다.

(펄스 신호(CP1) : 로우 레벨 → 하이 레벨)

PWM 회로(도시하지 않음)로부터의 펄스 신호(CP1)가 하이 레벨에 있고, 제1 구동 회로(10)의 출력이 하이 레벨에 있는 경우, 스위칭 소자(M1)가 온되어 도전 상태가 된다.

스위칭 소자(M1)가 온되면, 접속 노드(LX)의 전위가 "HI"(하이 레벨)이 되고, 인덕터(L1)을 통해 출력 단자(Vout)의 전위도 상승한다. 이 때, 접속 노드(LX)의 전위는 거의 입력 전압(VH)과 동일하게 되어, 스위칭 소자(M1)의 게이트 전압은, 접속 노드(LX)의 전위가 마이너스측 전원 전압으로 되어 있는 제1 전원 회로(30)에 따라서, 접속 노드(LX)의 전위보다 전압(VBST)만큼 더 높아지게 된다. 따라서, 스위칭 소자(M1)를 온 상태로 유지할 수 있다.

(펄스 신호(CP1) : 하이 레벨 → 로우 레벨)

다음으로, 펄스 신호(CP1)가 로우 레벨에 있고, 제1 구동 회로(10)의 출력이 로우 레벨에 있는 경우, 스위칭 소자(M1)가 오프되어 차단 상태가 된다.

스위칭 소자(M1)가 오프되면, 인덕터(L1)에의 전류는, 접지 전위(Vss)로부터 정류용 다이오드(D1)를 통해 인덕터(L1)로 공급된다. 따라서, 접속 노드(LX)의 전위는 접지 전위(Vss)보다 정류용 다이오드(D1)의 순방향 전압 강하 만큼 낮은 전압(LO)이 된다.

(펄스 신호(CP1) : 로우 레벨 → 하이 레벨)

펄스 신호(CP1)가 다시 하이 레벨에 있고, 제1 구동 회로(10)의 출력이 하이 레벨에 있는 경우, 스위칭 소자(M1)가 온되어 도전 상태가 된다. 따라서, 접속 노드(LX)의 전위가 상승하여 "HI"(하이 레벨)가 된다. 이하, 전술한 바와 유사한 같은 동작들을 반복하여 수행한다.

제1 전원 회로(30)는 접속 노드(LX)의 전위(마이너스측 전원 단자의 전압)에 기초하여 저내압 MOS 트랜지스터의 내전압보다 낮은 전압을 출력하는 회로이다. 또한, 제1 전원 회로(30)는 제1 전원 회로(30)의 마이너스측 전원 전압과 제1 구동 회로(10)의 마이너스측 전원 전압으로서 접속 노드(LX)의 전위를 공유한다. 그 결과, 제1 구동 회로(10)의 플러스측 전원 단자와 마이너스측 전원 단자 사이에 인가되는 전위차(전압)는, 제1 전원 회로(30)의 출력 전압(VBST)을 결코 초과하지 않는다. 따라서, 제1 구동 회로(10)는 저내압 트랜지스터로 이루어질 수 있다. 전술한 바와 같이, 제1 전원 회로(30)의 구성 요소로서 저내압 트랜지스터를 이용할 수 있기 때문에, 칩면적을 감소시킬 수 있고, 고속 응답을 달성할 수 있다.

(제2 실시형태)

도 4는 본 발명의 제1 실시형태에 따른 다이오드 정류형 스위칭 레귤레이터에서의 제1 전원 회로(30)를 보다 상세하게 도시한 도면이다.

도 4에 있어서, 제1 전원 회로(30)는, 출력 전압(VBST)을 제어하는 오차 증폭기(301), 드라이버(302), 정류 소자(303), 평활 커패시터(304), 참조 전압 회로(305), 레벨 시프트 드라이버(306), 귀환 저항(307), 및 저항(R1)을 구비한다.

이 실시형태에서는, 드라이버(302)와 레벨 시프트 드라이버(306)로서, 마이너스 임계 전압을 가진 트랜지스터(소위 공핍형 MOS 트랜지스터)를 이용한다. 드라이버(302)를 구성하는 N 채널 공핍형 트랜지스터의 드레인 단자는 정류 소자(303)에 접속된다.

레벨 시프트 드라이버(306)를 구성하는 N 채널 공핍형 트랜지스터의 소스는, 소스 폴로워 구조를 가지며, 저항(R1)과 드라이버(302)를 구성하는 N 채널 공핍형 트랜지스터의 게이트에 접속된다.

레벨 시프트 드라이버(306)를 구성하는 N 채널 공핍형 트랜지스터의 드레인 단자는, 드라이버(302)를 구성하는 N 채널 공핍형 트랜지스터의 드레인 단자에 접속된다.

오차 증폭기(301)의 반전 입력에는, 귀환 저항(307)에 의해 분압된 전압이 입력된다. 오차 증폭기(301)의 비반전 입력에는 참조 전압 회로(305)에 의해 참조 전압이 입력된다. 오차 증폭기(301)의 출력은 레벨 시프트 드라이버(306)를 구성하는 N 채널 공핍형 트랜지스터의 게이트에 접속된다. 평활 커패시터(304)는 접속 노드(LX)와 제1 전원 회로(30)의 출력 전압(VBST) 사이에 접속된다.

다음으로, 도 4에 도시된 다이오드 정류형 스위칭 레귤레이터의 동작을 설명한다.

우선, 평활 커패시터(304)에 전하가 축적되어 있지 않는 경우를 생각한다.

이 때, 전압(VBST)이 0V이므로, 오차 증폭기(301)의 플러스측 전원 단자의 전위는 0V 이다. 또한, 이 때, 스위칭 소자(M1)은 온되어 있지 않고, 접속 노드(LX)의 전위는 “LO"(로우 레벨)로 유지된다.

다음으로, 입력 단자(IN)에 전압이 인가되면, 정류 소자(303)가 순방향으로 바이어스되어, 드라이버(302)를 구성하는 N 채널 공핍형 트랜지스터와 레벨 시프트 드라이버(306)를 구성하는 N 채널 공핍형 트랜지스터는, 이들이 마이너스 임계 전압(공핍형)을 가지므로, 도전 상태가 된다.

드라이버(302)를 구성하는 N 채널 공핍형 트랜지스터와 레벨 시프트 드라이버(306)를 구성하는 N 채널 공핍형 트랜지스터의 임계 전압을 VTH_DEP(여기서, VTH_DEP<0 임)로서 나타낸다고 가정한다. 이 때, 레벨 시프트 드라이버(306)를 구성하는 N 채널 공핍형 트랜지스터의 소스 전압은 거의 전압 -VTH_DEP가 되고, 드라이버(302)를 구성하는 N 채널 공핍형 트랜지스터의 소스 전압은 -VTH_DEP × 2에 의해 산출되는 전압이 된다. 이 전압에 의해서, 참조 전압 회로(305)와 오차 증폭기(301)를 기동할 수 있는 레벨까지 전압(VBST)을 상승시킬 수 있다.

참조 전압 회로(305)와 오차 증폭기(301)를 기동하기 위한 전압이 불충분한 경우에, 상기 레벨 시프트 드라이버(306)의 구성에서와 같이, 접속단의 개수만을 증가시킬 필요가 있다. 참조 전압 회로(305)의 일례는 밴드갭 참조 회로 및 트랜지스터의 임계 전압을 이용한 회로를 포함한다.

오차 증폭기(301)와 참조 전압 회로(305)가 기동되면, 오차 증폭기(301)는, 전압(VBST)을 귀환 저항(307)에 의해 분압시킴으로써 획득된 전압과 참조 전압 회로(305)의 출력 전압이 동일한 전위를 가지도록, 레벨 시프트 드라이버(306)를 구성하는 N 채널 공핍형 트랜지스터의 게이트 전압을 제어함으로써, 전압(VBST)을 원하는 레벨로 설정할 수 있다. 이 때, 전압(VBST)은, 오차 증폭기(301)의 출력 전압보다 거의 -VTH_DEP × 2에 의해 산출된 전압만큼 더 높게 된다.

전압(VBST)이 제1 구동 회로(10)를 동작시킬 수 있는 전압을 초과하거나, 또는 전압(VBST)이 스위칭 소자(M1)을 온시킬 수 있는 전압을 초과하면, 펄스 신호(CP1)에 의해 스위칭 소자(M1)가 제어된다. 스위칭 소자(M1)가 온되면, 접속 노드(LX)가 "HI"(하이 레벨)가 되며, 전압(VBST)은 입력 단자에 인가되는 입력 전압(VH)보다 더 높게 된다.

이 때, 정류 소자(303)가 역바이어스되기 때문에, 전압(VBST)에서부터 입력 전압(VH)으로 전류가 역류하지 않고, 스위칭 소자(M1)의 게이트 전압은 접속 노드(LX)의 전압보다 전압(VBST)만큼 더 높게 된다. 그 결과, 스위칭 소자(M1)를 온 상태로 유지할 수 있다.

(제3 실시형태)

도 5a는 본 발명의 제3 실시형태를 도시하는 도면이며, 특히 도 4에 도시된 회로보다 적은 소자수로 실현된 회로를 도시한다. 도 5a에 도시된 드라이버(302), 정류 소자(303), 평활 커패시터(304), 레벨 시프트 드라이버(306), 및 저항(R1)의 기능을 도 4를 참조하여 위에서 설명하였으므로, 여기서는 중복되는 설명을 생략한다.

저항(R2)은 N 채널 트랜지스터(308)에 바이어스 전류를 공급하고, 레벨 시프트 드라이버(306)를 구성하는 N 채널 공핍형 트랜지스터의 게이트 전압은, 다이오드 접속된 다단의 N 채널 트랜지스터(308)에 의해 인가된다. 이 실시형태는, 도 4에 도시된 바와 같이 오차 증폭기를 이용한 경우와 비교하여 약간 정밀도가 저하되지만, 회로 구성을 간략화하여, 제1 전원 회로(30)의 사이즈를 감소시킬 수 있다.

도 5a에서, N 채널 트랜지스터(308)의 임계 전압을 VTH_ENH로서 나타낸다고 가정하면, 레벨 시프트 드라이버(306)를 구성하는 N 채널 공핍형 트랜지스터의 게이트 전압은 VTH_ENH × 2로 산출되는 전압되며, 전압(VBST)은 VTH_ENH × 2 - VTH_DEP × 2로 산출되는 전압이 된다.

전압(VBST)은 다이오드 접속된 N 채널 트랜지스터(308)의 단수, 또는 레벨 시프트 드라이버(306)의 단수를 변경함으로써 제어될 수 있다.

N 채널 트랜지스터(308)의 단수의 조정은, 다이오드 접속된 N 채널 트랜지스터의 직렬 접속의 수를 증감시키는 방식으로 수행된다. 또한, 레벨 시프트 드라이버(306)의 단수는, 드라이버(302)를 구성하는 N 채널 트랜지스터와 레벨 시프트 드라이버(306)를 구성하는 N 채널 트랜지스터 사이에 확립된 접속 관계와 동일한 접속 관계를, 레벨 시프트 드라이버(306)를 구성하는 N 채널 트랜지스터와 부가적으로 접속되는 레벨 시프트 드라이버를 구성하는 N 채널 트랜지스터 사이에 확립시키는 방식으로 증가될 수 있다.

도 5b는 N 채널 트랜지스터(308)의 단수가 3이고, 드라이버(302)의 단수가 1이고, 레벨 시프트 드라이버(306)의 단수가 2이고, 이하의 관계 즉, [N 채널 트랜지스터(308)의 단수 = 드라이버(302)의 단수 + 레벨 시프트 드라이버(306)의 단수]가 확립된 경우의 일례를 나타낸다.

또한, N 채널 트랜지스터(308)의 단수는, 드라이버(302)의 단수와 레벨 시프트 드라이버(306)의 단수의 합계와 동일한 것이 바람직하다. 이하, 그 이유를 설명한다.

N 채널 트랜지스터(308)의 임계 전압(VTH_ENH)과 N 채널 공핍형 트랜지스터의 임계 전압(VTH_DEP)는, 제조 공정의 관점에서, 동일한 방향으로 변동할 가능성이 높다. 또한, 트랜지스터의 특성상, N 채널 트랜지스터(308)의 임계 전압(VTH_ENH)과 N 채널 공핍형 트랜지스터의 임계 전압(VTH_DEP)은, 동일한 방향으로 변동한다. 따라서, N 채널 트랜지스터(308)의 임계 전압(VTH_ENH)이 +α만큼 변동했을 때, N 채널 공핍형 트랜지스터의 임계 전압(VTH_DEP)도 거의 +α만큼 변동한다.

드라이버(302)의 단수와 레벨 시프트 드라이버(306)의 단수의 총합이 N이고, 다이오드 접속된 N 채널 트랜지스터(308)의 단수를 M이라고 하면, 전압(VBST)은 VTH_ENH × N - VTH_DEP × M이 된다. 여기서 온도 및 제조 공정으로 인해, 레벨 시프트 드라이버(306)를 구성하는 N 채널 공핍형 트랜지스터의 임계 전압(VTH_DEP)과 다이오드 접속된 N 채널 트랜지스터(308)의 임계 전압(VTH_ENH)이 α만큼 변동했다고 하면, 전압(VBST)의 전위는 VTH_ENH × N - VTH_DEP × M + (N-M)×α로 산출된 전압이 된다. 여기서, 레벨 시프트 드라이버(306)의 단수 N과 다이오드 접속된 N 채널 트랜지스터(308)의 단수 M이 동일하면, 전압(VBST)은 VTH_ENH × N - VTH_DEP로 되어,　임계 전압의 변동이 상쇄된다. 이러한 이유로, N 채널 트랜지스터(308)의 단수를, 드라이버(302)의 단수와 레벨 시프트 드라이버(306)의 단수의 합계와 동일하게 하는 것이 바람직하다.

(제4 실시형태)

도 6은 본 발명의 제4 실시형태를 도시하는 도면이며, 특히 도 5a에 도시된 회로에 부트스트랩 기술을 이용한 회로를 도시한다.

도 5a에 도시된 회로에 있어서, N 채널 트랜지스터(308)의 임계 전압 또는 레벨 시프트 드라이버(306)를 구성하는 N 채널 공핍형 트랜지스터의 임계 전압이 크게 변동하는 경우에 있어서, 최대의 전압(VBST)이 저내압 소자의 전압을 초과하는 것이 허용되지 않는다. 그 결과, 이 경우에, 최소의 전압(VBST)이 감소되고, 스위칭 소자(M1)의 구동 성능이 감소된다.

도 6에서의 부트스트랩 기술에 따르면, 전압(VBST)은, 정전압 회로(20)의 출력 전압(VL)에서 다이오드(D2)에 의해 순방향 전압 강하(Vf)만큼 강하한 전압이다. 전압 강하(Vf)의 변동이, 다단 접속된 N 채널 트랜지스터(308)의 임계 전압의 변동 또는 레벨 시프트 드라이버(306)를 구성하는 N 채널 공핍형 트랜지스터의 임계 전압의 변동보다 작은 경우에, 전압(VBST)은 접속 노드(LX)의 전압이 LOW(로우 레벨)상태로 유지되어 있으면 비교적 안정화된다.

스위칭 레귤레이터에 있어서, 부하 전류가 작은 불연속 모드에서 전압(VL)에 의한 충전이 전혀 허용되지 않는다. 따라서, 전압(VBST)이 충전되지 않아, 차례로 스위칭 불량을 야기할 수 있다. 한편, 도 6에 도시된 회로는 정전압 회로(20)로부터의 출력 전압(VL)을 부트스트랩 다이오드(D2)를 통해 공급하는 구성과 도 5a에 도시된 제3 실시형태에 따른 구동 회로 양자를 갖는다. 따라서, 도 6에 도시된 회로는 스위칭 불량이 발생하지 않는다.

(제5 실시형태)

도 7a는 본 발명의 제5 실시형태를 도시하는 도면이며, 특히 도 2에 도시된 구동 회로에 있어서, 드라이버(302)를 구성하는 N 채널 공핍형 트랜지스터의 백게이트 및 레벨 시프트 드라이버(306)를 구성하는 N 채널 공핍형 트랜지스터의 백게이트를 전환하는 회로를 나타낸다.

도 7a에 도시된 회로에는, 전압(VBST)에 접속된 비반전 입력 및 입력 전압(VH)에 접속된 반전 입력을 갖는 비교기(309)가 제공된다. 상기 비교기(309)의 출력에 대하여, 회로는, 보디 다이오드가 도전 상태가 되지 않도록, 드라이버(302)를 구성하는 N 채널 공핍형 트랜지스터의 백게이트와 레벨 시프트 드라이버(306)를 구성하는 N 채널 공핍형 트랜지스터의 백게이트를 전환한다. 따라서, 회로는 도 4 내지 도 6에 도시된 정류 소자(303)가 불필요하게 된다.

(제5 실시형태의 변형예)

도 7b에 도시된 바와 같이, 도 7a에 도시된 비교기(309) 대신에, 플러스측 전원으로서 전압(VBST)을 이용하고, 마이너스측 전원으로서 접속 노드(LX)의 전압을 이용하고, 입력으로서 입력 전압(VH)을 이용하는 인버터를 이용할 수도 있다. 이 구성에 의해, 회로는, 보디 다이오드가 도전 상태가 되지 않도록, 드라이버(302)를 구성하는 N 채널 공핍형 트랜지스터의 백게이트와 레벨 시프트 드라이버(306)를 구성하는 N 채널 공핍형 트랜지스터의 백게이트를 전환할 수도 있다. 따라서, 회로는 도 4 내지 도 6에 도시된 바와 같이 정류 소자(303)가 불필요하게 된다. 비교기의 반전 임계값은 [전압(VBST) = 입력 전압(VH)]에 의해 산출되는 데 반하여, 인버터(309a)의 반전 임계값은, [전압(VBST) = 입력 전압(VH) + (전압(VBST) - 접속 노드(LX)의 전압)/2]에 의해 산출된다. 그러나, 회로는 구형파를 출력하기 때문에, 회로에서는 문제가 발생하지 않는다.

(제6 실시형태)

도 8은 본 발명의 제6 실시형태를 나타내는 도면이며, 특히 도 4에 도시된 구동 회로에서, 정류 소자(303)로서 다이오드 대신에 P 채널 트랜지스터(310)를 이용한 구성을 나타낸다.

P 채널 트랜지스터(310)의 백게이트는 드라이버(302) 및 레벨 시프트 드라이버(306)에 접속된다. 따라서, 전압(VBST)이 입력 전압(VH)보다 높은 경우에도, 회로는, P 채널 트랜지스터(310)를 오프시키기 위하여, P 채널 트랜지스터의 게이트를 제어한다.

도 8에 도시된 회로에는, 전압(VBST)에 접속된 비반전 입력 및 입력 전압(VH)에 접속된 반전 입력을 가진 비교기(309)가 제공된다. 회로는 상기 비교기(309)의 출력에 의해 P 채널 트랜지스터의 게이트를 제어함으로써, 전압(VBST)이 입력 전압(VH)보다 낮은 경우에 P 채널 트랜지스터가 온되고, 전압(VBST)이 입력 전압(VH)보다 높은 경우에 P 채널 트랜지스터가 오프된다.

(제6의 실시형태의 변형예)

도 7b에 도시된 회로의 경우에서와 같이, 도 8에 도시된 비교기(309) 대신에, 플러스측 전원으로서 전압(VBST)을 이용하고, 마이너스측 전원으로서 접속 노드(LX)의 전압을 이용하고, 입력으로서 입력 전압(VH)을 이용하는 인버터를 이용할 수도 있다. 회로는, 상기 인버터의 출력에 의해 P 채널 트랜지스터의 게이트를 제어함으로써, 전압(VBST)이 [입력 전압(VH) + (전압(VBST) - 접속 노드(LX)의 전압)]에 의해 산출된 전압보다 낮은 경우에, P 채널 트랜지스터가 온되며, 전압(VBST)이 [입력 전압(VH) + (전압(VBST) - 접속 노드(LX)의 전압)]에 의해 산출된 전압보다 높은 경우에, P 채널 트랜지스터가 오프된다. 인버터의 임계값은 비교기의 임계값과는 다르다. 그러나, 제5 실시형태의 변형예에서와 같이 회로가 구형파를 출력하므로, 회로에서는 문제가 발생하지 않는다.

(제7 실시형태)

본 발명의 제7 실시형태를 설명한다. 도 9는 제7 실시형태를 설명하기 위한 CMOS 구조의 단면도이며, 도 10은 도 9에 도시된 CMOS 구조를 상면에서 본 도면(평면도)이다.

도 9 및 도 10에 도시된 바와 같이, 제1 드라이빙 회로(10) 및 제1 전원 회로(30)은 각각 접속 노드(LX) 및 제1 전원 회로의 출력(VBST)에 접속된다. 접속 노드(LX)는 스위칭 소자(M1)에 의해, HI와 LO의 전압 사이에서 스위칭 동작을 수행한다. 반도체 기판(Psub)의 전압(VSS)과, 접속 노드(LX)와 제1 전원 회로(30)의 출력(VBST) 사이에 배열된 회로의 신호선은 기생 커패시터에 의해 결합되고, 노이즈가 발생하지 않도록 접속 노드(LX)에 의해 차폐된다.

접속 노드(LX)의 전압은, 제1 드라이빙 회로(10) 및 제1 전원 회로(30)로부터 본 경우에는 기준이 되기 때문에, 접속 노드(LX)와 신호선 사이의 기생 커패시턴스는 노이즈를 야기하지 않는다.

도 9는 신호선이 접속 노드(LX)에 의해서 차폐되는 예를 도시한다. 그러나, 신호선이 접속 노드(LX)보다는 제1 전압(VBST)에 의해 차폐되는 경우에도, 동일한 효과를 획득할 수 있다.

(제8 실시형태)

본 발명의 제8 실시형태는 반도체 장치의 실시형태이며, 여기서 전술한 구동회로 즉, 도 3 내지 도 8에서 인덕터(L1)와 출력 커패시터(Co)를 제외한 각 회로 부분을, 동일한 반도체 칩 상에 함께 집적한다. 경우에 따라서는, 스위칭 트랜지스터(M1) 및/또는 다이오드(D1), 인덕터(L1) 및 출력 커패시터(Co)를 제외한 각 회로 부분을 동일한 반도체칩 상에 함께 집적할 수도 있음에 주목한다.

(제9 실시형태)

본 발명의 제9 실시형태는 제1 실시형태 내지 제8 실시형태에서 설명된 구동 회로를 스위칭 레귤레이터에 적용한 경우를 지칭한다. 전술한 실시형태들에서, 본 발명에 따른 구동 회로를, 정류 소자로서 다이오드(D1)를 이용하는 다이오드 정류형 스위칭 레귤레이터에 적용한다. 그러나, 정류용 다이오드(D1) 대신에 FET를 이용하여, 클록에 동기시켜 적절한 타이밍에서 FET의 게이트를 on/off 제어하여, 정류 동작을 수행하게 하는 동기 정류형 스위칭 레귤레이터에, 당연히 구동 회로를 적용할 수 있다.

(제10 실시형태)

전술한 구동 회로, 반도체 장치, 및 스위칭 레귤레이터를 정전압을 필요로 하는 여러가지 전자 기기(가전 제품, 음향 제품, 휴대용 전자 기기 등)에 적용할 수 있다. 이를 고려하여, 본 발명에 따른 전자 기기는, 전술한 실시형태들에 따른 구동 회로, 반도체 장치, 또는 스위칭 레귤레이터(다이오드 정류형 및 동기 정류형)를 포함하는 모든 전자 기기를 포함한다.

전술한 바와 같이, 본 발명의 실시형태들은 이하의 효과를 제공할 수 있다.

본 발명의 실시형태들에 따르면, 구동 회로의 출력 노드가 높은 전압으로 유지되고, 스위칭 주파수 및 부트스트랩 다이오드의 순방향 전압 강하(Vf)가 큰 경우에도, 전원 전압을 제1 드라이빙 회로에 안정되게 공급할 수 있다.

또한, 고내압 소자와 저내압 소자를 동일한 반도체칩 상에 함께 집적하여, 저내압 소자의 내전압보다 더 큰 입력 전압을 상기 입력 단자에 입력하는 구성에서는, 구동 성능이 높은 저내압 소자를, 전원으로서 제1 전압을 이용하는 회로에 적용함으로써, 구동 회로는 속도를 가속시키고 점유 면적을 감소시킬 수 있다.

또한, 반도체 기판에서 본 경우, 상기 구동 회로의 출력 노드 또는 제1 전압은 고속으로 변동한다. 따라서, 기생 커패시턴스로 인한 커플링 노이즈가 발생할 수도 있다. 그러나, 제조 시간에서 제1 전압과 출력 노드 사이의 신호가 제1 전압 또는 출력 노드에 의해 차폐되기 때문에, 반도체 기판부터의 커플링 노이즈를 제거할 수 있다.

또한, 구동 회로를 동일한 반도체칩 상에 함께 집적하여 반도체 장치를 구성하고, 그 구동 회로와 반도체 장치를 스위칭 레귤레이터, 특히 다이오드 정류형 스위칭 레귤레이터 또는 동기 정류형 스위칭 레귤레이터, 혹은 여러가지 전자 기기에 적용할 수 있다.

본 발명의 실시형태에 따르면, 발진 주파수의 변동, 불연속 모드, 접속 노드가 “L0” 상태에 있는 기간의 변동에 의해 영향을 받지 않고, 구동 회로의 전원을 안정되게 공급할 수 있는 구동 회로를 달성할 수 있다. 또한, 구동 회로를 갖는 반도체 장치와 그 구동 회로 및 반도체 장치를 갖는 스위칭 레귤레이터 및 전자 기기를 구현할 수도 있다.

본 출원은 2010년 7월 8일자로 출원된 일본 우선권 주장 출원 제2010-155792호에 기초하며, 그 전체 내용은 여기에 참조로서 통합된다.

Claims

입력 단자와 출력 노드 사이에 접속되도록 구성되는 스위칭 소자;
제1 전압을 생성하도록 구성되는 제1 전원 회로; 및
상기 출력 노드의 전압을 기준 마이너스측 전원 전압으로서 이용하고, 상기 제1 전압을 플러스측 전원 전압으로서 이용하여, 출력에 의해 상기 스위칭 소자를 구동하도록 구성되는 제1 구동 회로를 구비하며,
상기 출력 노드의 전압은, 상기 제1 전원 회로의 기준 마이너스측 전원 전압으로서 이용되는 것인 구동 회로.
제1항에 있어서, 상기 스위칭 소자는, 드레인 또는 컬렉터에 접속되는 입력 단자와 소스 또는 에미터에 접속되는 출력 노드를 갖는 N 채널 MOSFET 또는 NPN 트랜지스터인 것인 구동 회로.
제1항 또는 제2항에 있어서, 상기 제1 전원 회로는,
상기 입력 단자로부터의 입력 전압에 기초하여 상기 제1 전압을 출력하도록 구성되는 드라이버;
상기 드라이버와 직렬로 접속되고, 상기 제1 전압이 상기 입력 전압보다 높은 경우에 전류의 역류를 방지하도록 구성되는 정류 소자;
상기 출력 노드의 전압을 기준 마이너스측 전원 전압으로서 이용하고, 상기 제1 전압을 플러스측 전원 전압으로서 이용하여, 참조 전압을 출력하도록 구성되는 참조 전압 회로;
상기 제1 전압을 분압하여 그 분압된 전압을 오차 증폭기에 피드백하도록 구성되는 피드백 저항; 및
상기 참조 전압과, 상기 피드백 저항에 의해 분압된 전압이 공급되어, 출력에 의해 상기 제1 전압을 제어하도록 구성되는 오차 증폭기를 포함하는 것인 구동 회로.
제3항에 있어서, 상기 오차 증폭기는 상기 출력 노드의 전압을 기준 마이너스측 전원 전압으로서 이용하고, 상기 제1 전압을 플러스측 전원 전압으로서 이용하는 것인 구동 회로.
제3항 또는 제4항에 있어서, 상기 드라이버는 제1 N 채널 공핍형 트랜지스터인 것인 구동 회로.
제3항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 전압의 전압 레벨을 시프트시키도록 구성된 레벨 시프트 회로를 더 구비하는 구동 회로.
제6항에 있어서, 상기 레벨 시프트 회로는, 상기 오차 증폭기의 출력에 접속되는 게이트, 상기 드라이버를 형성하는 제1 N 채널 공핍형 트랜지스터의 드레인에 접속되는 드레인, 및 저항을 통해 상기 출력 노드에 접속되는 소스를 가지며, 상기 드라이버를 형성하는 제1 N 채널 공핍형 트랜지스터의 게이트에 접속되는 제2 N 채널 공핍형 트랜지스터로 구성되는 것인 구동 회로.
제1항 또는 제2항에 있어서, 상기 제1 전원 회로는,
입력 전압에 기초하여 상기 제1 전압을 출력하도록 구성되는 드라이버;
상기 드라이버와 직렬로 접속되고, 상기 제1 전압이 상기 입력 전압보다 높은 경우에 전류의 역류를 방지하도록 구성되는 정류 소자; 및
상기 드라이버를 제어하는 신호를 생성하기 위해서, 상기 제1 전압과 상기 출력 노드의 전압 사이에 제공되는, 캐스케이드 다이오드 접속된 N 채널 트랜지스터와 저항의 하나 이상의 단을 구비하도록 구성되는 직렬 회로를 포함하는 것인 구동 회로.
제8항에 있어서, 부트스트랩 다이오드를 통해 상기 제1 전압에 접속되는 출력을 가지도록 구성된 정전압 회로를 더 구비하는 구동 회로.
제8항 또는 제9항에 있어서, 상기 제1 전압의 전압 레벨을 시프트시키도록 구성된 레벨 시프트 회로를 더 구비하는 구동 회로.
제10항에 있어서, 상기 레벨 시프트 회로는, 상기 직렬 회로의 출력에 접속된 게이트, 상기 드라이버를 형성하는 제1 N 채널 공핍형 트랜지스터의 드레인에 접속되는 드레인, 및 저항을 통해 상기 출력 노드에 접속되는 소스를 가지며, 상기 드라이버를 형성하는 제1 N 채널 공핍형 트랜지스터의 게이트에 접속되는 제2 N 채널 공핍형 트랜지스터로 구성되는 것인 구동 회로.
제8항에 있어서, 상기 제1 전압의 전압 레벨을 시프트시키도록 구성된 복수단의 레벨 시프트 회로를 더 구비하며,
상기 직렬 회로에서의 N 채널 트랜지스터의 단수는 상기 레벨 시프트 회로의 단수와 상기 드라이버의 단수의 합계와 동일한 것인 구동 회로.
제3항 내지 제12항 중 어느 한 항에 있어서, 상기 제1 전원 회로는, 상기 제1 전압을 평활화하도록 구성된 커패시터를 포함하는 것인 구동 회로.
제7항 내지 제13항 중 어느 한 항에 있어서, 상기 정류 소자 대신에,
상기 제1 전압이 상기 입력 전압보다 큰 경우, 전류의 역류를 방지하기 위하여, 상기 제1 N 채널 공핍형 트랜지스터와 상기 제2 N 채널 공핍형 트랜지스터 중 어느 하나 또는 양자 모두의 백게이트들을 전환하도록 구성되는 스위칭 유닛을 더 구비하는 구동 회로.
제14항에 있어서, 상기 스위칭 유닛은, 상기 제1 전압을 상기 입력 전압과 비교하도록 구성되는 비교기, 또는 상기 제1 전압을 전원으로서 이용하고 상기 입력 전압을 입력으로서 이용하도록 구성되는 인버터인 것인 구동 회로.
제3항 내지 제13항 중 어느 한 항에 있어서, 상기 정류 소자는, 상기 제1 전압과 상기 입력 전압 사이에 접속되고, 상기 제1 전압이 상기 입력 전압보다 높은 경우에 오프되도록 구성되는 P 채널 트랜지스터인 것인 구동 회로.
제3항 내지 제13항 중 어느 한 항에 있어서, 상기 정류 소자는, 상기 입력 전압에 접속되는 애노드, 상기 제1 전압에 접속되는 캐소드를 가지며, 상기 제1 전압이 상기 입력 전압보다 높은 경우에 오프되도록 구성되는 다이오드인 것인 구동 회로.
제1항 내지 제17항 중 어느 한 항에 있어서, 고내압 소자와 저내압 소자는 동일한 반도체칩 상에 함께 집적되고,
입력 전압은, 상기 저내압 소자의 내전압 이상, 상기 고내압 소자의 내전압 이하로 설정되며,
상기 제1 전압은 상기 저내압 소자의 내전압 이하로 설정되며,
전원으로서 상기 제1 전압을 이용하는 회로는 상기 저내압 소자를 포함하며,
상기 스위칭 소자는 상기 고내압 소자를 포함하는 것인 구동 회로.
제1항 내지 제17항 중 어느 한 항에 있어서, 상기 제1 전압과 상기 출력 노드 사이에 배열된 회로의 신호는, 상기 제1 전압 또는 상기 출력 노드의 전압에 의해 차폐되는 것인 구동 회로.
제1항 내지 제19항 중 어느 한 항에 기재된 구동 회로가 동일한 반도체칩 상에 설치되어 있는 반도체 장치.
제1항 내지 제19항 중 어느 한 항에 기재된 구동 회로 또는 제20항에 기재된 반도체 장치를 이용한 스위칭 레귤레이터.
제1항 내지 제19항 중 어느 한 항에 기재된 구동 회로 또는 제20항에 기재된 반도체 장치를 이용한 다이오드 정류형 스위칭 레귤레이터.
제1항 내지 제19항 중 어느 한 항에 기재된 구동 회로 또는 제20항에 기재된 반도체 장치를 이용한 동기 정류형 스위칭 레귤레이터.
제1항 내지 제19항 중 어느 한 항에 기재된 구동 회로, 제20항에 기재된 반도체 장치 또는 제21항 내지 제23항 중 어느 한 항에 기재된 스위칭 레귤레이터를 이용하는 전자 기기.