JP4830507B2

JP4830507B2 - ブートストラップ回路

Info

Publication number: JP4830507B2
Application number: JP2006012498A
Authority: JP
Inventors: 耕平山田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2006-01-20
Filing date: 2006-01-20
Publication date: 2011-12-07
Anticipated expiration: 2026-01-20
Also published as: JP2007195361A

Description

本発明は、H(High)サイドのスイッチング素子としてNチャネルMOSFETを用いた電力変換装置において、上記スイッチング素子のゲート駆動電圧を生成するために用いられるブートストラップ回路に関するものである。

HサイドNMOS構成のＤＣ−ＤＣコンバータなどに用いられる一般的なブートストラップ回路を図３に示す。これは下記特許文献１および２等において従来回路として記載されているものと同じである。

図３に示した従来のHサイドNMOS構成のＤＣ−ＤＣコンバータは、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）およびL(Low)サイドのスイッチング素子（NチャネルMOSFET）M2（7）を所定の時比率で交互に導通させることで、入力電圧PVDDから、出力電圧Voutを作り出している。

図３において、電力変換装置（ＤＣ−ＤＣコンバータ）における従来のブートストラップ回路の動作について説明すると、初めにＬサイドのスイッチング素子（NチャネルMOSFET）M2（7）が導通状態で、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）は遮断状態にあるものとする。この時、節点M（5）の電位は概ね接地電位となっており、制御系の電源電圧VDDからダイオードD1（3）を通じてキャパシタC1（4）が充電される。Ｈサイドのスイッチング素子（NチャネルMOSFET）M1（6）のゲートは、キャパシタC1（4）両端（節点Y(2)−節点M(5)間）の電圧で動作するドライバDR1（8）によって駆動されるようになっている。

次にHサイドのスイッチング素子（NチャネルMOSFET）M1（6）が導通状態（その前にLサイドのスイッチング素子（NチャネルMOSFET）M2（7）は遮断している）となると、節点M（5）の電位は概ね入力電圧PVDDまで上昇するが、この時、節点Y（2）の電位も節点M（5）の電位にキャパシタC1（4）の両端電圧が上乗せされる形で同様に上昇するため、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）の駆動に必要な電圧は、常に確保されている。節点Y（2）の電位が、節点X（1）の電位よりも高くなると、ダイオードD1（3）が遮断状態となるため、キャパシタC1（4）に蓄えた電荷が放電されることはない。そして、再びLサイドのスイッチング素子（NチャネルMOSFET）M2（7）が導通すると、節点M（5）は概ね接地電位となり、この時、節点Y（2）の電位も同様に下降し（その前にＨサイドのスイッチング素子（NチャネルMOSFET）M1（6）は遮断している）、また制御系の電源電圧VDDからダイオードD1（3）を通じてキャパシタC1（4）が充電される。以下、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）およびLサイドのスイッチング素子（NチャネルMOSFET）M2（7）を決まった時比率で交互に導通するたびに、この動作を繰り返す。このように、図３に示したダイオードD1（3）は、節点X（1）よりも節点Y（2）の電位が低い時に導通してキャパシタC1（4）を充電し、節点X（1）よりも節点Y（2）の電位が高い時に遮断状態となりキャパシタC1（4）の放電を阻止する役割をしている。このような役割を持った、ダイオードD1（3）およびキャパシタC1（4）とから構成される回路を一般に‘ブートストラップ回路’と呼んでいる。
特開平１０−５６７７６号公報特開平９−２８５１１０号公報

しかし、上記ブートストラップ回路には、ダイオードD1（3）の順方向電圧降下により、キャパシタC1（4）に保持される電圧、すなわち、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）のゲート駆動電圧が小さくなるという問題点がある。特に、外付けのショットキーダイオードなどではなく、ダイオードD1（3）を集積回路内のPN接合ダイオード(図４参照)を用いて実現する場合には、0.6V程度の電圧降下を生じることになり、制御系の電源電圧VDDが低くなるほど、この影響が大きくなるという問題点がある。

さらに、CMOSプロセスで図４に示すようなPN接合ダイオードを実現する場合に、PN接合ダイオードの順方向電圧降下に加え、寄生PNPトランジスタ14を通じて制御系の電源電圧VDDから接地電位GNDに抜ける電流（その大きさは、製造プロセスに依存）が存在するという問題点もある。因みに図４にはPN接合ダイオードを機能させるためのアノードA（12）端子とカソードK（13）端子を寄生PNPトランジスタ14とともに図示している。

そこで本発明は、上記した課題を解決するため、電圧降下によりHサイドのスイッチング素子のゲート駆動電圧が小さくなるのを阻止するブートストラップ回路を提供することを目的とする。

本発明は、電位が固定された第一の端子と電位が変化する第二の端子との間に、前記第一の端子からみてスイッチング手段および第１のキャパシタをこの順に直列接続し、該第１のキャパシタの他端はスイッチ素子を介して接地電位に接続され、前記第一の端子の電位が前記スイッチング手段と前記第１のキャパシタの接続点の電位よりも高い時には、前記スイッチング手段を導通して前記第１のキャパシタを充電し、また、前記第一の端子の電位が前記スイッチング手段と前記第１のキャパシタの接続点の電位よりも低い時には、前記スイッチング手段を遮断する制御回路を備えるブートストラップ回路において、前記制御回路は、前記第１のキャパシタの両端電圧を電源として動作し、その出力により前記スイッチング手段の導通・遮断が定まるラッチ回路と、該ラッチ回路の入力と前記接地電位との間に接続された第２のキャパシタとを含んで構成されることを特徴とする。

本発明によれば、ダイオードの替わりに電圧降下の小さいスイッチング手段を用いるので、電圧降下によりHサイドのスイッチング素子のゲート駆動電圧が小さくなるのを阻止することができる。

以下、本発明の実施の形態を、図面を参照しながら説明する。
図１は、本発明の実施形態に係るブートストラップ回路の概略構成を示す回路ブロック図である。なお、図３に示した電力変換装置（ＤＣ−ＤＣコンバータ）における従来のブートストラップ回路と同一の記号または図示番号を付してあるものは同一の機能または動作をするものとして説明する。図１において本発明の実施形態に係るブートストラップ回路100は、制御系の電源電圧VDDに接続される第一の端子（11）と、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）のオン／オフによりその電位が変化する第二の端子（節点M(5)）との間に、ダイオードの順方向電圧降下より電圧降下が小さいスイッチング手段SW1（30）とブートストラップキャパシタC1（4）とをこの順に直列接続する構成と、上記第一の端子（11）の電位が第二の端子（5）の電位よりも高い時には、スイッチング手段SW1（30）を導通状態にし、また上記第一の端子（11）の電位が第二の端子（5）の電位よりも低い時には、スイッチング手段SW1（30）を遮断状態にする制御回路150を備えて構成される。制御回路150は、節点X（1）よりも節点Y（2）の電位が低い時、又は低い時の少なくとも一部期間にスイッチング手段SW1（30）を導通状態にし、また節点X（1）よりも節点Y（2）の電位が高い時はスイッチング手段SW1（30）を遮断状態にする。かような制御をすることによって、ブートストラップ回路において電圧降下によりHサイドのスイッチング素子のゲート駆動電圧が小さくなるのを阻止することができる。なお、制御系の電源電圧VDDは固定された電位状態に置かれているものである。

図２は、本発明の実施例を示すブートストラップ回路の構成を示す詳細回路図である。図２においては、図１で示したスイッチング手段SW1（30）および制御回路150を詳細な回路でもって示したものである。図２では図１に示したスイッチング手段SW1（30）を図３に示した従来のダイオード（3）よりも電圧降下が小さいPチャネルMOSFETから成るスイッチング素子M3（31）で構成している。PチャネルMOSFETから成るスイッチング素子M3（31）をHおよびLサイドのスイッチング素子（NチャネルMOSFET）M1（6）、M2（7）と区別するために制御側のスイッチング素子と呼ぶことにする。そして図２の制御側のスイッチング素子M3（31）を構成するPチャネルMOSFETのN-WELLは、派生する寄生ダイオード（32）の動作を考慮すると、節点Y（2）側に接続する必要がある。なお、寄生ダイオード（32）の順方向はPチャネルMOSFETのN-WELLを節点Y（2）側に接続するので図２に示すような節点X（1）から節点Y（2）に向かうものになる。もし制御側のスイッチング素子M3（31）を構成するPチャネルMOSFETのN-WELLを節点X（1）側に接続してしまうと、寄生ダイオード（32）の方向は図２に示すのとは逆となり、PチャネルMOSFETに派生する寄生ダイオード（32）が電荷の保持を妨げ、正常に動作しないので注意を要する。

また図２では制御回路150を、第１ないし第３のインバータU1（151）〜U3（153）、抵抗R1（154）、対接地間キャパシタCs（155）、放電防止スイッチング素子M4（156）、第１および第２のダイオードD1（157）、D2（158）とで構成している。第１ないし第３のインバータU1（151）〜U3（153）は、ブートストラップキャパシタC1（4）の電圧を電源として動作する。また第１および第２のインバータU1（151）、U2（152）および抵抗R1（154）でもってラッチ回路を構成する。第１および第２のダイオードD1（157）、D2（158）は、クランプ用であり、第１のインバータU1（151）の入力に過電圧が掛かるのを防止する。なお、ブートストラップキャパシタC1（4）に蓄えた電荷が微少期間ではあるが制御側のスイッチング素子（PチャネルMOSFET）M3（31）を通じて放電され、僅かに損失が生じるのを許容できれば放電防止スイッチング素子M4（156）を構成から除外してもよい。

次に、図２に示した本発明の実施例に係るブートストラップ回路の動作を電力変換装置（ＤＣ−ＤＣコンバータ）に付随する動作とともに説明する。図２に示した本発明の実施例に係るブートストラップ回路において、まず、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）が遮断状態、Lサイドのスイッチング素子（NチャネルMOSFET）M2（7）が導通状態となった瞬間を考える。この時、節点M（5）の電位が立ち下がるので、第１および第２のインバータU1（151）、U2（152）、抵抗R1（154）から構成されるラッチ回路には、対接地間キャパシタCs（155）を通じて立ち上がりパルスが入力され、第３のインバータU3（153）の出力は、Ｌレベルとなる。この結果、制御側のスイッチング素子（PチャネルMOSFET）M3（31）は導通して、ブートストラップキャパシタC1（4）が充電される。

次に、Lサイドのスイッチング素子（NチャネルMOSFET）M2（7）が遮断状態、Hサイドのスイッチング素子（NチャネルMOSFET）M1（6）が導通状態になると、節点M（5）の電位が（同時に、節点Y(2)の電位も）立ち上がるので、ラッチ回路には、対接地間キャパシタCs（155）を通じて立ち下がりパルスが入力され、第３のインバータU3（153）の出力はＨレベルとなり、制御側のスイッチング素子（PチャネルMOSFET）M3（31）は遮断状態となる。

この場合には、節点M（5）の立ち上がりを検出してから制御側のスイッチング素子（PチャネルMOSFET）M3（31）を遮断しているため、ブートストラップキャパシタC1（4）に蓄えた電荷が微少期間ではあるが制御側のスイッチング素子（PチャネルMOSFET）M3（31）を通じて放電され、損失が生じることになる。この損失を許容しないようにするには、電力変換装置（ＤＣ−ＤＣコンバータ）の制御部（図示せず）からLサイドのスイッチング素子（NチャネルMOSFET）M2（7）のゲートにドライバDR2（9）を通じて送られる遮断信号（図示せず）の送出と同時に該遮断信号を基に放電防止スイッチング素子M4（156）を微少期間導通させるスイッチング信号（図示せず）を生成して放電防止スイッチング素子M4（156）のゲートに送出して放電防止スイッチング素子M4（156）を微少期間導通させ、これによりラッチ回路の入力に立ち下がりパルスを送ることで、節点M（5）の電位が立ち上がる前に制御側のスイッチング素子（PチャネルMOSFET）M3（31）を遮断する。その結果、ブートストラップキャパシタC1（4）に蓄えた電荷が制御側のスイッチング素子（PチャネルMOSFET）M3（31）を通じて放電されることによる損失を防止することができる。

上記した放電防止スイッチング素子M4（156）の微少期間導通についてさらに説明すると、通常、電力変換装置（ＤＣ−ＤＣコンバータ）に設けられたHサイドおよびLサイドのスイッチング素子駆動用のドライバDR1（8）、DR2（9）は、当該ドライバに対する駆動指令が出されても直ぐには動作せずに動作までに時間を要する（これを遅延時間と称す）。ドライバDR2（9）への入力信号が立ち下がってからドライバDR2（9）の出力信号が立ち下がるまでの期間以外には放電防止スイッチング素子M4（156）が導通しないよう制御するロジック回路を設けることにより、Lサイドのスイッチング素子（NチャネルMOSFET）M2（7）が遮断する前に制御側のスイッチング素子（PチャネルMOSFET）M3（31）を遮断することができるため、ブートストラップキャパシタC1（4）に蓄えられた電荷が制御側のスイッチング素子（PチャネルMOSFET）M3（31）を通じて放電されることはない。上記ロジック回路の一つの例としては、ドライバDR2（9）への入力信号の立ち下がりでトリガーされ、その出力パルス幅がドライバDR2（9）の遅延時間より短いワンショット回路が挙げられる。このワンショット回路は、ドライバDR2（9）への入力信号が入力される奇数段のインバータを接続したインバータ回路を設け（その全遅延時間がドライバDR2（9）の遅延時間より短くなるようにしておく）、当該インバータ回路の出力信号とドライバDR2（9）への入力信号とのＮＯＲをとるようにしたものでもよい。また、上記ロジック回路の他の例としては、放電防止スイッチング素子M4（156）を直列接続された２つのスイッチング素子（NチャネルMOSFET）M4A，M4Bからなる複合素子として構成し、これに対し２つのスイッチング素子（NチャネルMOSFET）M4A，M4Bのうち一方のゲートにはドライバDR2（9）への入力信号の反転信号を入力し、他方のゲートにはドライバDR2（9）の出力信号を入力するようにしたものを挙げることができる。

本発明の実施の形態に係るブートストラップ回路の概略構成を示す回路ブロック図である。本発明の実施例を示すブートストラップ回路の構成を示す詳細回路図である。従来のブートストラップ回路の構成を示す図である。集積回路における従来の一般的なダイオードの実現例を示す図である。

符号の説明

１節点X
２節点Y
３ダイオード
４（ブートストラップ）キャパシタ(C1)
５節点M（第二の端子）
６ Hサイドのスイッチング素子（NチャネルMOSFET）M1
７ Lサイドのスイッチング素子（NチャネルMOSFET）M2
８ドライバDR1
９ドライバDR2
10、100 ブートストラップ回路
11 第一の端子
12 アノードA
13 カソードK
14 寄生PNPトランジスタ
30 スイッチング手段(SW1)
31 制御側のPチャネルMOSFETからなるスイッチング素子(M3)
150 制御回路
151 制御回路内の第１のインバータ(U1)
152 制御回路内の第２のインバータ(U2)
153 制御回路内の第３のインバータ(U3)
154 抵抗R1
155 対接地間キャパシタ(Cs)
156 放電防止スイッチング素子(M4)
157、158 クランプ用ダイオード

Claims

電位が固定された第一の端子と電位が変化する第二の端子との間に、前記第一の端子からみてスイッチング手段および第１のキャパシタをこの順に直列接続し、該第１のキャパシタの他端はスイッチ素子を介して接地電位に接続され、前記第一の端子の電位が前記スイッチング手段と前記第１のキャパシタの接続点の電位よりも高い時には、前記スイッチング手段を導通して前記第１のキャパシタを充電し、また、前記第一の端子の電位が前記スイッチング手段と前記第１のキャパシタの接続点の電位よりも低い時には、前記スイッチング手段を遮断する制御回路を備えるブートストラップ回路において、
前記制御回路は、前記第１のキャパシタの両端電圧を電源として動作し、その出力により前記スイッチング手段の導通・遮断が定まるラッチ回路と、該ラッチ回路の入力と前記接地電位との間に接続された第２のキャパシタとを含んで構成されることを特徴とするブートストラップ回路。
前記スイッチング手段をPチャネルMOSFETで構成したことを特徴とする請求項１記載のブートストラップ回路。
前記PチャネルMOSFETのN-WELLを前記第二の端子側に接続し前記PチャネルMOSFETに派生する寄生ダイオードの順方向を前記第一の端子から前記第二の端子に向かうようにしたことを特徴とする請求項２記載のブートストラップ回路。
前記制御回路は、前記第二の端子の電位が立ち上がる前に前記ラッチ回路の入力に立ち下がりパルスを微少期間供給して前記スイッチング手段を遮断するスイッチング素子を前記ラッチ回路の入力と前記接地電位との間に備えていることを特徴とする請求項１記載のブートストラップ回路。
前記スイッチング手段を遮断するスイッチング素子をNチャネルMOSFETで構成したことを特徴とする請求項４記載のブートストラップ回路。
請求項１ないし請求項５のいずれかに記載のブートストラップ回路をHサイドに設けたNチャネルMOSFETを使用するスイッチング電源に適用したことを特徴とするＤＣ−ＤＣコンバータ。