JP2008067369A

JP2008067369A - 切換装置

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Publication number: JP2008067369A
Application number: JP2007205697A
Authority: JP
Inventors: Hideyuki Kihara; 秀之木原; Katsumi Nagumo; 克己南雲
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-08-11
Filing date: 2007-08-07
Publication date: 2008-03-21

Abstract

【課題】切替対象の電圧源や切替制御電圧源の電圧変動にかかわらず電圧源を切替制御できる切換装置を提供する。
【解決手段】切換径路６１として、その電圧源の入力端子１と出力端子４との間に、ＰＭＯＳトランジスタ１０ａと１０ｂとのソースまたはドレイン電極との直列接続に、それらのバックゲート電極とを接続し、それらのトランジスタのゲート電極に接続され、ドレイン電極に負荷抵抗１２ａを有するＮＭＯＳトランジスタ１１ａと、同じく負荷抵抗１２ｂを有するＮＭＯＳトランジスタ１１ｂとを備え、切換制御用の論理インバータ１４の出力を受ける駆動回路とを装備する。
【選択図】図１ａ

Description

本発明は、電圧源と被供給装置との接続を選択的に切り替える切替装置に関する。

半導体個別または集積回路にて、複数の電圧源から任意の供給源を切換選択する従来手段として、大きさの違う２種類の電圧が入力され、そのうち一方の電圧を出力電圧として選択する場合に、第１の入力端子にかかる電圧が第２の入力端子にかかる電圧よりも低くなった場合でも、内部に設けられたトランジスタに過電流が流れないようにした供給電圧切換え回路が知られている（例えば、特許文献１参照）。

また、ＰＲＯＭのように、動作上電圧レベルが異なる複数の電源を半導体装置の内部において切換えて使用する場合に、電流パスが形成されにくく、電圧降下のない電源切り換えができる半導体装置の電源切換回路が知られている（例えば、特許文献２参照）。
特開２０００−１２４７８０号公報特許３１４８４５４号明細書

上記従来技術の課題について以下に説明する。なお、従来技術のＰチャネルＭＯＳまたはＮチャネルＭＯＳトランジスタを、それぞれ、ＰＭＯＳまたはＮＭＯＳトランジスタと呼称し、それらのゲート〜ソース間電圧については、ソース電極を基準電圧とし、その他の電圧値については、接地端子を基準電圧＝０Ｖとする。

第１に、上記の特許文献１の実施の形態を説明する図を図１２に示す。これには、切換制御論理インバータ電圧源電圧ＶＤＤｓｅｌを、電圧源の電圧ＶＤＤ１またはＶＤＤ２以上に維持しないと、その遮断側の電圧源が導通する課題があった。

すなわち、２つのエンハンスメント型ＰＭＯＳトランジスタＴｒ１１とＴｒ１２との電圧源入力端子１側または２側をソース電極、電圧源出力端子４側をドレイン電極とし、さらに、Ｔｒ１１のソース電圧をＶｓ１１、ゲート電圧をＶｇ１１、Ｔｒ１２のソース電圧をＶｓ１２、ドレイン電圧をＶｇ１２とすると、電圧源入力端子１または２に対し、それらのトランジスタのＰチャネルのいずれかを遮断状態とするためには、
（Ｖｇ１１−Ｖｓ１１）＞（Ｔｒ１１のゲート〜ソース間閾値電圧）・・式１
（Ｖｇ１２−Ｖｓ１２）＞（Ｔｒ１２のゲート〜ソース間閾値電圧）・・式２
の条件が必要である。

上記のソース電圧Ｖｓ１１またはＶｓ１２は、それぞれに電圧源電圧ＶＤＤ１またはＶＤＤ２に等しいので、それらを代入すると、
（Ｖｇ１１−ＶＤＤ１）＞（Ｔｒ１１のゲート〜ソース間閾値電圧）・・式３
（Ｖｇ１２−ＶＤＤ２）＞（Ｔｒ１２のゲート〜ソース間閾値電圧）・・式４
が必要である。

ここで、上記のトランジスタを制御する切換制御論理インバータ出力が、理想的に接地電圧から切換制御論理インバータ電圧源電圧ＶＤＤｓｅｌまで振幅する場合、ゲート電圧Ｖｇ１１とＶｇ１２とは、その電圧源電圧ＶＤＤｓｅｌに等しいので、それらを代入すると、
（ＶＤＤｓｅｌ−ＶＤＤ１）＞（Ｔｒ１１のゲート〜ソース間閾値電圧）・・式５
（ＶＤＤｓｅｌ−ＶＤＤ２）＞（Ｔｒ１２のゲート〜ソース間閾値電圧）・・式６
が必要である。

結局、一般的なゲート〜ソース間閾値電圧＝（−０.３〜−０.７）Ｖ程度に対し、上記のトランジスタの遮断条件であるゲート〜ソース間電圧＝０Ｖに設定するためには、
（ＶＤＤｓｅｌ−ＶＤＤ１）≧０Ｖ・・式７
（ＶＤＤｓｅｌ−ＶＤＤ２）≧０Ｖ・・式８
の条件が必要である。

従って、図１２の切換制御論理インバータ電圧源電圧ＶＤＤｓｅｌは、いずれの電圧源電圧ＶＤＤ１およびＶＤＤ２以上を維持することが必須であった。

これは、電圧源電圧ＶＤＤ１とＶＤＤ２とが既知であるか、または、遮断すべき電圧源電圧と上記の電圧源電圧ＶＤＤｓｅｌとが、上記の式７または式８を満たすように連動されることが必須であって、上記の電圧ＶＤＤ１とＶＤＤ２とに無条件に切換制御することが不可能であった。

第２に、上記の特許文献２の実施の形態である図２の引用例を図１３に示す。これには、２つの電圧源電圧差が、エンハンスメント型ＰＭＯＳトランジスタＴ１とＴ３とのそれぞれのＰチャネル電極とＮウェルとの境界面に不可避に生じる寄生ダイオードの順方向ダイオード電圧以上に広がると、その遮断側の電圧源が導通する課題があった。

ここで、電圧源電圧ＶＢを電圧源出力電圧ＶＸとして選択する場合を考える。上記の特許文献２の実施の形態の図２のレベル変換回路１２ａ、１２ｂを、簡単化のため、それらの切換出力の等価スイッチ５１、５２に、それぞれに図１３の通りに置換すると、それらの等価スイッチ５１、５２による切換出力電圧は、等価スイッチ５１では接地電圧に、等価スイッチ５２では電圧源電圧ＶＢになる。

このため、上記のトランジスタＴ３とデプレッション型ＮＭＯＳトランジスタＴ４とが導通状態となり、上記のトランジスタＴ１とデプレッション型ＮＭＯＳトランジスタＴ２とが遮断状態となる。

上記の特許文献２の明細書の発明が解決しようとする課題の説明の通り、遮断側の上記のトランジスタＴ２の不十分な遮断性能のため、電圧源出力電圧ＶＸ（＝ＶＢ）は、上記のトランジスタＴ２のＮチャネルを通じ、上記のトランジスタＴ１のドレイン電圧に反映される。

ここで、上記のトランジスタＴ１の遮断条件として、そのソース電圧をＶｓ１、そのドレイン電圧をＶｄ１とし、そのソース電極〜Ｎウェル間に存在する寄生ダイオードＤｉ１の順方向ダイオード電圧をＶｆ１とした時、その寄生ダイオードＤｉ１が逆バイアス状態を維持するためには、
（Ｖｓ１−Ｖｄ１）＜Ｖｆ１・・・式９
の条件が必要である。

また、上記のソース電圧Ｖｓ１は、上記の電圧源電圧ＶＡと等しく、上記のドレイン電圧Ｖｄ１は、導通側トランジスタＴ３とＴ４、および、不完全遮断側トランジスタＴ２を通じて上記の電圧源出力電圧ＶＸ（＝ＶＢ）と等しいことから、それらを代入すると、
（ＶＡ−ＶＢ）＜Ｖｆ１・・・式１０
が必要である。

すなわち、遮断状態の電圧源電圧ＶＡが、導通側の電圧源電圧ＶＢより上記の寄生ダイオードＤｉ１の順方向ダイオード電圧Ｖｆ１以上の場合、電圧源入力端子１の遮断状態を維持することが不可能であった。

上記の課題は、図１２にて、電圧源の入力端子１を導通側、入力端子２を遮断側としても同様に生じるため、寄生ダイオードＤｉ３の順方向ダイオード電圧をＶｆ３とした時、結局、電圧源電圧ＶＡとＶＢとの関係において、
電圧源入力端子１を切換選択時に、
（ＶＡ−ＶＢ）≧ Ｖｆ１・・・式１１
電圧源入力端子２を切換選択時に、
（ＶＢ−ＶＡ）≧ Ｖｆ３・・・式１２
なる条件にて切換制御することが不可能であったことによる。

本発明は、上記従来の事情に鑑みてなされたものであって、切替対象の電圧源や切替制御電圧源の電圧変動にかかわらず、電圧源を切替制御できる切替装置を提供することを目的としている。

本発明の切替装置は、第１に、電圧源とその被供給装置との間で効率良く導通と遮断とを切り換える手段として、エンハンスメント型ＰＭＯＳトランジスタを用いる（第１の手段）。

第２に、上記のＰＭＯＳトランジスタに不可避に生じる寄生ダイオードを、一方が順バイアス状態の際、他方が逆バイアス状態となるように、上記の２つのＰＭＯＳトランジスタを直列接続し、電圧源を切換接続する（第２の手段）。この構成により、切換選択する電圧源の電圧変動に影響されることなく、電圧源を切替制御できる。

第３に、上記のＰＭＯＳトランジスタと、それらの切換制御回路との間に、上記の電圧源を電源電圧とし、その切換制御回路との共通な基準電圧に対し、それらの電圧源電圧と独立な閾値電圧による駆動回路を、エンハンスメント型ＮＭＯＳトランジスタにて構成する（第３の手段）。この構成により、切換選択する複数の電圧源と、それらを切換駆動する電圧源との電圧変動に影響されることなく、電圧源を切替制御できる。

本発明の切替装置は、複数の電圧源にそれぞれ接続される複数の入力端子と、被供給装置への出力端子とを具備し、複数の電圧源と被供給装置との接続を選択的に切り替える切替装置であって、前記複数の電圧源のそれぞれと被供給装置とを接続する各切替経路は、第１及び第２のエンハンスメント型ＰチャネルＭＯＳトランジスタを有し、前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのドレイン電極と、前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのソース電極とを接続し、前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極と、前記出力端子とを接続するとともに、前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極と、前記入力端子とを接続したものである。

上記構成によれば、２つのエンハンスメント型ＰチャネルＭＯＳトランジスタを直列に接続することにより、トランジスタに生じる寄生ダイオードを、一方が順バイアス状態の際、他方を逆バイアス状態とすることにより、複数の電圧源の電圧差が寄生ダイオードの順方向ダイオード電圧以上となった場合でも、遮断側の電圧源が導通することがなくなる。また、上記構成によれば、各トランジスタのゲート電極と被供給装置側または電圧源側端子とを同電位にすることにより、各トランジスタのゲート電極に接続される切替制御電圧源の電圧をレベル変換することができるため、切替制御電圧源の電圧が切替対象の電圧源の電圧より低い場合であっても、遮断側の電圧源が導通することがなくなる。したがって、上記構成によれば、切替対象の電圧源や切替制御電圧源の電圧変動にかかわらず電圧源を切替制御できる。

また、本発明の切替装置は、前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極には、前記複数の電圧源に接続される入力端子が第１の抵抗を介して接続され、前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極には、前記複数の電圧源への出力端子が第２の抵抗を介して接続されるものである。

また、本発明の切替装置は、第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極には、複数の電圧源に接続される入力端子が第１のレベルシフト回路を介して接続され、第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極には、複数の電圧源への出力端子が第２のレベルシフト回路を介して接続されるものである。

また、本発明の切替装置は、切替制御入力端子がそれぞれ第１および第２のＮチャネルＭＯＳトランジスタを介して前記第１および第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極に接続されるものである。

また、本発明の切替装置は、前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのバックゲート電極とソース電極が接続され、前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのバックゲート電極とドレイン電極が接続されたものである。

また、本発明の切替装置は、前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのバックゲート電極とドレイン電極が接続され、前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのバックゲート電極とソース電極が接続されたものである。

また、本発明の切替装置は、前記複数の電圧源と前記入力端子間の接続を切替る際、論理入力立ち上がりに遅延時間が設けられるよう構成される。

また、本発明の切替装置は、複数の電圧源にそれぞれ接続される複数の入力端子と、被供給装置への出力端子とを具備し、複数の電圧源と被供給装置との接続を選択的に切り替える切替装置であって、前記複数の電圧源のそれぞれと被供給装置とを接続する各切替経路は、第１及び第２のエンハンスメント型ＰチャネルＭＯＳトランジスタを有し、前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのソース電極と、前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのドレイン電極とを接続し、前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極と、前記出力端子とを接続するとともに、前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極と、前記入力端子とを接続したものである。

また、本発明の切替装置は、前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極を、前記電圧源と前記被供給装置との共通接続点の基準電圧から、前記電圧源への印加電圧まで駆動し、前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極を、前記基準電圧から、前記被供給装置への印加電圧まで駆動するものである。

さらに、本発明の切替装置は、前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極と、前記電圧源側端子とを抵抗を介して接続し、前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極と、前記被供給装置側端子とを抵抗を介して接続するものである。

本発明の切換装置によれば、第１に、使用中に電圧変動を伴う電池を電圧源として適用できる。

第２に、互いに排他使用し、異なる電圧源電圧を必要とする複数の信号入出力処理装置があって、その共通機能を、それらの端子と共に一本化した別途の処理装置にて置換できる場合、その別途の処理装置に対し、それらの電圧源を本発明の切換装置にて切換選択することで、従来の電圧源別に複数必要であった、それらの処理装置全体の実装規模を縮小化できる。

以下、本発明の実施の形態にかかる電源切換装置を、図面を参照して詳細に説明する。なお、本発明の実施の形態Ｉ、II、III、IVで説明するエンハンスメント型ＰチャネルＭ
ＯＳまたはＮチャネルＭＯＳトランジスタを、それぞれにＰＭＯＳまたはＮＭＯＳトランジスタと呼称し、さらに、大文字英字Ｖで始まる電圧変数名の内、それらのトランジスタ、または、等価スイッチのゲート〜ソース間電圧については、ソース電極を基準電圧とし、その他の電圧については、各図の接地端子７を基準電圧＝０Ｖとする。

（実施の形態Ｉ）
図１ａに、上記の第１の手段から第３の手段までの課題解決の手段としての実施の形態
Ｉを示す。図１ａの電圧源切換装置６に、電圧源を接続するための電圧源入力端子１と２と、その電圧源の被供給装置を接続するための電圧源出力端子４と、その入力端子１と出力端子４との間の電圧源切換径路６１と、同じく、その入力端子２と出力端子４との間の電圧源切換径路６２と、それらの入力端子１または２のいずれか一方を、その出力端子４に切換選択するための切換制御入力端子５を有する論理インバータ１４と論理バッファ２４とから構成される切換制御回路とを装備する。

上記の切換径路６１として、その電圧源の入力端子１と出力端子４との間に、ＰＭＯＳトランジスタ１０ａと１０ｂ（第１と第２のＰＭＯＳトランジスタ）とのソース又はドレイン電極の直列接続と、それらのトランジスタのゲート電極に接続され、ドレイン電極に負荷抵抗１２ａを有するＮＭＯＳトランジスタ１１ａと、同じく負荷抵抗１２ｂを有するＮＭＯＳトランジスタ１１ｂとを備え、上記の切換制御用の論理インバータ１４の出力を受ける駆動回路とを装備する。

同様に、上記の切換径路６２として、その電圧源の入力端子２と出力端子４との間に、ＰＭＯＳトランジスタ２０ａと２０ｂとのＰチャネル電極の直列接続と、それらのトランジスタのゲート電極に接続され、ドレイン電極に負荷抵抗２２ａを有するＮＭＯＳトランジスタ２１ａと、同じく負荷抵抗２２ｂを有するＮＭＯＳトランジスタ２１ｂとを備え、上記の切換制御用の論理バッファ２４の出力を受ける駆動回路とを装備する。

なお、図１ａでは、ＰＭＯＳトランジスタ１０ａ，１０ｂ，２０ａ，２０ｂをＮＭＯＳトランジスタ１１ａ，１１ｂ，２１ａ，２１ｂで駆動する例を示したが、ＰＭＯＳトランジスタ１０ａ，１０ｂ，２０ａ，２０ｂを電圧源の電圧で駆動できれば、ＮＭＯＳトランジスタ１１ａ，１１ｂ，２１ａ，２１ｂによる駆動に限定されるものではない。

図１ｂは、図１ａと同等の動作をするものとして、ＮＭＯＳトランジスタ１１ａおよび負荷抵抗１２ａを逆論理のレベルシフト回路１１ｃに置き換え、ＮＭＯＳトランジスタ１１ｂおよび負荷抵抗１２ｂを逆論理のレベルシフト回路１１ｄに置き換え、ＮＭＯＳトランジスタ２１ａおよび負荷抵抗２２ａを逆論理のレベルシフト回路２１ｃに置き換え、ＮＭＯＳトランジスタ２１ｂおよび負荷抵抗２２ｂを逆論理のレベルシフト回路２１ｄに置き換えたものである。

上記の論理インバータ１４と論理バッファ２４とは、上記の出力端子４に対し、切換制御入力端子５に論理Ｌの相当電圧を与えると上記の入力端子１を接続し、その入力端子５に論理Ｈの相当電圧を与えると上記の入力端子２を接続するように電圧源を切換制御する。

図１ａの上記ＰＭＯＳトランジスタ１０ａ、１０ｂ、２０ａ、２０ｂのＰチャネル電極を、上記の電圧源入力端子１または２から電圧源出力端子４への方向に、順にソース電極およびドレイン電極とする。

本発明の課題解決のための手段の実施の要点は、以下の２点である。第１に、上記の第２の手段の実施のため、上記の第２のＰＭＯＳトランジスタのソース電極と第１のドレイン電極との直結点に、それぞれに、それらのＰＭＯＳトランジスタのバックゲート電極（Ｎウェル電極）を接続する。

すなわち、上記のＰＭＯＳトランジスタに不可避に生じる寄生ダイオードを、上記の入力端子１または２のソース電極側と、上記の出力端子４のドレイン電極側とにアノード電極を構成させ、かつ、これらの２つの寄生ダイオードのカソード電極同士を対向させることで、それらのアノード電極間のいずれの電圧変動に対しても、それらの寄生ダイオードの順バイアス状態による貫通電流の影響を受けない電圧源の遮断径路を得る。

加えて、上記のＮＭＯＳトランジスタの負荷抵抗１２ａ、１２ｂ、２２ａ、２２ｂの上記のＮＭＯＳトランジスタのドレイン電極との接続点ではない他方を、それらの負荷抵抗と上記のＮＭＯＳトランジスタのドレイン電極との接続点に接続するゲート電極を有する上記のＰＭＯＳトランジスタの電圧源と異なる上記の入力端子１または２の電圧源と接続する。

すなわち、電圧源の遮断状態にある上記のＰＭＯＳトランジスタの直列接続において、電圧源の導通側と遮断側との電圧差により、上記の対向した２つの寄生ダイオードの内、逆バイアス状態となって、そのダイオードの寄生影響を受けないＰＭＯＳトランジスタ側のゲート電極に高電圧側の電圧源電圧を印加することで、そのトランジスタのゲート〜ソース間電圧≧０Ｖを維持し、良好な処断状態を得る。

従って、図１ａの通り、負荷抵抗の電圧源への接続先を、負荷抵抗１２ａと２２ａとは電圧源出力端子４に、負荷抵抗１２ｂと２２ｂとは電圧源入力端子１または２とにする、いわゆる、たすき掛け接続とする。

第２に、上記の第３の手段の実施のため、上記のＮＭＯＳトランジスタ２１ａ、２１ｂ、１１ａ、１１ｂの電圧源を上記の切換選択すべき電圧源にて供給し、それらのＮＭＯＳトランジスタのソース電極を、上記のインバータ１４とバッファ２４との接地電極と共通化し、それらのＮＭＯＳトランジスタのゲート〜ソース間を上記のインバータおよびバッファにて電圧駆動することで、それらの切換選択すべき電圧源電圧と無関係に、電圧源を切換選択する。すなわち、図１ａの通り、切換制御電圧源電圧ＶＤＤｓｅｌを電圧源入力端子１または２の印加電圧と独立に設定する。

上記の詳細を、図１ａの各トランジスタを等価スイッチとして置換した図３にて説明する。まず、図１ａを図３の等価回路に置換する過程を説明する。第１に、図１ａのＮＭＯＳトランジスタ１１ａと負荷抵抗１２ａ、ＮＭＯＳトランジスタ１１ｂと負荷抵抗１２ｂ、ＮＭＯＳトランジスタ２１ａと負荷抵抗２２ａ、ＮＭＯＳトランジスタ２１ｂと負荷抵抗２２ｂの組合せのそれぞれを、図３の等価スイッチ１３ａ、１３ｂ、２３ａ、２３ｂに置換する。

図１ａのＰＭＯＳトランジスタ１０ａ、１０ｂ、２０ａ、２０ｂのゲート入力抵抗値は、それらのソースおよびドレイン電極に対する酸化膜絶縁構造であるため、一般に数百ＭΩ以上と極端に大きい。

ここで、上記の電圧源切換装置６の電源利用率の高効率化のため、上記の負荷抵抗１２ａ、１２ｂ、２２ａ、２２ｂでの消費電流を数十μＡに抑える場合でも、電圧源電圧を数百Ｖ以下と仮定すれば、実用設計上、それらの負荷抵抗の上限値は、上記のゲート入力抵抗値に比較して２桁ほど低い数ＭΩ程であり、そのゲート入力抵抗値に比較して無視できると見積もれる。従って、簡略化のため、上記の各々のＮＭＯＳトランジスタと負荷抵抗との組合せは、それぞれに、図３の等価スイッチ１３ａ、１３ｂ、２３ａ、２３ｂに置換できる。

第２に、図１ａのＰＭＯＳトランジスタ１０ａ、１０ｂ、２０ａ、２０ｂに、寄生ダイオードＤｉ１ａ、Ｄｉ１ｂ、Ｄｉ２ａ、Ｄｉ２ｂを並列付加し、それぞれに、図３の等価スイッチ１ａ、１ｂ、２ａ、２ｂに置換する。

図２は、ＰＭＯＳトランジスタ直列接続部に関する説明図である。図１ａのＰＭＯＳトランジスタ１０ａと１０ｂとの抽出部を図２（ａ）に、図２（ａ）の半導体拡散の断面構造を図２（ｂ）に示す。図２（ａ）のＰＭＯＳトランジスタ１０ａと１０ｂとは、一般的に図２ｂの拡散構造により、不可避に生じるＰＮＰトランジスタＴｒ１ａとＴｒ１ｂとを寄生する。

ここで、ＰＭＯＳトランジスタ１０ａのドレイン電極Ｄ１ａとＰＭＯＳトランジスタ１０ｂのソース電極Ｓ１ｂと、バックゲート電極（Ｎ＋ウェル電極）Ｎ１１と、を直結すると、図２（ｂ）の通り、上記のトランジスタＴｒ１ａとＴｒ１ｂとに、それぞれに、コレクタ〜ベース電極間を短絡したエミッタ〜ベース電極間の寄生ダイオードが残る。

従って、簡略化のため、上記のＰＭＯＳトランジスタは、図２（ｂ）の寄生ＰＮＰトランジスタＴｒ１ａとＴｒ１ｂとに残る寄生ダイオードを、ソース電極Ｓ１ａとドレイン電極Ｄ１ａ間の寄生ダイオードＤｉ１ａ、ソース電極Ｓ１ｂとドレイン電極Ｄ１ｂ間の寄生ダイオードＤｉ１ｂとして、それぞれに、図２（ｃ）の通りに並列付加した図３の等価スイッチ１ａと１ｂとに置換できる。

上記の寄生ダイオードの付加は、同様に、図１ａのＰＭＯＳトランジスタ２０ａと２０ｂとにも適用できるので、結局、上記のＰＭＯＳおよびＮＭＯＳトランジスタの導通または遮断状態を表現する等価回路として、図１ａを図３に置換できる。図３を元に、切換制御入力端子５の切換制御入力電圧Ｖｉｎｓｅｌ＝論理Ｌの相当電圧の状態を図４に、同入力電圧Ｖｉｎｓｅｌ＝論理Ｈの相当電圧の状態を図５に示す。

始めに、上記の入力電圧Ｖｉｎｓｅｌ＝論理Ｌの条件である図４の状態を説明する。この条件では、ＰＭＯＳトランジスタの等価スイッチ１ａと１ｂとのＰチャネル、すなわち、ソース電極Ｓ１ａ〜ドレイン電極Ｄ１ａ間と、ソース電極Ｓ１ｂ〜ドレイン電極Ｄ１ｂ間と、が共に導通状態で、一方、ＰＭＯＳトランジスタの等価スイッチ２ａと２ｂとのＰチャネル、すなわち、ソース電極Ｓ２ａ〜ドレイン電極Ｄ２ａ間と、ソース電極Ｓ２ｂ〜ドレイン電極Ｄ２ｂ間と、が共に遮断状態となる。

従って、電圧源の入力端子１と出力端子４とが導通で、その入力端子２と出力端子４とが遮断の状態となり、その入力端子１に接続された電圧源電圧Ｖｉｎ１が選択され、電圧源出力端子４の電圧源出力電圧Ｖｏｕｔ＝Ｖｉｎ１となる。

上記の等価スイッチ１ａと１ｂとのゲート〜ソース間電圧Ｖｇｓ１ａとＶｇｓ１ｂとは、それらのＰチャネル導通抵抗を無視すると（−Ｖｉｎ１）となり、上記の電圧Ｖｉｎ１が、上記の等価スイッチ１ａと１ｂとのゲート〜ソース間閾値電圧以上なら、電圧源切換径路６１にて良好な導通状態を得る。

上記の等価スイッチ２ａのゲート〜ソース間電圧Ｖｇｓ２ａは、そのゲート電極Ｇ２ａに上記の導通側の等価スイッチ１ａと１ｂを通じた電圧源電圧Ｖｉｎ１が印加されるため、Ｖｇｓ２ａ＝（Ｖｉｎ１−Ｖｉｎ２）となる。

また、上記の等価スイッチ２ｂのゲート〜ソース間電圧Ｖｇｓ２ｂは、その等価スイッチ２ｂのゲート〜ソース間酸化膜絶縁抵抗が、その等価スイッチ２ａの寄生ダイオードＤｉ２ａの順バイアス抵抗より遥かに大きいため、そのダイオードＤｉ２ａの順バイアス時にて、Ｖｇｓ２ｂ≧０Ｖと見積もれる。

上記の等価スイッチ２ａと２ｂとのゲート〜ソース間電圧に注目すると、図４の電圧源の電圧差がＶｉｎ１＞Ｖｉｎ２の場合、上記のダイオードＤｉ２ｂが順バイアス状態にて貫通する一方、上記のダイオードＤｉ２ａが逆バイアスかつ絶縁状態にて寄生影響がなく、かつ、上記のゲート〜ソース間電圧Ｖｇｓ２ａ≧０Ｖが成立し、上記の等価スイッチ２ａにて良好な遮断状態を得る。
一般に、ＭＯＳトランジスタにおいて、ゲート〜ソース間閾値電圧を一定かつ安定させるため、そのＮウェル層をソース電極に接続し、そのバックゲート電圧をソース電圧に固定化する。
しかし、上記の等価スイッチ２ａの原型であるＰＭＯＳトランジスタ２０ａのバックゲート電圧は、図１ａの通り、そのドレイン電極Ｄ２ａに固定されるため、そのソース電極Ｓ２ａを基準とするゲート〜ソース間閾値電圧が一定しない。ところが、上記のダイオードＤｉ２ｂが順バイアス状態にて貫通する場合、上記のトランジスタ２０ａのバックゲート電圧は、そのソース電圧より高くなる。これは、バックゲート・バイアス効果により、上記のトランジスタ２０ａのゲート〜ソース間閾値電圧を深く、かつ、大きくする。そのため、上記の等価スイッチ２ａのゲート〜ソース間閾値電圧が変動しても、そのゲート〜ソース間電圧Ｖｇｓ２ａ≧０Ｖにて、上記の遮断状態を損なうことはない。

一方、図４の電圧差がＶｉｎ１＜Ｖｉｎ２の場合、上記のダイオードＤｉ２ａが順バイアス状態にて貫通する一方、上記のダイオードＤｉ２ｂが逆バイアスかつ絶縁状態にて規制影響かなく、かつ、上記の寄生ダイオードＤｉ２ａの順バイアス時のゲート〜ソース間電圧Ｖｇｓ２ｂ≧０Ｖが成立し、上記の等価スイッチ２ｂにて良好な遮断状態を得る。
等価スイッチ２ｂの原型であるＰＭＯＳトランジスタ２０ｂのバックゲート電圧は、図１ａの通り、そのソース電極Ｓ２ｂの電位に固定されるため、そのソース電極Ｓ２ｂを基準とするゲート〜ソース間閾値電圧は一定している。

他方、図４の電圧差がＶｉｎ１＝Ｖｉｎ２の場合、上記のダイオードＤｉ２ａとＤｉ２ｂとは、共に順バイアス状態にならないため、それらのダイオードの寄生影響がなく、Ｖｇｓ２ａ＝（Ｖｉｎ１−Ｖｉｎ２）＝０Ｖ、または、Ｖｇｓ２ｂ≧０Ｖのいずれかが成立し、上記の等価スイッチ２ａまたは２ｂにて良好な遮断状態を得る。
この場合、切り替える電圧源に電圧差がなく、等価スイッチ２ａの原型であるＰＭＯＳトランジスタ２０ａのソースとバックゲートとに電圧差が生じないため、そのゲート〜ソース間閾値電圧は、そのＰＭＯＳトランジスタ２０ａのソースとバックゲートとの電極接続時と等価となり、上記の等価スイッチ２ａでの遮断状態を損なうことはない。

次に、切換制御入力電圧Ｖｉｎｓｅｌ＝論理Ｈの相当電圧の条件である図５の状態を説明する。この条件では、ＰＭＯＳトランジスタの等価スイッチ２ａと２ｂとのＰチャネル、すなわち、ソース電極Ｓ２ａ〜ドレイン電極Ｄ２ａ間と、ソース電極Ｓ２ｂ〜ドレイン電極Ｄ２ｂ間と、が共に導通状態で、一方、ＰＭＯＳトランジスタの等価スイッチ１ａと１ｂとのＰチャネル、すなわち、ソース電極Ｓ１ａ〜ドレイン電極Ｄ１ａ間と、ソース電極Ｓ１ｂ〜ドレイン電極Ｄ１ｂ間と、が共に遮断状態となる。

従って、電圧源の入力端子２と出力端子４とが導通で、その入力端子１と出力端子４とが遮断の状態となり、その入力端子２に接続された電圧源電圧Ｖｉｎ２が選択され、電圧源出力端子４の電圧源出力電圧Ｖｏｕｔ＝Ｖｉｎ２となる。

上記の等価スイッチ２ａと２ｂとのゲート〜ソース間電圧Ｖｇｓ２ａとＶｇｓ２ｂとは、それらのＰチャネル導通抵抗を無視すると（−Ｖｉｎ２）となり、上記の電圧Ｖｉｎ２が、上記の等価スイッチ２ａと２ｂとのゲート〜ソース間閾値電圧以上なら、上記の等価スイッチ１ａと１ｂとの導通時と同様に、電圧源切換径路６２にて良好な導通状態を得る。

上記の等価スイッチ１ａのゲート〜ソース間電圧Ｖｇｓ１ａは、そのゲート電極Ｇ１ａに上記の導通側の等価スイッチ２ａと２ｂを通じた電圧源電圧Ｖｉｎ２が印加されるため、上記と同様に、Ｖｇｓ１ａ＝（Ｖｉｎ２−Ｖｉｎ１）となる。上記の等価スイッチ１ｂのゲート〜ソース間電圧Ｖｇｓ１ｂは、寄生ダイオードＤｉ１ａの順バイアス時にて、上記と同様に、Ｖｇｓ１ｂ≧０Ｖと見積もれる。

上記の等価スイッチ１ａと１ｂとのゲート〜ソース間電圧に注目すると、図５の電圧源の電圧差がＶｉｎ２＞Ｖｉｎ１の場合、上記のダイオードＤｉ１ｂが順バイアス状態にて貫通する一方、上記のダイオードＤｉ１ａが逆バイアスかつ絶縁状態にて寄生影響がなく、かつ、上記のゲート〜ソース間電圧Ｖｇｓ１ａ≧０Ｖが成立し、上記の等価スイッチ２ａの遮断時と同様に、上記の等価スイッチ１ａにて良好な遮断状態を得る。

一方、図５の電圧差がＶｉｎ２＜Ｖｉｎ１の場合、上記のダイオードＤｉ１ａが順バイアス状態にて貫通する一方、上記のダイオードＤｉ１ｂが逆バイアスかつ絶縁状態にて寄生影響がなく、かつ、上記のダイオードＤｉ１ａの順バイアス時のゲート〜ソース間電圧Ｖｇｓ１ｂ≧０Ｖが成立し、上記の等価スイッチ２ｂの遮断時と同様に、上記の等価スイッチ１ｂにて良好な遮断状態を得る。

他方、図５の電圧差がＶｉｎ２＝Ｖｉｎ１の場合、上記のダイオードＤｉ１ａとＤｉ１ｂとは、共に順バイアス状態にならないため、それらのダイオードの寄生影響がなく、Ｖｇｓ１ａ＝（Ｖｉｎ１−Ｖｉｎ２）＝０Ｖ、または、Ｖｇｓ１ｂ≧０Ｖのいずれかが成立し、上記の等価スイッチ２ａまたは２ｂの遮断時と同様に、上記の等価スイッチ１ａまたは１ｂにて良好な遮断状態を得る。

上記の説明の要点を、図６に示す。図６において、上記の導通性能は、点線矢印の起点項目の条件から、一方、上記の遮断性能は、実線矢印の起点項目の条件から得られる。

結局、図１ａは、図３、図４、図５との等価な置換であるため、図１の実施の形態Ｉの電圧源切換装置６において、電圧源入力端子１と２とに、ＰＭＯＳトランジスタ１０ａ、１０ｂ、２０ａ、２０ｂのゲート〜ソース間閾値電圧以上の正の電圧源が与えられると、それらの互いの電圧差に無関係に、電圧源出力端子４に接続の、その電圧源の被供給装置に対し、それらの電圧を切換接続する電圧源切換装置を実現できる。
尚、本実施の形態では、図２（ａ）乃至(ｃ)に示したように、第２のＰＭＯＳトランジスタのソース電極と第１のＰＭＯＳトランジスタのドレイン電極との直結点に、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタ各々のバックゲート電極が接続されていたが、図７（ａ）乃至(ｃ)に示したように、第１のＰＭＯＳトランジスタのバックゲート電極をそのソース電極に接続し、第２のＰＭＯＳトランジスタのバックゲート電極をそのドレイン電極に接続する構成にしても良い。この構成により、２つの寄生ダイオードは図７（ｃ）に示すようにアノード電極同士が対向するように構成されることになり、本実施の形態と同等の効果を得ることが可能となる。

（実施の形態II）
図８に、上記の実施の形態Ｉに関連する実施の形態IIを示す。図８は、図１ａの切換制御の論理インバータ１４と論理バッファ２４との直後に、それらの論理入力時にのみ立上がり遅延を与える論理入力立上がり遅延回路１５と２５とを挿入し、電圧源の遮断時刻に対し、その導通時刻を遅延させる。

これは、上記の図１ａの実施の形態Ｉの課題として、電圧源入力端子１から２へ、または、それらの入力端子２から１へ、互いに電圧源切換の際、ＰＭＯＳトランジスタ１０ａ、１０ｂ、２０ａ、２０ｂとが、同時かつ一時的に導通する瞬間を生じることを防止するためである。

これは、電圧源の遮断側であるＰＭＯＳトランジスタの導通状態への移行時間より、その導通側であるＰＭＯＳトランジスタのＰチャネルが電子で満たされた飽和状態から遮断状態への移行時間の方が、一般的に、長い傾向があることに起因する。

この場合、図４および図５の電圧源の被供給装置８に流れる電圧源電圧Ｖｉｎ１の入力電流Ｉｉｎ１、または、電圧源電圧Ｖｉｎ２の入力電流Ｉｉｎ２以外に、それらの電圧差（Ｖｉｎ１−Ｖｉｎ２）に応じた図９（ａ）に示す電圧源入力端子１〜２間の貫通電流Ｉｉｎ１２が生じる。

上記の貫通電流Ｉｉｎ１２は、それらの電圧源の電圧差絶対値｜Ｖｉｎ１−Ｖｉｎ２｜を、それらの電圧源の内部抵抗値と、ＰＭＯＳトランジスタ１０ａ、１０ｂ、２０ａ、２０ｂの導通抵抗値と、それらの接続配線抵抗値と、の和で除した値に相当する。一般的に、上記の内部抵抗と導通抵抗の和は、数Ω程と見積もられため、上記の貫通電流の尖頭値は、１Ａを越える場合がある。

上記の電流時間は、上記のＰＭＯＳトランジスタの切換時間であるμｓ程の瞬時であり、直流電流時の許容電流値より使用制限を緩和できるため、直ちに、電圧源切換によって上記の電圧源とＰＭＯＳトランジスタとが破壊に至ることはない。

しかし、以下の理由により、図９（ａ）の上記の貫通電流Ｉｉｎ１２の発生を防止する必要がある。第１に、上記の電圧源の適用例として、リチウム・イオン２次電池を挙げる場合、上記の貫通電流が、その電池の大電流流出時の発火や爆発等の防止のために内蔵している過電流防止回路の閾値電流値を越えると、その防止回路が働き、その２次電池の予想外の停止を生じる。第２に、実施の形態Ｉの電圧源切換装置がもたらす多数回の貫通電流Ｉｉｎ１２の発生のため、上記の電圧源とＰＭＯＳトランジスタとに、長期信頼性を損なう劣化を生じる。

このため、図８は、図１（ａ）に対し、論理入力立上がり遅延回路１５と２５とを挿入し、上記の２次電池の予想外の停止と長期信頼性を損なう劣化とを防止する。これにより、図９（ｂ）の通り、電圧源の入力端子１から２へ、または、それらの入力端子２から１へ、の切換の際、電圧源の遮断から導通状態へのＰＭＯＳトランジスタの切換を遅延し、その導通から遮断状態へのトランジスタとの瞬時導通状態を回避し、上記の貫通電流Ｉｉｎ１２の発生を防止する電圧源切換装置を実現できる。

（実施の形態III）
上記の実施の形態ＩおよびIIの応用例としての実施の形態IIIを図１０（ｂ）に示す。図１０（ａ）は、図１０（ｂ）の従来例の形態で、互いに異なる電圧源電圧を必要とする信号入出力処理装置９１、９２、９３が、それらの共通の信号入出力端子９を切換制御入力端子５にて、排他的に切換接続される状態を示す。

上記の処理装置９１、９２、９３は、一般的に、信号入出力端子９の電圧振幅仕様が異なるため、互いに異なる電圧源入力端子１、２、３を必要とした。このため、それらの電圧源電圧が共通であれば、上記の処理装置の一部を共通一本化できる場合であっても、それらの電源電圧が異なるため、従来、上記の処理装置９１、９２、９３のそれぞれに重複した機能をもたせる必要があり、図１０（ａ）の実装装置全体が大規模となる場合があった。

図１０（ｂ）では、上記の電圧源入力端子１、２、３と、上記の処理装置９１、９２、９３の共通一本化機能を置換した信号入出力端子９との間に、本実施の形態の電圧源切換装置６を接続し、図１０（ａ）の上記の処理装置９１、９２、９３の使用毎に、その切換制御入力端子５にて信号入出力端子９を切換接続する場合に代えて、その入力端子５にて上記の電圧源入力端子１、２、３を切換接続することで、図１０（ａ）の実装装置全体の規模縮小化を図る。

この場合、上記の実施の形態Ｉに対し、電圧源入力端子３を追加しているが、導通状態の電圧源は、上記の入力端子１、２、３のいずれか一つに限定されているため、図６において、電圧源電圧Ｖｉｎ２を、その入力端子３の電圧に、電圧源電圧Ｖｉｎ１を、その他の入力端子１または２の電圧のいずれかに読み替えることで、実施の形態Ｉと同様に、それらの互いの電圧差に無関係に、それらの電圧源を、その被供給装置に供給する電圧源切換装置を実現できる。

（実施の形態IV）
図４に対し、電圧源の被供給装置８と、電圧源入力端子１と２との電圧源とを、それぞれに置換した実施の形態IVを図１１に示す。図１１では、一つの電圧源を、その電圧源の２つの被供給装置の一方に切換接続する。

図１１において、ＰＭＯＳトランジスタ１０ａ、１０ｂ、２０ａ、２０ｂのＰチャネル電極を、図４と逆に、上記の電圧源出力端子４から電圧源入力端子１または２への方向に、順にソース電極およびドレイン電極とする。

上記の等価スイッチ１ａと１ｂとのゲート〜ソース間電圧Ｖｇｓ１ａとＶｇｓ１ｂとは、それらのＰチャネル導通抵抗を無視すると（−Ｖｉｎ４）となり、上記の電圧Ｖｉｎ１が、上記の等価スイッチ１ａと１ｂとのゲート〜ソース間閾値電圧以上なら、電圧源切換径路６１にて良好な導通状態を得る。

ここで、上記の電圧源が一つであるため、上記の入力端子１または２の電圧は、その電圧源電圧Ｖｉｎ４以下となる。この場合、電圧源の遮断側のＰＭＯＳトランジスタの等価スイッチ２ａについては、その寄生ダイオードＤｉ２ａが逆バイアス状態となり、そのゲート〜ソース間電圧Ｖｇｓ２ａ≧０Ｖ成立し、その等価スイッチ２ａにより、電圧源切換径路６２にて良好な遮断状態を得る。

加えて、上記の出力端子４から入力端子１へと、上記の出力端子４から入力端子２へと、以外に、上記の出力端子４と新たな電圧源入力端子を有する新たな電圧源切換径路を装備して、それを遮断状態にする場合においても、その径路の上記の等価スイッチ２ａに相当する新たなＰＭＯＳトランジスタにて、上記と同様に、その新たな切換径路にて良好な遮断状態を得る。

さらに、図１１において、上記の切換径路６１と６２とを共に導通状態にし、上記の被供給回路８１と８２とに共に電圧源を接続できるように、切換制御することができる。

本発明は、切替対象の電圧源や切替制御電圧源の電圧変動にかかわらず電圧源を切替制御できる効果を有し、電圧源と被供給装置との接続を選択的に切り替える切替装置等に有用である。

本発明の実施の形態Ｉにかかる電圧源切換装置（ＮＭＯＳトランジスタ駆動）を示す図本発明の実施の形態Ｉにかかる電圧源切換装置（レベルシフト回路駆動）を示す図本発明の実施の形態ＩにかかるＰＭＯＳトランジスタ直列接続部に関する説明図図２ｃの等価回路を反映した図１の等価回路を示す図本発明の実施の形態Ｉにおいて電圧源の入力端子１と出力端子４とを切換接続した図１の等価回路を示す図本発明の実施の形態Ｉにおいて電圧源の入力端子２と出力端子４とを切換接続した図１の等価回路を示す図図４と図５とにおける電圧源の電圧差条件と、ＰＭＯＳトランジスタ１ａ、１ｂ、２ａ、２ｂとの動作状態を示す図本発明の実施の形態Ｉにかかる別のＰＭＯＳトランジスタ直列接続部に関する説明図電圧源の遮断から導通移行時に遅延時間を付加する実施の形態IIの電圧源切換装置を示す図電圧源電流の時間経過を示す図本発明の実施の形態IIIにかかる電圧源切換装置を説明するための図図４に対し、電圧源と、その電圧源の被供給装置とを置換した実施の形態油IVの電圧源切換装置を示す図従来の供給電圧切換え回路の概略図従来の半導体装置の電源切換回路の概略図

符号の説明

１，２電圧源入力端子
１ａＰＭＯＳトランジスタ１０ａの寄生ダイオード反映の等価スイッチ
１ｂＰＭＯＳトランジスタ１０ｂの寄生ダイオード反映の等価スイッチ
２ａＰＭＯＳトランジスタ２０ａの寄生ダイオード反映の等価スイッチ
２ｂＰＭＯＳトランジスタ２０ｂの寄生ダイオード反映の等価スイッチ
４電圧源出力端子
５電圧源の切換制御入力端子
６電圧源切換径路６１、６２を含む、または、電圧源切換径路６１、６２、６３を含む電圧源切換装置
７各電圧値の基準となる接地端子
８，８１，８２電圧源の被供給装置
９信号入出力端子
１０ａ電圧源入力端子１と直結するＰＭＯＳトランジスタ
１０ｂＰＭＯＳトランジスタ１０ａと直結するＰＭＯＳトランジスタ
１１ａＰＭＯＳトランジスタ１０ａの導通または遮断を切換駆動するＮＭＯＳトランジスタ
１１ｂＰＭＯＳトランジスタ１０ｂの導通または遮断を切換駆動するＮＭＯＳトランジスタ
１１ｃ，１１ｄ，２１ｃ，２１ｄレベルシフト回路
１２ａＮＭＯＳトランジスタ１１ａのドレイン電極の負荷抵抗
１２ｂＮＭＯＳトランジスタ１１ｂのドレイン電極の負荷抵抗
１３ａＮＭＯＳトランジスタ１１ａと負荷抵抗１２ａとの等価スイッチ
１３ｂＮＭＯＳトランジスタ１１ｂと負荷抵抗１２ｂとの等価スイッチ
１４切換制御用の論理インバータ
１５電圧源切換径路６１の遮断から導通移行時の論理入力立上がり遅延回路
１６論理入力立下がり遅延回避用ダイオード
１７電圧源切換制御回路
２０ａ電圧源入力端子２と直結するＰＭＯＳトランジスタ
２０ｂＰＭＯＳトランジスタ２０ａと直結するＰＭＯＳトランジスタ
２１ａＰＭＯＳトランジスタ２０ａの導通または遮断を切換駆動するＮＭＯＳトランジスタ
２１ｂＰＭＯＳトランジスタ２０ｂの導通または遮断を切換駆動するＮＭＯＳトランジスタ
２２ａＮＭＯＳトランジスタ２１ａのドレイン電極側の負荷抵抗
２２ｂＮＭＯＳトランジスタ２１ｂのドレイン電極側の負荷抵抗
２３ａＮＭＯＳトランジスタ２１ａと負荷抵抗２２ａとの等価スイッチ
２３ｂＮＭＯＳトランジスタ２１ｂと負荷抵抗２２ｂとの等価スイッチ
２４切換制御用の論理バッファ
２５電圧源切換径路６２の遮断から導通移行時の論理入力立上がり遅延回路
５１従来のレベル変換回路の切換出力の等価スイッチ
５２従来のレベル変換回路の切換出力の等価スイッチ
６１電圧源の入力端子１〜出力端子４間の電圧源切換径路
６２電圧源の入力端子２〜出力端子４間の電圧源切換径路
６３電圧源の入力端子３〜出力端子４間の電圧源切換径路
９０信号入出力処理装置９１、９２，９３の共通機能を一本化した信号入出力処理装置
９１，９２，９３互いに異なる電圧源電圧を必要とする信号入出力処理装置
Ｄ１従来の電圧源入力端子１〜２間の貫通電流防止ダイオード
Ｄ１ａＰＭＯＳトランジスタ１０ａのドレイン電極
Ｄ１ｂＰＭＯＳトランジスタ１０ｂのドレイン電極
Ｄ２従来の電圧源入力端子１〜２間の貫通電流防止ダイオード
Ｄ２ａＰＭＯＳトランジスタ２０ａのドレイン電極
Ｄ２ｂＰＭＯＳトランジスタ２０ｂのドレイン電極
Ｄｉ１従来のＰＭＯＳトランジスタＴ１のソース電極〜Ｎウェル間の寄生ダイオードＤｉ１ａＰＭＯＳトランジスタ１０ａのソース電極〜Ｎウェル間の寄生ダイオード
Ｄｉ１ｂＰＭＯＳトランジスタ１０ｂのソース電極〜Ｎウェル間の寄生ダイオード
Ｄｉ２ａＰＭＯＳトランジスタ２０ａのソース電極〜Ｎウェル間の寄生ダイオード
Ｄｉ２ｂＰＭＯＳトランジスタ２０ｂのソース電極〜Ｎウェル間の寄生ダイオード
Ｄｉ３従来のＰＭＯＳトランジスタＴ３のソース電極〜Ｎウェル間の寄生ダイオードＧ１ａＰＭＯＳトランジスタ１０ａのゲート電極
Ｇ１ｂＰＭＯＳトランジスタ１０ｂのゲート電極
Ｇ２ａＰＭＯＳトランジスタ２０ａのゲート電極
Ｇ２ｂＰＭＯＳトランジスタ２０ｂのゲート電極
Ｉｉｎ１電圧源入力端子１の電圧源入力電流
Ｉｉｎ１２電圧源切換時の電圧源入力端子１〜２間の貫通電流
Ｉｉｎ２電圧源入力端子２の電圧源入力電流
Ｉｉｎ４電圧源出力端子４の電圧源入力電流
Ｎ１０ＰＭＯＳトランジスタ１０ａと１０ｂとを含むＮウェル断面
Ｎ１１ＰＭＯＳトランジスタ１０ａと１０ｂとのバックゲート電極
Ｐ１０ＰＭＯＳトランジスタ１０ａと１０ｂとを含むＰサブストレート断面
Ｓ１ａＰＭＯＳトランジスタ１０ａのソース電極
Ｓ１ｂＰＭＯＳトランジスタ１０ｂのソース電極
Ｓ２ａＰＭＯＳトランジスタ２０ａのソース電極
Ｓ２ｂＰＭＯＳトランジスタ２０ｂのソース電極
ｔ経過時間
Ｔ１，Ｔ３従来のエンハンスメント型ＰＭＯＳトランジスタ
Ｔ２，Ｔ４従来のデプレッション型ＮＭＯＳトランジスタ
ｔｄ１５論理入力立上がり遅延回路１５の遅延時間
ｔｄ２５論理入力立上がり遅延回路２５の遅延時間
Ｔｒ１１従来のＰＭＯＳトランジスタ
Ｔｒ１２従来のＰＭＯＳトランジスタ
Ｔｒ１ａＰＭＯＳトランジスタ１０ａの寄生ＰＮＰトランジスタ
Ｔｒ１ｂＰＭＯＳトランジスタ１０ｂの寄生ＰＮＰトランジスタ
ｔｓ１２電圧源入力端子１から２への切換制御入力時刻
ｔｓ２１電圧源入力端子２から１への切換制御入力時刻
ＶＡ従来の電圧源入力端子１の電圧源電圧
ＶＢ従来の電圧源入力端子２の電圧源電圧
Ｖｄ１従来のＰＭＯＳトランジスタＴ１のドレイン電圧
Ｖｄ２従来のＮＭＯＳトランジスタＴ２のドレイン電圧
Ｖｄ３従来のＰＭＯＳトランジスタＴ３のドレイン電圧
Ｖｄ４従来のＮＭＯＳトランジスタＴ４のドレイン電圧
Ｖｇ１従来のＰＭＯＳトランジスタＴ１のゲート電圧
Ｖｇ２従来のＮＭＯＳトランジスタＴ２のゲート電圧
Ｖｇ３従来のＰＭＯＳトランジスタＴ３のゲート電圧
Ｖｇ４従来のＮＭＯＳトランジスタＴ４のゲート電圧
Ｖｓ１従来のＰＭＯＳトランジスタＴ１のソース電圧
Ｖｓ２従来のＮＭＯＳトランジスタＴ２のソース電圧
Ｖｓ３従来のＰＭＯＳトランジスタＴ３のソース電圧
Ｖｓ４従来のＮＭＯＳトランジスタＴ４のソース電圧
ＶＤＤ１従来の電圧源入力端子１の電圧源電圧
ＶＤＤ２従来の電圧源入力端子２の電圧源電圧
ＶＤＤｓｅｌ切換制御電圧源電圧
Ｖｇ１１従来のＰＭＯＳトランジスタＴｒ１１のゲート電圧
Ｖｇ１２従来のＰＭＯＳトランジスタＴｒ１２のゲート電圧
Ｖｇｓ１ａＰＭＯＳトランジスタ１０ａのゲート〜ソース間電圧
Ｖｇｓ１ｂＰＭＯＳトランジスタ１０ｂのゲート〜ソース間電圧
Ｖｇｓ２ａＰＭＯＳトランジスタ１０ａのゲート〜ソース間電圧
Ｖｇｓ２ｂＰＭＯＳトランジスタ２０ｂのゲート〜ソース間電圧
Ｖｉｎ１電圧源入力端子１の電圧源電圧
Ｖｉｎ２電圧源入力端子２の電圧源電圧
Ｖｉｎ４電圧源出力端子４の電圧源電圧
Ｖｉｎｓｅｌ切換制御入力電圧
Ｖｏｕｔ電圧源出力端子４または電圧源入力端子１の出力電圧
Ｖｓ１１従来のＰＭＯＳトランジスタＴｒ１１のソース電圧
Ｖｓ１２従来のＰＭＯＳトランジスタＴｒ１２のソース電圧
ＶＸ従来の電圧源出力電圧

Claims

複数の電圧源にそれぞれ接続される複数の入力端子と、被供給装置への出力端子とを具備し、複数の電圧源と被供給装置との接続を選択的に切り替える切替装置であって、
前記複数の電圧源のそれぞれと被供給装置とを接続する各切替経路は、
第１及び第２のエンハンスメント型ＰチャネルＭＯＳトランジスタを有し、
前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのドレイン電極と、前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのソース電極とを接続し、
前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極と、前記出力端子とを接続するとともに、
前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極と、前記入力端子とを接続した切替装置。
請求項１記載の切替装置であって、
前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極には、前記複数の電圧源に接続される入力端子が第１の抵抗を介して接続され、
前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極には、前記複数の電圧源への出力端子が第２の抵抗を介して接続される切替装置。
請求項１に記載の切替装置であって、
前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極には、前記複数の電圧源に接続される入力端子が第１のレベルシフト回路を介して接続され、
前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極には、前記複数の電圧源への出力端子が第２のレベルシフト回路を介して接続される切替装置。
請求項１乃至３のいずれかに記載の切替装置であって、
切替制御入力端子は、それぞれ第１および第２のＮチャネルＭＯＳトランジスタを介して前記第１および第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極に接続される切替装置。
請求項１乃至４のいずれかに記載の切替装置であって、
前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのバックゲート電極とソース電極が接続され、
前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのバックゲート電極とドレイン電極が接続される切替装置。
請求項１乃至４のいずれかに記載の切替装置であって、
前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのバックゲート電極とドレイン電極が接続され、
前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのバックゲート電極とソース電極が接続される切替装置。
請求項１乃至６のいずれかに記載の切替装置であって、
前記複数の電圧源と前記入力端子間の接続を切替る際に、論理入力立ち上がりに遅延時間が設けられるよう構成される切替装置。
それぞれ複数の電圧源に接続される複数の入力端子と、被供給装置への出力端子とを具備し、複数の電圧源と被供給装置との接続を切り替える切替装置であって、
複数の被供給装置のそれぞれと電圧源とを接続する各切替経路は、
第１及び第２のエンハンスメント型ＰチャネルＭＯＳトランジスタを有し、
前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのソース電極と、前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのドレイン電極とを接続し、
前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極と、前記出力端子とを接続するとともに
前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極と、前記前記入力端子とを接続した切替装置。
請求項８記載の切替装置であって、
前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極には、前記複数の電圧源に接続される入力端子が第１の抵抗を介して接続され、
前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極には、前記複数の電圧源への出力端子が第２の抵抗を介して接続される切替装置。
請求項８に記載の切替装置であって、
前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極には、前記複数の電圧源に接続される入力端子が第１のレベルシフト回路を介して接続され、
前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極には、前記複数の電圧源への出力端子が第２のレベルシフト回路を介して接続される切替装置。
請求項８乃至１０に記載の切替装置であって、
切替制御入力端子は、それぞれ第１および第２のＮチャネルＭＯＳトランジスタを介して前記第１および第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極に接続される切替装置。
請求項８乃至１１のいずれかに記載の切替装置であって、
前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのバックゲート電極とソース電極が接続され、
前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのバックゲート電極とドレイン電極が接続される切替装置。
請求項８乃至１１のいずれかに記載の切替装置であって、
前記第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのバックゲート電極とドレイン電極が接続され、
前記第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのバックゲート電極とソース電極が接続される切替装置。
請求項８乃至１３のいずれかに記載の切替装置であって、
前記複数の電圧源と前記入力端子間の接続を切替る際、論理入力立ち上がりに遅延時間が設けられるよう構成される切替装置。