JP5226474B2 - 半導体出力回路 - Google Patents

Description

本発明は半導体出力回路に関し、特に負荷駆動をソースフォロワ構成の出力トランジスタにより行う半導体出力回路に関する。

従来、この種の半導体出力回路として，例えば特許文献１に開示されたものがある。その基本的構成は、電源ラインと負荷が接続される出力端子との間に出力トランジスタをソースフォロワとなるように接続したものである。そして、出力トランジスタの非導通状態を、出力端子の電圧変動にかかわらず保持するために、出力トランジスタのゲート・ソース間にシャットダウントランジスタを接続している。

しかしながら、係る構成では、シャットダウントランジスタがエンハンスメント型であるために、そのゲート・ソース間に導通バイアス用の抵抗を必要とし、出力トランジスタが非導通状態となった後もこの抵抗を介して直流電流（スタンバイ電流）が流れる。

他の構成の半導体出力回路として、特許文献２に示されたものがあり、本回路では、シャットダウントランジスタとして、デプレーション型を用いている。

デプレーション型は、そのゲートとソースが同電位でも電流が流れるので、特許文献１で必要とする抵抗を不要としてスタンバイ電流を抑制することができ、有利である。

特開平３−２４８６１９号公報（特許第２６４６７８６号） 特開平６−１８８７１０号公報

しかしながら、引用文献２では、シャットダウントランジスタとしてのデプレーショントランジスタをオンとする場合は、そのゲートに電源電圧を与え、オフとする場合は、接地電位を与えている。このため、デプレーショントランジスタのゲート・ソース間には電源電圧が印加されることになり、同トランジスタとしては高耐圧、すなわち素子面積が比較的大きいトランジスタを使用する必要がある。低耐圧の素子をもって構成したいという要望を満足することができない。

本発明による半導体出力回路は、第１電源ラインと負荷を介して第２電源ラインに接続される出力端子との間に接続されたソースフォロワ構成の出力トランジスタと、この出力トランジスタのゲートと出力端子との間に接続されたデプレーション型トランジスタと、このデプレーション型トランジスタのオン、オフを、そのゲート・ソース間に第１および第２電源ライン間電圧よりも小さい電圧を印加することにより制御する制御回路とを備える。

かくして、本発明では、デプレーション型のトランジスタのオン、オフは、電源電圧レベルでなくて、そのレベルよりも小さな電圧変化範囲で制御されることになり、比較的低耐圧の素子を使用することができる。

そして、その制御電圧としては、第１および第２電源ラインの間の中間電圧を発生し、出力トランジスタがオンとなるときは、デプレーション型トランジスタのゲートを当該中間電圧に関連する電圧とし、一方、出力トランジスタをオフとするときは、デプレーション型トランジスタのゲート・ソース間を電気的に短絡することが好ましい。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は本発明の実施の形態１を示す半導体出力回路１００であり、特に、自動車電装としての出力回路であって、第１の電源ライン１０１にはバッテリのプラス端子が接続され、第２の電源ライン１０５にはバッテリのマイナス端子が接続されて基準としてのバッテリ電圧が供給される。Ｎチャネル型のエンハンスメント型出力トランジスタ１０２は、そのドレインおよびソースが電源ライン１０１および出力端子１０３にそれぞれ接続されてソースフォロワ構成とされている。出力端子１０３と電源ライン１０５との間に負荷１０４が接続される。

出力トランジスタ１０２のゲートと出力端子１０３との間にＮチャネル型のデプレーション型トランジスタ１０８がシャットダウントランジスタとして接続されている。

出力トランジスタ１０２のゲート電圧は、オン・オフ制御信号１０７に基づきゲートドライブ回路１０６により供給される。ゲートドライブ回路１０６は、電源ライン１０１と、電源ライン１０５に電気的に接続される電源ライン１２６との間に印加される電圧（すなわち、ほぼバッテリ電圧）で動作する。但し、電源ライン１０５および電源ライン１２６は、全体のシステムの中での接続箇所は異なっており、２Ｖ程度の電位差が生じていることもあり得る。

電源ライン１０１と電源ライン１２６間の電圧は、動作電圧として、中間電圧生成回路１５０にさらに供給される。本回路１５０は、図２のように、制御信号１０７をゲートに受けるＮチャネル型のエンハンスメント型トランジスタ１２７、定電流素子としてのＮチャネルデプレーション型トランジスタ１１７および１２８、Ｐチャネル型のエンハンスメント型トランジスタ１１８、ならびに二つのツェナーダイオード１１６よび１１９を有し、電源ライン１０１および１２６間に図示のように接続されている。その結果、後述する中間電圧が中間電圧ライン１１２に現れる。

制御信号１０７はさらにＣＭＯＳインバータ１１３に供給される。このインバータ１１３は、電源ライン１０１と中間電圧ライン１１２間の電圧を動作電圧として動作する。インバータ１１３の出力は、Ｐチャネル型のエンハンスメント型トランジスタ１１１に供給される。このトランジスタ１１１と出力端子１０３との間に定電流素子としてのＮチャネル型のデプレーション型トランジスタ１１０が接続されている。

そして、シャットダウントランジスタとしてのトランジスタ１０８のゲートは、トランジスタ１１０および１１１の接続点に接続されている。

かくして、インバータ１１３ならびにトランジスタ１１０および１１１は、シャットダウントランジスタとしてのデプレーショントランジスタ１０８のゲート・ソース間電圧を制御する制御回路を構成しており、しかも、その制御範囲は、後述の説明から明らかになるように、出力トランジスタ１０２をオンする場合もオフする場合も、電源ライン１０１および１０５間の電位差よりも小さい電圧としている。そして、その電圧範囲は、電源ライン１０１の電位から中間電圧ライン１１２の電位に関連した電圧範囲までとなっている。

次に、本半導体出力回路１００の動作について詳細に説明する。ここで、半導体出力回路１００は、出力トランジスタ１０２が導通状態になり、負荷１０４に電力を供給する導通モードと、出力トランジスタ１０２が非導通状態になる非導通モードとがある。この２つのモードに分けて半導体出力回路１００の動作を説明する。

まず、導通モードでは、制御信号１０７がＨｉｇｈ（ハイ）レベルとなると、ゲートドライブ１０６は出力トランジスタ１０２を導通状態とすべく駆動するが、出力トランジスタ１０２を低チャネル抵抗で導通状態とするために、その出力ノードを電源１０１の電圧を昇圧した電圧まで上昇するように動作する。

ハイレベルの制信号１０７はインバータ１１３により反転されるが、インバータ１１３は、電源ライン１０１および中間電圧ライン１１２を動作電源とするので、その出力は、中間電圧ライン１１２の電圧となり、当該電圧がトランジスタ１１１に供給される。

このとき、中間電圧生成回路１５０（図２）では、ハイレベルの制御信号１０７により、トランジスタ１２７が導通状態となり、トランジスタ１１８の制御端子（ゲート）を電源ライン１０１の電圧からツェナーダイオード１１６の電圧降下（例えば、６Ｖ）を差し引いた電位でバイアスする。トランジスタ１１８はソースフォロワとして動作するので、その閾値電圧をＶｔｐとすると、中間電圧ライン１１２には「電源ライン１０１電圧−６Ｖ＋Ｖｔｐ」の電位が出力される。なお、ツェナーダイオード１１９は、電源ライン１０１と中間電圧ライン１１２間の電圧が６Ｖ以上に開かないようにするための保護素子として動作する。

出力トランジスタ１０２のターンオンの初期では、出力端子１０３の電圧はほぼ接地電圧であるため、中間電圧ライン１１２の電圧よりも小さい。したがって、トランジスタ１１１のトランジスタ１１０への接続側がドレイン、中間電圧ライン１１２側がソースとして働く。前述のように、このときは、トランジスタ１１１のゲートも中間電圧ライン１１２の電圧となっており、したがって、トランジスタ１１１は非導通状態となる。

これにより、トランジスタ１０８の制御端子（ゲート）は、定電流素子としてのトランジスタ１１０によって出力端子１０３の電位となる。そのソースも出力端子１０３の電圧であるが、トランジスタ１０８はデプレーション型であるので、導通状態である。

このため、ゲートドライブ回路１０６の出力の一部は、トランジスタ１０８を介して出力端子１０３に流れ込むことになる。しかしながら、トランジスタ１０８は、この場合、定電流特性を示しており、またドライブ回路１０６の駆動能力は十分大きいので、出力トランジスタ１０２は、そのゲート電圧が上昇し導通状態に追い込まれる。これによって、負荷１０４への電力供給が開始される。

トランジスタ１０８の導通状態は、出力端子１０３の電位が、「中間電圧ライン１１２電位＋トランジスタ１１１のしきい値＋２Ｖ」程度に持ち上がるまで続く。

この電圧よりも出力端子１０３の電圧が高くなると、トランジスタ１１１はソースフォロワとして動作し、トランジスタ１０８にゲートには、インバータ１１３のこのときの出力電圧である中間電圧ライン１１２の電圧からトランジスタ１１１の閾値電圧だけ高い電圧が供給されることになる。これにより、トランジスタ１０８の制御端子の電圧は、そのソース電圧（すなわち、出力端子１０３電圧）よりも十分に小さくなるので、カットオフして非導通状態となる。

これにより、ゲートドライブ回路１０６から供給される電荷は、すべて出力トランジスタ１０２の制御端子（ゲート）へ蓄積され、その結果、出力トランジスタ１０２の制御端子の電圧は電源ライン１０１よりも十分大きな電圧になり、出力トランジスタ１０２を低抵抗にすることができる。結果、出力端子１０３の電圧は、ほぼ電源ライン１０１の電圧となる。

次に、非導通モードでは、制御信号１０７がロウレベルとなる。ゲートドライブ回路１０６は、これによって出力トランジスタ１０２のゲートの放電を開始する。放電の代わりにその出力をハイインピーダンス状態としても良い。

一方、中間電圧生成回路１５０（図２）では、ロウレベルの制御信号１０７によりトランジスタ１２７が非導通状態となり、トランジスタ１１８の制御端子を電源ライン１０１の電位にする。トランジスタ１１８も非導通状態となり、中間電圧ライン１１２は定電流素子１２８によって電源ライン１０１の電圧にプルアップされる。

ロウレベルの制御信号１０７はインバータ１１３にも供給されており、また前述のとおり、このときの中間電圧ライン１１２の電位は電源ライン１０１と同電位となっているので、その出力信号にはハイレベルとして電源ライン１０１の電圧が出力される。

かくして、トランジスタ１１１は、その制御端子（ゲート）とソースは共に電源ライン１０１の電位となるため、非導通状態となる。従って、トランジスタ１０８の制御端子は、定電流素子としてのトランジスタ１１０によって出力端子１０３の電位と等しくなる。

トランジスタ１０８のゲートとソースは導電位であるが、デプレーション型であるので、導通状態となり、出力トランジスタ１０２の制御端子の電荷を出力端子１０３へ放電する。

出力トランジスタ１０２の制御端子の電荷が完全に放電されても、出力トランジスタ１０２の制御端子と出力端子１０３は、トランジスタ１０８によって短絡状態となっているので、出力端子１０３に電位変動が生じてもトランジスタ１０２の非導通状態は保持される。また、このとき、電源ライン１０１から出力端子１０３へ電流を流す経路はなく、スタンバイ電流は流れない。また、内部電源回路、すなわち中間電圧生成回路１５０と、インバータ１１３ならびにトランジスタ１１０および１１１でなる制御回路も、出力トランジスタ１０２のオフ時には、スタンバイ電流を流す経路は無い。

以上のように、本回路１００では、出力トランジスタ１０２がオフからオンへの移行期間およびオン状態保持期間では、トランジスタ１０８のゲート・ソース間電圧は、最大でも、このときの中間電圧ライン１１２に関連する電位である「電源ライン１０１の電圧−６Ｖ＋Ｖｔｐ（トランジスタ１１８の閾値電圧）」にトランジスタ１１１の閾値電圧を加えた電圧と出力端子１０３の電圧との差となる。つまり、トランジスタ１０８のゲート・ソース間電圧は、トランジスタ１１１が非導通状態のときにはトランジスタ１１０が導通状態であることによりほぼゼロであり、トランジスタ１１１が導通状態のときには出力端子１０３の電圧からトランジスタ１１０の電圧降下分を差し引いた電圧となる。

一方、出力トランジスタ１０２がオンからオフへの移行期間およびオフ状態保持期間では、トランジスタ１０８のゲートおよびソース電位は互いに実質的に等しい状態とされている。すなわち、インバータ１１３ならびにトランジスタ１１０および１１１でなる制御回路は、トランジスタ１０８をオンとする場合でもオフとする場合でも、そのゲート・ソース間電圧をバッテリ電圧（電源ライン１０１−１０５間電圧）よりも小さい電圧範囲としている。したがって、トランジスタ１０８として耐圧が小さいものを使用することができる。集積回路した場合のチップ面積の縮小に寄与できる。

なお、上記の説明で、定電流素子は、適宜、抵抗で代用することができる。すなわち、所謂インピーダンス素子を用いればよい。また、回路定数に応じて、必要とする定電流素子の数、ツェナーダイオードの数や電圧も、適宜、変更されるものである。

図３に本発明の実施の形態２による出力回路２００を示す。図１と同一構成部は同じ番号で示しそれらの説明は省略する。

本回路２００では、デプレーショントランジスタ１０８の制御端子（ゲート）と基板端子（バックゲート）とが共通接続されており、さらに、トランジスタ１０８と出力端子１０３との間に、定電流源としてのＮチャネル型のデプレーション型トランジスタ１０９が設けられている。定電流源（トランジスタ１０９）は、出力トランジスタ１０２のゲートとトランジスタ１０８との間に接続しても良い。

デプレーショントランジスタは、そのゲート・ソース間電圧が所謂カットオフ電圧に達すると非導通状態となるが、素子の形状や大きさ等に依存してその実効カットオフ電圧がばらつく。そこで、本回路２００では、トランジスタ１０８の基板端子（バックゲート）の電圧もゲートと同じように制御しており、これによって、トランジスタ１０８のオフ状態を確実なものとしている。

また、自動車電装用途では、負荷１０４がインダクタンス成分を含んだり、ランプ等の大電流での駆動を必要としたりするため、出力トランジスタ１０２はノイズ発生の抑制の観点から、比較的ゆっくりとターンオフを行うことが好まれる。

したがって、定電流源としてのトランジスタ１０９を設けることで、出力トランジスタ１０２の制御端子の電荷放電を定電流で行うことができ、ターンオフ時に発生するノイズを抑制することができる。

この定電流放電を確実に行うために、出力トランジスタ１０２のゲート放電をトランジスタ１０８、１０９により支配的に行うことが好ましい。そのために、ゲートドライブ回路１０６は、制御信号１０７のロウレベルに応答して、その出力をハイインピーダンス状態とすることが好ましい。

そのためのゲートドライブ回路１０６を図４に示す。本回路１０６は、チャージポンプ回路１４０、発振回路１４１、および発振回路１４１からの発振信号を適切な位相をもってチャージポンプ回路１４０に供給するインバータ１５６〜１５９を有する。

発振回路１４１は、ＮＡＮＤゲート１５１および四つのインバータ１５２〜１５５を有し、図示のように接続されている。チャージポンプ回路１４０は、インバータ１６０、Ｐチャネルトランジスタ１４２、Ｎチャネルトランジスタ１４３、三つのダイオード１４５〜１４７、および三つのコンデンサ１４８〜１５０を有し、図示のように接続されている。

制御信号１０７がハイレベルの時は、発振回路１４１が発信動作を開始し、チャージポンプ回路１４０が動作して、出力トランジスタ１０２のゲートには、電源ライン１０１の電圧をほぼ３倍した電圧が供給される。インバータ１５９、コンデンサ１５０およびダイオード１４７を省略した場合は、ほぼ２倍の電圧となる。

制御信号１０７がロウレベルとなると、発振回路１４１の発振動作は停止する。また、トランジスタ１４２が非導通状態となり、その結果、ダイオード１４７のカソード、すなわち、ゲートドライブ回路１０６の出力ノードはハイインピーダンス状態となる。

かくして、出力トランジスタ１０２のゲート電荷の放電は、トランジスタ１０８よび１０９によって専ら行われ、その放電速度（電圧波形）を定電流源としてのデプレーショントランジスタ１０９で決めることができる。

図５に本発明の実施の形態３による出力回路３００を示す。図２の同じ構成部は同一の番号で示す。

本回路３００では、図２の構成に、電源ライン１０１と出力端子１０３の間に直列に接続されたＰチャネル型のエンハンスメント型トランジスタ１１４とツェナーダイオード１１５がさらに設けられている。トランジスタ１１４のゲートはインバータ１１３の出力ノードに接続され、トランジスタ１１４とツェナーダイオード１１５との接続点は、トランジスタ１０８と１０９の接続点に接続されている。ツェナーダイオード１１５のツェナー電圧は６Ｖ程度である。

導通モードでは、トランジスタ１１４は導通状態となり、トランジスタ１０８のソース電位はツェナーダイオード１１５によりクランプされた電圧、つまり出力端子１０３よりも６Ｖ程度高い電位となる。出力トランジスタ１０２のターンオン初期（つまり、出力端子１０３の電位が低く、トランジスタ１１１が非導通状態のとき）では、トランジスタ１０８のゲート電位はほぼ出力端子１０３の電位となり、そのソース電位はトランジスタ１０９によりほぼ出力端子１０３の電位となるため、トランジスタ１０８はカットオフ状態となる。すなわち、トランジスタ１１４とツェナーダイオード１１５により、出力トランジスタ１０２のターンオン初期において、トランジスタ１０８を非導通状態としておくことができる。したがって、ゲートドライブ回路１０６が十分なドライブ能力を備えていなくても、出力トランジスタ１０２の制御端子に十分な電荷を供給することができ、出力端子１０３の電圧は上昇を続ける。

その後、出力端子１０３の電位が上昇し、ツェナーダイオード１１５のクランプ電圧よりも高くなると、トランジスタ１０８のソースはほぼ電源ライン１０１の電位となる。このとき、トランジスタ１０８のゲートおよびバックゲートの電位は、トランジスタ１１１が導通状態となっているため、このときの中間電圧ライン１１２に関連する電圧、つまり、「電源ライン１０１の電位−６Ｖ＋Ｖｔｐ（トランジスタ１１８の閾値電圧）」にトランジスタ１１１の閾値電圧を加えた電圧となる。すなわち、デプレーショントランジスタ１０８のゲート・ソース間電圧は、「６Ｖ−Ｖｔｐ（トランジスタ１１８の閾値電圧）−トランジスタ１１１の閾値電圧」となる。しかも、デプレーショントランジスタ１０８は非導通状態のままである。

また、ツェナーダイオード１１５は、トランジスタ１０８に低圧構造のデプレーション型のＮチャネルＭＯＳトランジスタを使用した場合には、基板−ソース間の保護素子としても働く。

出力トランジスタ１０２の非導通モードでは、トランジスタ１１４は非導通状態となるため、スタンバイ電流は流れない。

以上のとおり、シャットダウントランジスタとしてデプレーション型トランジスタを用い、且つ又その導通、非導通制御のためのゲート・ソース間電圧の制御範囲を抑えることができるので、比較的対耐圧の素子をシャットダウントランジスタとして用いることができる。また、スタンバイ電流の発生も抑制することができる。

本発明の実施の形態１を示す回路図である。 図１の中間電圧生成回路を示す回路図である。 本発明の実施の形態２を示す回路図である。 図３のゲートドライブ回路を示す回路図である。 本発明の実施の形態３を示す回路図である。

符号の説明

１０２：出力トランジスタ
１０８：デプレーション型トランジスタ
１０１、１０５、１２６：電源ライン
１１２：中間電圧ライン
１０３：出力端子
１０４：負荷

Claims (7)

1. 第１電源ラインと負荷を介して第２電源ラインに接続される出力端子との間に接続されたソースフォロワ構成の出力トランジスタと、
   この出力トランジスタのゲートと前記出力端子との間に接続されたデプレーション型トランジスタと、
   前記第１および第２電源ラインの間の中間電圧を発生する電圧生成回路と、
   前記中間電圧の発生ラインと前記出力端子との間に接続されたスイッチトランジスタおよびインピーダンス素子の直列回路と、
   前記第１電源ラインおよび前記中間電圧の発生ライン間の電圧で動作し、前記出力トランジスタを駆動する制御信号を反転して前記スイッチトランジスタに供給するインバータと、を備え、
   前記出力トランジスタがオンとなるときは、前記デプレーション型トランジスタのゲートを当該中間電圧に基づく電圧として前記デプレーション型トランジスタをオフし、前記出力トランジスタをオフとするときは、前記デプレーション型トランジスタのゲートとソースとを前記インピーダンス素子を介して電気的に接続して前記デプレーション型トランジスタをオンする半導体出力回路。
2. 前記第１電源ラインと前記出力端子との間に設けられた第２スイッチトランジスタおよび定電圧素子の直列回路をさらに有し、前記インバータの出力は前記第２スイッチトランジスタに供給され、前記第２スイッチトランジスタおよび前記定電圧素子の接続点は前記デプレーション型トランジスタのソースに接続されている請求項１に記載の半導体出力回路。
3. 前記デプレーション型トランジスタの基板端子はそのゲートに接続されている請求項１又は２に記載の半導体出力回路。
4. 前記出力トランジスタのゲートと前記出力端子との間に、前記デプレーション型トランジスタと直列に設けられた定電流源素子をさらに有する請求項１乃至３のいずれかに記載の半導体出力回路。
5. 前記定電流源素子はデプレーション型トランジスタでなる請求項４記載の半導体出力回路。
6. 前記出力トランジスタはゲートドライブ回路により駆動され、前記ゲートドライブ回路の出力は、前記出力トランジスタを導通状態から非導通状態に移行する時にハイインピーダンス状態となる請求項１乃至５のいずれかに記載の半導体出力回路。
7. 前記ゲートドライブ回路は、前記出力トランジスタを導通状態とする制御信号に応答して、前記第１電源ラインの電圧よりも高い電圧を発生し当該電圧で前記出力トランジスタを駆動する請求項６記載の半導体出力回路。

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