CN110061723B - 施密特触发反相器电路 - Google Patents

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Abstract

本发明提供一种施密特触发反相器电路，抑制施密特触发反相器电路中的贯通电流的产生。施密特触发反相器电路(SINVa)具备：CMOS反相器(CI)，其输入及输出分别与所述施密特触发反相器电路的输入及输出连接；第一晶体管(MN3)，其栅极与所述CMOS反相器的输出连接；以及第一限流元件(DEP1)，其与所述第一晶体管串联连接。

Description

施密特触发反相器电路
技术领域
本发明涉及一种施密特触发反相器电路(Schmitt trigger inverter circuit)。
背景技术
施密特触发反相器电路的一例被记载在专利文献1中。
图6示出作为另一例的施密特触发反相器电路SINV。该施密特触发反相器电路具有输入端子IN、输出端子OUT、从外部输入电源电压的电源端子VCC以及与地电平连接的接地端子GND。施密特触发反相器电路SINV还具备晶体管MP1和晶体管MN1、MN2及MN3，其中，晶体管MP1是P沟道MOSFET，晶体管MN1、MN2及MN3是N沟道MOSFET。
晶体管MP1的源极与电源端子VCC连接，晶体管MP1的栅极与输入端子IN连接。晶体管MN1的漏极与晶体管MP1的漏极连接，晶体管MN1的栅极与输入端子IN连接。晶体管MP1的漏极与晶体管MN1的漏极之间的连接点连接于输出端子OUT。即，由晶体管MP1和MN1构成了CMOS反相器CI。CMOS反相器CI的输入(晶体管MP1的栅极与晶体管MN1的栅极之间的连接点)与输入端子IN连接，CMOS反相器CI的输出(晶体管MP1的漏极与晶体管MN1的漏极之间的连接点)与输出端子OUT连接。
晶体管MN2的漏极与CMOS反相器CI内的晶体管MN1的源极连接，晶体管MN2的源极与接地端子GND连接，晶体管MN2的栅极与输入端子IN连接。
晶体管MN3的漏极与电源端子VCC连接，晶体管MN3的源极连接于晶体管MN1的源极与晶体管MN2的漏极之间的连接点，晶体管MN3的栅极与CMOS反相器CI的输出连接。
在施密特触发反相器电路SINV中，当晶体管MN3导通时，将输出端子OUT的电位VOUT拉向电源电压VCC侧的力变强。因此，为了使电位VOUT从高电平(high level)反转为低电平(low level)，需要进一步提高晶体管MN1和MN2的栅极电压，从而进一步降低这两个晶体管的导通电阻。即，如果将施密特触发器反相器SINV的两个阈值设为第一阈值VT+和第二阈值VT-(其中，VT+>VT-)，则该施密特触发反相器电路的阈值VT在晶体管MN3导通的情况下为第一阈值VT+，在该晶体管MN3截止的情况下为第二阈值VT-。
如果晶体管MN3的栅极电压为低电平(与接地端子GND相同的电位)，则该晶体管MN3截止。但是，在晶体管MN3的栅极电压(输出端子OUT的电压VOUT)为高电平(与电源端子VCC相同的电位)时，该晶体管MN3的状态如以下所述那样取决于晶体管MN2的状态。
在晶体管MN2导通从而晶体管MN3的源极与接地端子GND连接的状态下，晶体管MN3的栅极电压变为高电平的情况下，晶体管MN3导通。另一方面，即使晶体管MN3的栅极电压为高电平，当晶体管MN2切换为截止时，晶体管MN3被从接地端子GND断开，付随于该晶体管MN3的源极端子的寄生电容瞬间被从电源端子VCC流到晶体管MN3的电流充电。该充电使得晶体管MN3的源极端子电压迅速上升，当该晶体管MN3的栅极-源极间电压变为栅极阈值以下时该晶体管MN3也截止。像这样，当晶体管MN2截止时，即使晶体管MN3的栅极电压为高电平，该晶体管MN3(被瞬间进行的上述充电的期间除外)也截止。
图7的(a)示出输入端子IN的电压VIN的随时间的变化，图7的(b)示出输出端子OUT的电压VOUT的随时间的变化。并且，图8的(a)示出输入端子IN的电压VIN和施密特触发反相器电路SINV的阈值电压VT的随时间的变化，图8的(b)示出输出端子OUT的电压VOUT的随时间的变化。此外，晶体管MN2的栅极阈值VMN2小于施密特触发反相器电路SINV的第二阈值VT-。
从时间点0至时间点t1，随着时间而上升的电压VIN低于晶体管MN2的栅极阈值VMN2，因此晶体管MN2处于截止状态。因此，如上述那样，晶体管MN3也处于截止状态。其结果，施密特触发反相器电路SINV的阈值VT为第二阈值VT-。由于电压VIN低于该第二阈值VT-，因此输出端子OUT的电压VOUT为高电平。此外，晶体管MP1处于导通状态。
从时间点t1至时间点t2，随着时间而上升的电压VIN超过晶体管MN2的阈值VMN2，因此晶体管MN2处于导通状态，晶体管MN3的源极与接地端子GND连接。另一方面，晶体管MP1也继续处于导通状态。因此，晶体管MN3的栅极电压为高电平，该晶体管MN3处于导通状态。其结果，施密特触发反相器电路SINV的阈值VT为第一阈值VT+。由于电压VIN低于该第一阈值VT+，因此输出端子OUT的电压VOUT仍保持高电平。
从时间点t2至时间点t3，电压VIN随着时间而上升，且在达到最大值之后随着时间而下降。晶体管MP1处于截止状态，晶体管MN3的栅极电压为低电平，因此该晶体管MN3处于截止状态。其结果，施密特触发反相器电路的阈值VT为第二阈值VT-。由于电压VIN超过该第二阈值VT-，因此输出端子OUT的电压VOUT为低电平。
从时间点t3至时间点t4，随着时间而下降的电压VIN超过晶体管MN2的阈值VMN2，因此晶体管MN2处于导通状态，晶体管MN3的源极仍保持与接地端子GND连接。另一方面，晶体管MP1处于导通状态。因此，晶体管MN3的栅极电压为高电平，该晶体管MN3处于导通状态。其结果，施密特触发反相器电路SINV的阈值VT为第一阈值VT+。由于电压VIN低于该第一阈值VT+，因此输出端子OUT的电压VOUT为高电平。
从时间点t4至时间点t5，随着时间而下降的电压VIN低于晶体管MN2的阈值VMN2，因此晶体管MN2处于截止状态。因此，如上述那样，晶体管MN3也处于截止状态。其结果，施密特触发反相器电路SINV的阈值为第二阈值VT-。由于电压VIN低于该第二阈值VT-，因此输出端子OUT的电压VOUT继续为高电平。
图7的(c)示出从电源端子VCC经过晶体管MN3和MN2而流向接地端子GND的电流ICC的随时间的变化。在电压VIN从低电平切换为高电平的时间点t2的附近，晶体管MN2和MN3这两方处于导通状态，从电源端子VCC经过两晶体管而向接地端子GND流过贯通电流(shoot-through current)Ia。在电压VIN从高电平切换为低电平的时间点t3的附近也同样流过贯通电流Ia。除了电压VIN从高电平和低电平的一方切换为另一方的时间点t2的附近及时间点t3的附近以外，电流ICC为零。
图9示出检测汽车的电池等的电源电压的电源电压检测电路VDC以及与该电源电压检测电路连接的施密特触发反相器电路SINV。此外，在该图中标记VCC表示电源电压。
电源电压检测电路VDC具备晶体管DEP51和DEP52以及齐纳二极管ZD1～ZD3，其中，晶体管DEP51和DEP52是耗尽型的N沟道MOSFET。晶体管DEP51和DEP52的特性相同。晶体管DEP51的漏极与电源电压VCC连接，该晶体管DEP51的源极与晶体管DEP52的漏极连接。晶体管DEP52的源极例如经由三个齐纳二极管ZD1～ZD3而与地电平GND连接，该三个齐纳二极管ZD1～ZD3以相对于电源电压反向偏置的方式串联连接。晶体管DEP51和DEP52各自的栅极与各自的源极连接。
晶体管DEP51的源极与晶体管DEP52的漏极之间的连接点为电源电压检测电路VDC的输出。该输出被输入到与电源电压VCC及内部地GND连接的施密特触发反相器电路SINV。
图10示出与电源电压检测电路VDC连接的施密特触发反相器电路SINV的动作。图10的(a)示出电源电压VCC与电流ICC的关系，图10的(b)示出电源电压VCC与输出端子OUT的电压VOUT的关系。在电源电压VCC为齐纳二极管ZD1～ZD3的击穿电压以下时，齐纳二极管处于截止状态，因此电压VIN及晶体管DEP52的源极电位与电源电压VCC相等，电压VOUT为低电平。当电源电压VCC变为三个齐纳二极管的击穿电压以上时，晶体管DEP52的源极电位被钳位为齐纳二极管ZD1～ZD3的击穿电压，因此电压VIN成为电源电压VCC与三个齐纳二极管的击穿电压的中间电压，电源电压VCC越大，则电源电压VCC与电压VIN之差越大。在电源电压VCC为三个齐纳二极管的击穿电压的附近的电压时，电压VOUT仍保持低电平，但是当电源电压VCC进一步増大时电压VIN变得低于施密特触发反相器电路SINV的阈值电压，电压VOUT变为高电平。可知，在电压VOUT从低电平切换为高电平时，流过贯通电流Ia。
专利文献1：日本特开昭61-82532号公报
发明内容
发明要解决的问题
近年，低消耗电流化的趋势正在发展，因此由上述贯通电流引起的无用的消耗电流成为问题。本发明鉴于上述现有技术，目的在于抑制施密特触发反相器电路中的贯通电流的产生。
用于解决问题的方案
为了实现上述的目的，本发明所涉及的施密特触发反相器电路具备：CMOS反相器，其输入及输出分别与所述施密特触发反相器电路的输入及输出连接；第一晶体管，其栅极与所述CMOS反相器的输出连接；以及第一限流元件，其与所述第一晶体管串联连接。
根据一个方式，所述施密特触发反相器电路也可以还具备第二晶体管，该第二晶体管的栅极与所述施密特触发反相器电路的输入连接，该第二晶体管的漏极与所述CMOS反相器内的N沟道晶体管的源极连接，该第二晶体管的源极与所述施密特触发反相器电路的基准电位连接。所述第一晶体管与所述第一限流元件的串联电路连接于所述施密特触发反相器电路的电源端子与连接点之间，该连接点是所述CMOS反相器内的N沟道晶体管的源极与所述第二晶体管的漏极之间的连接点。
所述第一限流元件可以是电阻或者电流源电路。
所述第一限流元件可以是栅极与源极连接的耗尽型晶体管。
所述施密特触发反相器电路也可以还具备：第三晶体管，其栅极与所述CMOS反相器的输出连接；第二限流元件，其与所述第三晶体管串联连接；以及第四晶体管，该第四晶体管的栅极与所述施密特触发反相器电路的输入连接，该第四晶体管的源极与所述施密特触发反相器电路的电源端子连接，该第四晶体管的漏极与所述CMOS反相器内的P沟道晶体管的源极及所述第三晶体管的源极连接。所述第三晶体管与所述第二限流元件的串联电路连接于所述施密特触发反相器电路的基准电位与连接点之间，该连接点是所述CMOS反相器内的P沟道晶体管的源极与所述第四晶体管的漏极之间的连接点。
所述第二限流元件可以是电阻或者电流源电路。
所述第二限流元件可以是栅极与源极连接的耗尽型晶体管。
根据另一方式，施密特触发反相器电路也可以还具备第二晶体管，该第二晶体管的栅极与所述施密特触发反相器电路的输入连接，该第二晶体管的源极与所述施密特触发反相器电路的电源端子连接，该第二晶体管的漏极与所述CMOS反相器内的P沟道晶体管的源极连接。所述第一晶体管与所述第一限流元件的串联电路连接于所述施密特触发反相器电路的基准电位与连接点之间，该连接点是所述CMOS反相器内的P沟道晶体管的源极与所述第二晶体管的漏极之间的连接点。
所述第一限流元件可以是电阻或者电流源电路。
所述第一限流元件可以是栅极与源极连接的耗尽型晶体管。
发明的效果
根据本发明，能够抑制施密特触发反相器电路中的贯通电流的产生。
附图说明
图1是本发明的第一实施方式所涉及的施密特触发反相器电路的说明图。
图2是表示本发明的第一实施方式所涉及的施密特触发反相器电路的动作的时序图。
图3是表示与电源电压检测电路连接的本发明的第一实施方式所涉及的施密特触发反相器电路的动作的时序图。
图4是本发明的第二实施方式所涉及的施密特触发反相器电路的说明图。
图5是本发明的第三实施方式所涉及的施密特触发反相器电路的说明图。
图6是现有的施密特触发反相器电路的说明图。
图7是表示现有的施密特触发反相器电路的动作的时序图。
图8是表示现有的施密特触发反相器电路的动作的另一时序图。
图9是与电源电压检测电路连接的现有的施密特触发反相器电路的说明图。
图10是表示与电源电压检测电路连接的现有的施密特触发反相器电路的动作的时序图。
附图标记说明
SINV：施密特触发反相器电路；IN：输入端子；OUT：输出端子；VCC：电源端子或电源电压；GND：接地端子或地电平；CI：CMOS反相器；MP1：P沟道晶体管；MN1～MN3：N沟道晶体管；SINVa：施密特触发反相器电路；DEP1：耗尽型晶体管；SINVab：施密特触发反相器电路；MP2、MP3：P沟道晶体管；DEP2：耗尽型晶体管；SINVb：施密特触发反相器电路。
具体实施方式
下面说明本发明的实施方式。但是，本发明并不被下面的实施方式所限定。
[第一实施方式]
图1示出本发明的第一实施方式所涉及的施密特触发反相器电路SINVa。对与图6相同的要素标注相同的标记并省略详细的说明。施密特触发反相器电路SINVa除具备图6的结构以外还具备晶体管DEP1，该晶体管DEP1是耗尽型的N沟道MOSFET。晶体管DEP1的漏极与电源端子VCC连接，晶体管DEP1的源极与晶体管MN3的漏极连接，晶体管DEP1的栅极与源极连接。此外，晶体管MP1和MN1～MN3均为增强型。
图2的(a)示出施密特触发反相器电路SINVa的输入端子IN的电压VIN的随时间的变化，图2的(b)示出该施密特触发反相器电路的输出端子OUT的电压VOUT的随时间的变化，图2的(c)示出电流ICC的随时间的变化。
图3示出将施密特触发反相器电路SINVa与在图9中示出的电源电压检测电路VDC组合来使用的情况下的该施密特触发反相器电路的动作。图3的(a)示出电源电压VCC与电流ICC的关系，图3的(b)示出电源电压VCC与输出端子OUT的电压VOUT的关系。
根据施密特触发反相器电路SINVa，晶体管DEP1是一种恒流源，具有作为限流元件的作用。具体地说，从电源端子VCC经过晶体管MN3及MN2而向接地端子GND流过的电流被限制为晶体管DEP1的栅极-源极间电压为零时的漏极-源极间电流以下。因此，如图2和图3所示，能够抑制输入电压VIN切换时的贯通电流Ia的产生。
[第二实施方式]
图4示出本发明的第二实施方式所涉及的施密特触发反相器电路SINVab。对与图1相同的要素标注相同的标记并省略详细的说明。施密特触发反相器电路SINVab除具备图1的施密特触发反相器电路的结构以外还具备晶体管MP2及MP3以及晶体管DEP2，其中，晶体管MP2及MP3是增强型的P沟道MOSFET，晶体管DEP2是耗尽型的N沟道MOSFET。
晶体管MP2的源极与电源端子VCC连接，晶体管MP2的漏极与CMOS反相器CI内的晶体管MP1的源极连接，晶体管MP2的栅极与输入端子IN连接。晶体管MP3的源极连接于晶体管MP1的源极与晶体管MP2的漏极之间的连接点，晶体管MP3的栅极与CMOS反相器CI的输出连接。晶体管DEP2的漏极与晶体管MP3的漏极连接，晶体管DEP2的源极与接地端子GND连接，并且晶体管DEP2的栅极与源极连接。
根据施密特触发反相器电路SINVab，与图1的施密特触发反相器电路SINVa相比，能够增大回差电压(第一阈值VT+与第二阈值VT-之差，hysteresis voltage)。同时，晶体管DEP2是一种恒流源，具有作为限流元件的作用。具体地说，从电源端子VCC经过晶体管MP2及MP3而向接地端子GND流过的电流被限制为晶体管DEP2的栅极-源极间电压为零时的漏极-源极间电流以下。因此，能够抑制从电源端子VCC经过晶体管MP2及MP3而向接地端子GND流过的贯通电流的产生。关于从电源端子VCC经过晶体管MN3及MN2而向接地端子GND流过的贯通电流的产生被晶体管DEP1抑制，如之前叙述过的那样。此外，本实施方式相当于针对专利文献1的图1所示的施密特触发反相器电路的贯通电流采取了对策的方式。
[第三实施方式]
图5示出本发明的第三实施方式所涉及的施密特触发反相器电路SINVb。对与图4相同的要素标注相同的标记并省略详细的说明。施密特触发反相器电路SINVb具备CMOS反相器CI、晶体管MP2、MP3及DEP2，但是与图4的施密特触发反相器电路SINVab不同，不具备晶体管MN2、MN3及DEP1。
利用施密特触发反相器电路SINVb也能够抑制从电源端子VCC经过晶体管MP2及MP3而向接地端子GND流过的贯通电流的产生。
在第一实施方式至第三实施方式中均能够抑制贯通电流的产生。作为其结果，能够降低消耗电源电流。
也能够将作为电流源电路的晶体管DEP1(图1及图4)和晶体管DEP2(图4及图5)置换为电阻。像这样，能够使用电流源电路或者电阻来作为本发明的实施方式中的限流元件。
另外，也可以将晶体管DEP1与晶体管MN3的连接顺序对调。只要晶体管MN3与晶体管DEP1的串联电路连接于施密特触发反相器电路的电源端子VCC与如下连接点之间即可，该连接点是CMOS反相器CI内的N沟道晶体管MN1的源极与晶体管MN2的漏极之间的连接点。
也能够将晶体管DEP2与晶体管MP3的连接顺序对调。只要晶体管MP3与晶体管DEP2的串联电路连接于施密特触发反相器电路的基准电位与如下连接点之间即可，该连接点是CMOS反相器内的P沟道晶体管MP1的源极与晶体管MP2的漏极之间的连接点。
并且，耗尽型的晶体管DEP1、DEP2也可以是栅极与源极连接的耗尽型的P沟道MOSFET。
另外，施密特触发反相器电路的基准电位不限于地，能够任意地决定基准电位。另外，为了区分多个晶体管，能够将各个晶体管称为第n晶体管。其中，n为自然数。
说明了本发明的特定的实施方式，但是本发明并不限定于这样的实施方式，基于本发明的技术思想的各种变更包含于本发明的概念。

Claims (9)

1.一种施密特触发反相器电路，具备：
CMOS反相器，其输入及输出分别与所述施密特触发反相器电路的输入及输出连接；
第一晶体管，其栅极与所述CMOS反相器的输出连接；以及
第一限流元件，其与所述第一晶体管串联连接，
还具备第二晶体管，该第二晶体管的栅极与所述施密特触发反相器电路的输入连接，该第二晶体管的漏极与所述CMOS反相器内的N沟道晶体管的源极连接，该第二晶体管的源极与所述施密特触发反相器电路的基准电位连接，
所述第一晶体管与所述第一限流元件的串联电路连接于所述施密特触发反相器电路的电源端子与连接点之间，该连接点是所述CMOS反相器内的N沟道晶体管的源极与所述第二晶体管的漏极之间的连接点，
其中，所述第一限流元件的漏极与所述施密特触发反相器电路的电源端子连接，所述第一限流元件的栅极和源极与所述第一晶体管的漏极连接。
2.根据权利要求1所述的施密特触发反相器电路，其特征在于，
所述第一限流元件是电阻或者电流源电路。
3.根据权利要求2所述的施密特触发反相器电路，其特征在于，
所述第一限流元件是栅极与源极连接的耗尽型晶体管。
4.根据权利要求1所述的施密特触发反相器电路，其特征在于，还具备：
第三晶体管，其栅极与所述CMOS反相器的输出连接；
第二限流元件，其与所述第三晶体管串联连接；以及
第四晶体管，该第四晶体管的栅极与所述施密特触发反相器电路的输入连接，该第四晶体管的源极与所述施密特触发反相器电路的电源端子连接，该第四晶体管的漏极与所述CMOS反相器内的P沟道晶体管的源极及所述第三晶体管的源极连接，
所述第三晶体管与所述第二限流元件的串联电路连接于所述施密特触发反相器电路的基准电位与连接点之间，该连接点是所述CMOS反相器内的P沟道晶体管的源极与所述第四晶体管的漏极之间的连接点。
5.根据权利要求4所述的施密特触发反相器电路，其特征在于，
所述第二限流元件是电阻或者电流源电路。
6.根据权利要求5所述的施密特触发反相器电路，其特征在于，
所述第二限流元件是栅极与源极连接的耗尽型晶体管。
7.一种施密特触发反相器电路，具备：
CMOS反相器，其输入及输出分别与所述施密特触发反相器电路的输入及输出连接；
第一晶体管，其栅极与所述CMOS反相器的输出连接；以及
第一限流元件，其与所述第一晶体管串联连接，
还具备第二晶体管，该第二晶体管的栅极与所述施密特触发反相器电路的输入连接，该第二晶体管的源极与所述施密特触发反相器电路的电源端子连接，该第二晶体管的漏极与所述CMOS反相器内的P沟道晶体管的源极连接，
所述第一晶体管与所述第一限流元件的串联电路连接于所述施密特触发反相器电路的基准电位与连接点之间，该连接点是所述CMOS反相器内的P沟道晶体管的源极与所述第二晶体管的漏极之间的连接点，
其中，所述第一限流元件的漏极与所述第一晶体管的漏极连接，所述第一限流元件的栅极和源极与所述施密特触发反相器电路的基准电位连接。
8.根据权利要求7所述的施密特触发反相器电路，其特征在于，
所述第一限流元件是电阻或者电流源电路。
9.根据权利要求8所述的施密特触发反相器电路，其特征在于，
所述第一限流元件是栅极与源极连接的耗尽型晶体管。
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