JP4431758B2 - スイッチングレギュレータ - Google Patents

Description

この発明は、スイッチングレギュレータに関し、特に、半導体スイッチのオン・オフ動作により直流電圧の変換を行うスイッチングレギュレータに関する。

図５に、降圧型のスイッチング電源回路の一例を示す。従来のスイッチング電源回路では、Ｐチャネル型の半導体スイッチ１、Ｎチャネル型の半導体スイッチ２、出力インダクタ３、出力コンデンサ４からスイッチングレギュレータが構成されている。このスイッチングレギュレータには、発振器５、比較器６、及びフィードバックされた出力電圧レベルに応じて所定の制御信号を生成するドライバ７が接続され、この制御信号によって半導体スイッチ１，２のオン・オフを切り替えて、入力電源電圧Ｖｄｄを所望の直流電圧に変換して出力コンデンサ４に出力している。

ここでは、半導体スイッチ１，２が同時にオンして、入力電源電圧Ｖｄｄ（高位電源）と接地電位ＧＮＤ（低位電源）との間に貫通電流が流れないよう、ドライバ７の制御信号には半導体スイッチ１，２を両者ともにオフ状態とする期間（デッドタイム；Ｄｅａｄ Ｔｉｍｅ）が設けられている。

上述の降圧型のスイッチング電源回路は、例えば携帯電話などのバッテリー駆動の製品において使用した場合には、所定の電力変換効率を維持するだけでなく、半導体スイッチ１，２のスイッチング時のノイズを小さくすることが望まれていた。ところが、図５のスイッチングレギュレータには示していないが、実際には、寄生インダクタ成分が入力電源電圧Ｖｄｄ側に無視できない大きさで存在しているために、この部分にスイッチングによる急激な電流変化が起こることで、高周波の電源電圧変動（以下、スイッチングノイズという。）が生じていた。

そこで、従来からスイッチングレギュレータの出力段を構成するスイッチの個数を変化させて、出力ノードの電位変化を制御する、いわゆるスルーレート制御によって入出力の電流変化率を抑えてスイッチングノイズを低減する方法があった。また、電力変換効率を上げるためには、一律にスルーレートを落とすのではなく、出力ノードの電位を観測してスイッチング期間だけスルーレートを落とすといった、特許文献１に示されている手法も知られていた。

しかし、特許文献１に記載された従来の技術では、出力ノードの電圧観測はＭＯＳトランジスタ構成の論理ゲートによって行われていたため、論理ゲートでの判定電圧がＮＭＯＳトランジスタとＰＭＯＳトランジスタのサイズ比によって決まる閾値に応じて設定されることになる。したがって、ＮＭＯＳトランジスタの入力信号が“Ｈ”レベルのときはＮＭＯＳトランジスタの閾値Ｖｔｈ２程度以上、“Ｌ”レベルのときはＰＭＯＳトランジスタの閾値（Ｖｄｄ−Ｖｔｈ１）以下が限界となって、例えば入力電源電圧Ｖｄｄや接地電位ＧＮＤ近辺まで閾値を高く設定することができない。

図５では、出力段の半導体スイッチ１，２には寄生ダイオードが存在し、そのオン電圧はＮチャネル型の半導体スイッチ２の寄生ダイオードでは約−０．７Ｖ、Ｐチャネル型の半導体スイッチ１の寄生ダイオードではＶｄｄ＋０．７Ｖ程度である。この寄生ダイオードによるオン、オフ時の電流急変に起因するリンギングを防ぎたい場合には、スルーレートを遅くさせたい出力電圧が、入力電源電圧Ｖｄｄ以上であったり接地電位ＧＮＤ以下であったりする。
米国特許第４７７９０１３号明細書

従来の技術では、出力電圧を観測して制御回路にフィードバックする際、所望の電圧と論理ゲートの閾値との間でズレが生じるため、現状では精密なフィードバック信号を得ることができなかった。

また、精密制御を行うためにコンパレータを導入したとしても、通常の論理ゲートよりも格段に大きな遅延が生じることになって、現実的ではない。
さらに、電源のスイッチング周波数が高くなり、スイッチングスピードが高速化している現状では、ｎｓオーダのフィードバック信号が必要となる一方で、論理ゲートには遅延が存在する。したがって、出力段トランジスタはサイズが大きく、その容量負荷も大きいために、特に出力段を駆動するには論理ゲートもある程度の大きさが必要となり、遅延は増大することになる。すなわち、論理ゲートによって出力段に対するｎｓオーダでのフィードバック信号を形成することは現実的でないという問題があった。

この発明は、以上のような従来のスイッチングレギュレータにおける問題点に鑑みてなされたものであり、スイッチングノイズを十分に抑制することができ、回路損失の少ないスイッチングレギュレータを提供することを目的とする。

この発明は、上記の課題を解決するために、半導体スイッチのオン・オフ動作により直流電圧の変換を行うスイッチングレギュレータが提供できる。このスイッチングレギュレータは、高位電源と低位電源との間に直列に接続され、交互にオン・オフする一対の半導体スイッチからなる半導体回路と、前記半導体回路の各半導体スイッチを所定期間のデッドタイムを挟んでオン・オフ制御する駆動回路と、前記半導体回路の出力ノードと前記高位電源、及び前記低位電源との間にそれぞれ接続され、それぞれの閾値電圧の絶対値が前記高位電源と前記低位電源との間の電位差Ｖｄｄと前記半導体回路の各半導体スイッチにおける寄生ダイオードのビルトインポテンシャルを加算したものより小さく設定した高閾値半導体スイッチからなる制御回路と、を備えている。

第１に、出力段を構成する半導体回路に並列に設けられた高閾値半導体スイッチからなる制御回路によって、スイッチング時の後半のスルーレートを選択的に落とすことができ、スイッチングノイズと電力変換効率の低下を同時に抑えられる。

第２に、寄生ダイオードが導通状態になることを防ぐことができる。これによって寄生ダイオードによる急激な電流変化を防ぎ、スイッチング時のノイズを抑えられる。
第３に、出力段の寄生ダイオードがオンしないので逆回復電流によるノイズを抑えられる。

第４に、出力段の一対の半導体スイッチが同時にオフ状態となる期間（デッドタイム）を自動的に最小の長さに抑えられる。
第５に、制御回路の高閾値半導体スイッチのゲート端子と出力ノードとの間に論理ゲートが存在しないので、高速なフィードバック制御が可能となる。

第６に、制御回路（高閾値半導体スイッチのゲート端子）が直接に出力ノードと接続されているので、ゲートチャージが出力電流として還流され、スイッチング損失を最小にできる。

本発明の適用範囲は低スイッチングノイズを要求する電源装置の全てに適用可能であるが、特に閾値Ｖｔｈの範囲が狭いことから、入力電源電圧Ｖｄｄの低い、例えば携帯電話などのバッテリー駆動製品に適用することが有効である。

図１は、この発明に係るスイッチングレギュレータを示す回路図である。
このスイッチングレギュレータでは、半導体スイッチ１，２のオン・オフ動作により、入力電源電圧Ｖｄｄを変換して出力ノードＮの電位を制御するもので、一対の半導体スイッチ１，２からなる半導体回路は、入力電源電圧Ｖｄｄ（高位電源）と接地電位ＧＮＤ（低位電源）との間に直列に接続され、所定期間のデッドタイムｔ１，ｔ２を挟んでオン・オフ制御される。半導体スイッチ１，２の駆動回路は、発振器５、比較器６、及びドライバ７によって構成され、出力インダクタ３と出力コンデンサ４との接続点からフィードバックされた出力電圧レベルに応じて所定の制御信号を生成している。

ここでは、半導体回路の出力ノードＮと入力電源電圧Ｖｄｄ、及び接地電位ＧＮＤとの間に、それぞれの閾値電圧の絶対値がＶｄｄと半導体スイッチ１，２における寄生ダイオードＤ１，Ｄ２のビルトインポテンシャルを加算したものより小さく設定した高閾値半導体スイッチ１１，１２からなる制御回路を備えている。

このスイッチングレギュレータは、ＰチャネルＭＯＳトランジスタからなる半導体スイッチ１、ＮチャネルＭＯＳトランジスタからなる半導体スイッチ２、出力インダクタ３、出力コンデンサ４を備えているところは、従来の同期式降圧型スイッチング電源回路と同一であるが、図５のものと異なるのは、高閾値半導体スイッチ１１，１２を半導体スイッチ１，２に対してそれぞれ並列に設けている点である。これらの高閾値半導体スイッチ１１，１２の各ゲート端子は、半導体スイッチ１，２の接続点である出力ノードと接続されている。

つぎに、実施例のように構成されたスイッチングレギュレータの動作を説明する。
図２は、図１のスイッチングレギュレータのボトム電流が常に正値となる重負荷接続の場合における出力ノードの電圧波形を示す図、図３は、図１のスイッチングレギュレータのボトム電流が負値となる軽負荷接続の場合における出力ノードの電圧波形を示す図である。

最初に、出力ノードＮの電位Ｖｎが入力電源電圧Ｖｄｄのレベルから接地電位（ＧＮＤ）レベルヘ変移するときの動作を説明する。
ドライバ７からの制御信号により半導体スイッチ１がオン、半導体スイッチ２がオフしているときは、出力ノードＮの電位Ｖｎは入力電源電圧Ｖｄｄとなる。そして、半導体スイッチ１がオフ、又はオフ直前の高抵抗状態であって、他方の半導体スイッチ２がオンしていないデッドタイムｔ１になると、出力ノードＮの電位Ｖｎは高閾値半導体スイッチ１１，１２のゲート容量などからなる寄生容量Ｃｐから出力インダクタ３に流れ出るインダクタ電流ｉ_L（＞０）によって負電位になる。

出力ノードＮの電位Ｖｎが負電位になると、高閾値半導体スイッチ１１がオンし始めるために入力電源電圧Ｖｄｄ側からインダクタ電流ｉ_Lが供給され、出力ノードＮでの電位変化のスルーレートは落ちる。すなわち、この高閾値半導体スイッチ１１の閾値Ｖｔｈ１を接地電位ＧＮＤと半導体スイッチ２の寄生ダイオードＤ２の閾値Ｖon2（オン電圧）との間の電圧値に設計しておくことで、半導体スイッチ２の寄生ダイオードＤ２がオン状態になることを防いで、アンダーシュートを抑えることができる。

つぎに、ドライバ７からの制御信号により半導体スイッチ２がオンすると出力ノードＮの電位Ｖｎはほぼ接地電位（ＧＮＤ）レベルになる。このため高閾値半導体スイッチ１１は自動的にオフとなる。

このスイッチングレギュレータでは、上述した一連の動作によって、スイッチング時の後半で出力ノードＮの電位Ｖｎが接地電位（ＧＮＤ）レベル以下になった時のスルーレートだけを選択的に落とすことができる。

同様に、出力ノードＮの電位Ｖｎが接地電位（ＧＮＤ）レベルから入力電源電圧Ｖｄｄのレベルへ変移するときの動作を説明する。
半導体スイッチ２がオフ、又はオフ直前の高抵抗状態であって、他方の半導体スイッチ１がオンしていないデッドタイムｔ２には、軽負荷接続状態であれば寄生容量Ｃｐに出力インダクタ３からインダクタ電流ｉ_L（＜０）が流れ込む。そのため、出力ノードＮの電位Ｖｎは、図３に示すように入力電源電圧Ｖｄｄレベルを越える電圧となる。

その後、出力ノードＮの電位ＶｎがＶｄｄを越えると、高閾値半導体スイッチ１２がオンし始めるために接地電位ＧＮＤ側に電流が流れ出し、出力ノードＮでの電位変化のスルーレートは落ちる。すなわち、この高閾値半導体スイッチ１２の閾値Ｖｔｈ２を入力電源電圧Ｖｄｄより高く、Ｖｄｄ＋Ｖon1（Ｖon1は寄生ダイオードＤ１のビルトインポテンシャル）よりは低く設定しておくことで、半導体スイッチ１の寄生ダイオードＤ１がオン状態になることを防いで、オーバーシュートを抑えることができる。

つぎに、ドライバ７からの制御信号により半導体スイッチ１がオンすると出力ノードＮの電位Ｖｎはほぼ入力電源電圧Ｖｄｄレベルになる。このため高閾値半導体スイッチ１２は自動的にオフとなる。

このような一連の動作によって、軽負荷接続の場合には、図３に示すようにスイッチング時の後半で出力ノードＮの電位Ｖｎが入力電源電圧Ｖｄｄ以上になった時、そのスルーレートを選択的に落とすことができる。そして、半導体スイッチ２がオフした直後のインダクタ電流ｉ_Lは負であるため、デッドタイムｔ２では寄生容量Ｃｐを充電して出力電圧は急速に上昇し、高閾値半導体スイッチ１２の閾値電圧Ｖｔｈ２に等しくなったところで電位Ｖｎの上昇はストップする。その場合、デッドタイムｔ２中にインダクタ電流ｉ_Lを供給している高閾値半導体スイッチ１２は、そのオン抵抗ＲonがＲon×ｉ_L＝Ｖｔｈ２となる状態で平衡している。

なお、重負荷接続の場合には、ボトム電流が常に正値となるためにインダクタ電流ｉ_Lも常に正となり、図２に示すようにデッドタイムｔ１，ｔ２のいずれでも寄生容量Ｃｐの電荷を放電して出力ノードＮの電位Ｖｎは急速に低下するが、高閾値半導体スイッチ１１の閾値Ｖｔｈ１に等しくなったところで電位Ｖｎの低下はストップする。その場合、デッドタイムｔ２中にインダクタ電流ｉ_Lを供給している高閾値半導体スイッチ１１は、そのオン抵抗ＲonがＲon×ｉ_L＝Ｖｔｈ１となる状態で平衡している。高閾値半導体スイッチ１１，１２は出力ノードＮの電位Ｖｎが通常の電圧範囲にあるときはオンしないので、電力変換効率を落とすことはない。

以上述べたところから明らかなように、従来の特許文献１のように構成したものと、この発明のように構成したものとでは、軽負荷時での出力ノードの電位波形が図４に示すように異なっている。したがって、高閾値半導体スイッチ１１，１２の閾値電圧Ｖｔｈ１，Ｖｔｈ２を、
Ｖｄｄ＋０．７＞｜Ｖｔｈｉ｜＞Ｖｄｄ （ｉ＝１，２）
に設定することで、デッドタイムｔ１，ｔ２の間で半導体スイッチ１，２の寄生ダイオードＤ１，Ｄ２がオンする以前にオーバーシユート、アンダーシュートを回復させることができる。なお、寄生ダイオードＤ１，Ｄ２のドロップ電圧（ビルトインポテンシャル）分を、それぞれ０．７Ｖとしている。

つぎに、図６，図７により、この発明に係る別のスイッチングレギュレータについて説明する。
図６に示すスイッチングレギュレータも、図１のものと同様、第１、第２の半導体スイッチ１，２のオン・オフ動作により、入力電源電圧Ｖｄｄを変換して出力ノードＮの電位を制御するもので、一対の半導体スイッチ１，２からなる半導体回路は、入力電源電圧Ｖｄｄ（高位電源）と接地電位ＧＮＤ（低位電源）との間に直列に接続され、所定期間のデッドタイムｔ１，ｔ２（図７参照）を挟んでオン・オフ制御される。半導体スイッチ１，２の駆動回路は、発振器５、比較器６、及びドライバ７によって構成され、出力インダクタ３と出力コンデンサ４との接続点からフィードバックされた出力電圧レベルに応じて所定の制御信号を生成している。

ここでは、半導体回路の出力ノードＮと入力電源電圧Ｖｄｄ、及び接地電位ＧＮＤとの間には、半導体スイッチ１，２に対してそれぞれ並列に接続される第３、第４の半導体スイッチ２１，２２、及びリセット回路８によってオン・オフ制御されるリセットスイッチ２３，２４からなる制御回路を備えている。

このスイッチングレギュレータは、第１の半導体スイッチ１（ＰチャネルＭＯＳトランジスタ）、第２の半導体スイッチ２（ＮチャネルＭＯＳトランジスタ）、出力インダクタ３、及び出力コンデンサ４を備え、第３，第４の半導体スイッチ２１，２２が第１、第２の半導体スイッチ１，２に対してそれぞれ並列に設けられているところは、図１の同期式降圧型スイッチング電源回路と同一であるが、第３，第４の半導体スイッチ２１，２２のゲート端子がそれぞれ所定の容量値のコンデンサＣ１，Ｃ２を介して半導体回路の出力ノードＮと接続されている点で異なっている。また、第３，第４の半導体スイッチ２１，２２のゲート端子には、それぞれ入力電源電圧Ｖｄｄ、及び接地電位ＧＮＤとの間にＰチャネルトランジスタ、Ｎチャネルトランジスタからなるリセットスイッチ２３，２４が設けられており、リセット回路８では、第１、第２の半導体スイッチ１，２のスイッチングに先立って、第３，第４の半導体スイッチ２１，２２をオン・オフ制御して、そのゲート端子とソース端子とを同電位とするように構成されている。

つぎに、このように構成された実施例２のスイッチングレギュレータの動作について説明する。
図７は、図６のスイッチングレギュレータのボトム電流が負値となる軽負荷接続の場合における出力ノードの電圧波形を示す図である。

最初に、出力ノードＮの電位Ｖｎが入力電源電圧Ｖｄｄのレベルから接地電位（ＧＮＤ）レベルヘ変移するときの動作を説明する。
ドライバ７からの制御信号により半導体スイッチ１がオン、半導体スイッチ２がオフしているときは、出力ノードＮの電位Ｖｎは入力電源電圧Ｖｄｄとなる。このとき、半導体スイッチ１と並列に設けた第３の半導体スイッチ２１は、リセットスイッチ２３がオンしていることから、そのソース・ゲート間が導通しており、ゲート端子の電位は出力ノードＮの電位Ｖｎ（＝Ｖｄｄ）に等しくなっている。その後、コンデンサＣ１には電荷が蓄積されていない状態でリセットスイッチ２３がオフするから、出力ノードＮの電位Ｖｎが変化するスイッチング時に先立って、第３の半導体スイッチ２１のゲート端子の電位は、第３の半導体スイッチ２１のゲート容量と出力ノードＮに接続された容量Ｃ１との比に応じて出力ノードＮの電圧を分配した大きさになる。

そこで、第１の半導体スイッチ１がオフ、又はオフ直前の高抵抗状態であって、第２の半導体スイッチ２がオンしていないデッドタイムｔ１になるため、出力ノードＮの電位Ｖｎは、半導体スイッチ２１，２２のゲート容量などからなる寄生容量から出力インダクタ３に流れ出るインダクタ電流ｉ_L（＞０）によって、急激に負電位に変化する。このとき、リセットスイッチ２３，２４はいずれもオフしている。したがって、出力ノードＮには、その電位Ｖｎが負電位になると半導体スイッチ２１がオンし始めるために入力電源電圧Ｖｄｄ側からインダクタ電流ｉ_Lが供給され、出力ノードＮでの電位変化のスルーレートは落ちる。すなわち、この半導体スイッチ２１の出力ノードＮから見た閾値が、接地電位ＧＮＤと半導体スイッチ２の寄生ダイオードＤ２の閾値Ｖon2（オン電圧）との間の電圧値となるようにコンデンサＣ１の容量値を決定することによって、第２の半導体スイッチ２の寄生ダイオードＤ２がオン状態になることを防ぎ、アンダーシュートを抑えることができる。

その後、ドライバ７からの制御信号により半導体スイッチ２がオンすると出力ノードＮの電位Ｖｎはほぼ接地電位（ＧＮＤ）レベルになる。このため半導体スイッチ２１は自動的にオフとなる。

このスイッチングレギュレータでは、出力ノードＮが入力電源電圧Ｖｄｄから接地電位ＧＮＤへ変移する一連の動作によって、スイッチング時の後半で出力ノードＮの電位Ｖｎが接地電位（ＧＮＤ）レベル以下になった時のスルーレートだけを選択的に落とすことができる。

つぎに、出力ノードＮの電位Ｖｎが接地電位（ＧＮＤ）レベルから入力電源電圧Ｖｄｄのレベルへ変移するときの動作を説明する。
第２の半導体スイッチ２がオフ、又はオフ直前の高抵抗状態であって、第１の半導体スイッチ１もオンしていないデッドタイムｔ２には、軽負荷接続状態であれば寄生容量Ｃｐに出力インダクタ３からインダクタ電流ｉ_L（＜０）が流れ込む。そのため、出力ノードＮの電位Ｖｎは、図７に示すように入力電源電圧Ｖｄｄレベルを越える電圧となる。

その後、出力ノードＮの電位ＶｎがＶｄｄ＋Ｖon1（Ｖon1は寄生ダイオードＤ１のビルトインポテンシャル）を越えると、半導体スイッチ２２がオンし始めるために接地電位ＧＮＤ側に電流が流れ出し、出力ノードＮでの電位変化のスルーレートは落ちる。すなわち、この半導体スイッチ２２の出力ノードＮから見た閾値が、入力電源電圧ＶｄｄとＶｄｄ＋Ｖon1との間の電圧値となるようにコンデンサＣ２の容量値を決定することによって、第１の半導体スイッチ１の寄生ダイオードＤ１がオン状態になることを防ぎ、オーバーシュートを抑えることができる。

その後、ドライバ７からの制御信号により半導体スイッチ１がオンすると出力ノードＮの電位Ｖｎはほぼ入力電源電圧Ｖｄｄレベルになる。このため半導体スイッチ２２は自動的にオフとなる。

このように、実施例２では制御回路を構成する第３、第４の半導体スイッチ２１，２２のオン・オフが、ゲート端子に接続した所定の容量値のコンデンサＣ１，Ｃ２によって制御される。したがって、実施例１の場合のように、ＭＯＳトランジスタをチャネルインプラなどによって高閾値化しておかなくても、出力段トランジスタを出力ノードＮの電位を制御して直接にオン・オフ制御することで、フィードバックの遅延時間を抑えることができる。そのため、余分な拡散工程などの製造プロセスを省略して、スイッチングノイズを十分に抑制できる。

以上述べたところから明らかなように、各コンデンサＣ１，Ｃ２の容量値をそれぞれＣ１，Ｃ２、制御回路の第３、第４の半導体スイッチ２１，２２のゲート容量をそれぞれＣ１１，Ｃ１２、第１、第２の半導体スイッチにおける寄生ダイオードのビルトインポテンシャルを０．７とした場合、第３、第４の半導体スイッチ２１，２２の閾値電圧Ｖｔｈ１，Ｖｔｈ２を、それぞれ以下の範囲に設定することにより、デッドタイムｔ１，ｔ２の間で半導体スイッチ１，２の寄生ダイオードＤ１，Ｄ２がオンする以前にオーバーシユート、アンダーシュートを回復させることができる。

（Ｖｄｄ＋０．７）×Ｃ１／（Ｃ１＋Ｃ１１）＞｜Ｖｔｈ１｜＞Ｖｄｄ×Ｃ１／（Ｃ１＋Ｃ１１）
（Ｖｄｄ＋０．７）×Ｃ２／（Ｃ２＋Ｃ１２）＞｜Ｖｔｈ２｜＞Ｖｄｄ×Ｃ２／（Ｃ２＋Ｃ１２）
ここで、第３、第４の半導体スイッチ２１，２２のゲート容量Ｃ１１，Ｃ１２は、電圧依存性があるだけでなく、リセットスイッチ２３，２４を構成するトランジスタのドレインと基板との間の接合容量など、その他の寄生容量が含まれている。ただし、出力ノードＮから見た第３、第４の半導体スイッチ２１，２２の閾値が上述の式の範囲外に設定された場合には、出力ノードＮの電位Ｖｎが接地電位より高い状態であって、かつ入力電源電圧Ｖｄｄよりも低い状態においても第３の半導体スイッチ２１と第２、第４の半導体スイッチ２，２２が同時に導通したり、第４の半導体スイッチ２２と第１、第３の半導体スイッチ１，２１が同時に導通したりすることがある。そうすると、短絡電流によって電力変換効率が低下することになる。そこで、実験、シミュレーション、理論解析などにより、この寄生容量値を事前に求めて、設計を行う必要がある。

なお、出力ノードＮの電位Ｖｎが通常の電圧範囲内にある時は、第１、第２の半導体スイッチ１，２にそれぞれ並列に接続された第３、第４の半導体スイッチ２１，２２は動作しないので、電力変換効率を落とすおそれはない。

この発明に係るスイッチングレギュレータを示す回路図である。 スイッチングレギュレータのボトム電流が正値である場合における出力ノードの電圧波形を示す図である。 スイッチングレギュレータのボトム電流が負値である場合における出力ノードの電圧波形を示す図である。 この発明に係るスイッチングレギュレータの軽負荷時での出力ノードの電位波形を従来技術のものと比較して示す図である。 従来のスイッチングレギュレータの一例を示す回路図である。 この発明に係る別のスイッチングレギュレータを示す回路図である。 図６のスイッチングレギュレータのボトム電流が負値となる軽負荷接続の場合における出力ノードの電圧波形を示す図である。

符号の説明

１ 半導体スイッチ（第１の半導体スイッチ）
２ 半導体スイッチ（第２の半導体スイッチ）
３ 出力インダクタ
４ 出力コンデンサ
５ 発振器
６ 比較器
７ ドライバ
８ リセット回路
１１，１２ 高閾値半導体スイッチ
２１ 半導体スイッチ（第３の半導体スイッチ）
２２ 半導体スイッチ（第４の半導体スイッチ）
２３，２４ リセットスイッチ
Ｃ１，Ｃ２ コンデンサ

Claims (7)

1. 半導体スイッチのオン・オフ動作により直流電圧の変換を行うスイッチングレギュレータにおいて、
   高位電源と低位電源との間に直列に接続され、交互にオン・オフする一対の半導体スイッチからなる半導体回路と、
   前記半導体回路の各半導体スイッチを所定期間のデッドタイムを挟んでオン・オフ制御する駆動回路と、
   前記半導体回路の出力ノードと前記高位電源、及び前記低位電源との間にそれぞれ接続され、それぞれの閾値電圧の絶対値が前記高位電源と前記低位電源との間の電位差Ｖｄｄと前記半導体回路の各半導体スイッチにおける寄生ダイオードのビルトインポテンシャルを加算したものより小さく設定した高閾値半導体スイッチからなる制御回路と、
   を備えたことを特徴とするスイッチングレギュレータ。
2. 前記半導体回路、及び前記制御回路は、それぞれ前記高位電源、及び前記低位電源との間の各半導体スイッチが反対導電型のＭＯＳトランジスタスイッチによって構成されていることを特徴とする請求項１記載のスイッチングレギュレータ。
3. 前記制御回路は、ソース端子が前記高位電源に接続されたＰチャネルトランジスタと、ソース端子が前記低位電源に接続されたＮチャネルトランジスタとによって構成され、前記各トランジスタのゲート端子及びドレイン端子がそれぞれ前記半導体回路の出力ノードに接続されていることを特徴とする請求項２記載のスイッチングレギュレータ。
4. 前記制御回路のＰチャネルトランジスタとＮチャネルトランジスタの閾値電圧Ｖｔｈ１，Ｖｔｈ２を、
   Ｖｄｄ＋０．７＞｜Ｖｔｈｉ｜＞Ｖｄｄ （ｉ＝１，２）
   に設定したことを特徴とする請求項３記載のスイッチングレギュレータ。
5. 半導体スイッチのオン・オフ動作により直流電圧の変換を行うスイッチングレギュレータにおいて、
   高位電源と低位電源との間に直列に接続され、交互にオン・オフする第１、第２の半導体スイッチからなる半導体回路と、
   前記半導体回路の各半導体スイッチを所定期間のデッドタイムを挟んでオン・オフ制御する駆動回路と、
   前記半導体回路の出力ノードと前記高位電源、及び前記低位電源との間に前記第１、第２の半導体スイッチに対してそれぞれ並列に接続した第３、第４の半導体スイッチからなる制御回路と、
   を備え、前記第３の半導体スイッチは、ソース端子が前記高位電源に接続されたＰチャネルトランジスタであり、前記第４の半導体スイッチは、ソース端子が前記低位電源に接続されたＮチャネルトランジスタであって、前記各トランジスタのドレイン端子がそれぞれ前記半導体回路の出力ノードに接続され、前記各トランジスタのゲート端子がそれぞれ所定の容量値のコンデンサを介して前記半導体回路の出力ノードに接続されていることを特徴とするスイッチングレギュレータ。
6. 前記制御回路は、前記各トランジスタのゲート端子及びソース端子とを同電位にリセットするリセット回路を備えていることを特徴とする請求項５記載のスイッチングレギュレータ。
7. 前記各コンデンサの容量値をそれぞれＣ１，Ｃ２、前記制御回路のＰチャネルトランジスタとＮチャネルトランジスタのゲート容量をそれぞれＣ１１，Ｃ１２、前記第１、第２の半導体スイッチにおける寄生ダイオードのビルトインポテンシャルをＶ１，Ｖ２とする場合において、
   前記制御回路のＰチャネルトランジスタとＮチャネルトランジスタの閾値電圧Ｖｔｈ１，Ｖｔｈ２を、
   （Ｖｄｄ＋Ｖ１）×Ｃ１／（Ｃ１＋Ｃ１１）＞｜Ｖｔｈ１｜＞Ｖｄｄ×Ｃ１／（Ｃ１＋Ｃ１１）
   （Ｖｄｄ＋Ｖ２）×Ｃ２／（Ｃ２＋Ｃ１２）＞｜Ｖｔｈ２｜＞Ｖｄｄ×Ｃ２／（Ｃ２＋Ｃ１２）
   に設定したことを特徴とする請求項５記載のスイッチングレギュレータ。
   

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