JP2007074793A

JP2007074793A - Ｄｃ−ｄｃコンバータ

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Publication number: JP2007074793A
Application number: JP2005257251A
Authority: JP
Inventors: Kazuyasu Minami; 一保南; Tatsuro Kuroiwa; 達郎黒岩
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-09-06
Filing date: 2005-09-06
Publication date: 2007-03-22

Abstract

【課題】配線のインダクタンス及びスイッチ素子の浮遊容量で構成されるＬＣ発振回路により引き起こされるスイッチング電圧波形の振動を抑制可能なＤＣ−ＤＣコンバータであって、補助スイッチ素子の制御用のドライバ回路が不要なものを実現する。
【解決手段】補助スイッチ素子制御用のドライバ回路を設けることなく、抵抗素子と容量素子とにより補助スイッチ素子の制御を行う。具体的には、抵抗素子Ｒ３の一方端と容量素子Ｃ５の一方電極とを、トランジスタＱ３の制御電極に接続し、容量素子Ｃ５の他方電極とトランジスタＱ３の第２電流電極とを、トランジスタＱ１の第２電流電極及びトランジスタＱ２の第２電流電極に接続し、トランジスタＱ３の第１電流電極を、抵抗素子Ｒ３の他方端に接続するとともに、トランジスタＱ１の第１電流電極に接続する。
【選択図】図１

Description

この発明は、直流電力を、異なった電圧値の直流電力に変換するＤＣ−ＤＣ（Direct Current to Direct Current）コンバータに関する。

いわゆるチョッパとして構成されたＤＣ−ＤＣコンバータの例が、下記特許文献１の図１及び図２に示されている。このＤＣ−ＤＣコンバータにおいては、ＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）たる第１スイッチ素子３に並列に、他のＰチャネルＭＯＳＦＥＴたる補助第１スイッチ素子５が接続され、ＮチャネルＭＯＳＦＥＴたる第２スイッチ素子４に並列に、他のＮチャネルＭＯＳＦＥＴたる補助第２スイッチ素子６が接続されている。

そして、その図３のタイミングチャートに示されているように、第２スイッチ素子４のＯＮ時に補助第１スイッチ素子５をＯＮし、第１スイッチ素子３のＯＮ時に補助第２スイッチ素子６をＯＮすることによって、配線のインダクタンスＬｓ及びスイッチ素子の浮遊容量Ｃｓｄｐ，Ｃｓｄｎで構成されるＬＣ発振回路により引き起こされるスイッチング電圧波形（Ｖｍ）の振動を抑制している。

特開２００２−３１５３１０号公報

上記特許文献１に記載のＤＣ−ＤＣコンバータにおいては、補助第１スイッチ素子５及び補助第２スイッチ素子６の制御のためにそれぞれ、補助第１ドライバ５１及び補助第２ドライバ６１が設けられていた。

しかし、第１スイッチ素子３の制御用の第１ドライバ３１及び第２スイッチ素子４の制御用の第２ドライバ４１に加えて、さらに補助第１及び第２ドライバ回路５１，６１を半導体チップ内に設けることは、回路構成の複雑化と回路面積の増大とを招くこととなっていた。

この発明は上記の事情に鑑みてなされたもので、配線のインダクタンス及びスイッチ素子の浮遊容量で構成されるＬＣ発振回路により引き起こされるスイッチング電圧波形の振動を抑制可能なＤＣ−ＤＣコンバータであって、補助スイッチ素子の制御用のドライバ回路が不要なものを提供することを目的とする。

請求項１に記載の発明は、第１及び第２電流電極、並びに、制御電極を有する、第１導電形の第１トランジスタと、第１及び第２電流電極、並びに、制御電極を有する、第２導電形の第２トランジスタと、第１及び第２制御信号を出力する制御回路と、入力端及び出力端を有するフィルタと、一方端及び他方端を有する第１抵抗素子と、一方電極及び他方電極を有する第１容量素子と、第１及び第２電流電極、並びに、制御電極を有する第３トランジスタとを備え、前記第１トランジスタの前記第１電流電極には、接地電位との電位差が入力直流電圧となる入力電位が与えられ、前記第２トランジスタの前記第１電流電極には、前記接地電位が与えられ、前記第１トランジスタの前記第２電流電極と前記第２トランジスタの前記第２電流電極とは、共通に前記フィルタの前記入力端に接続され、前記フィルタの前記出力端における電位と前記接地電位との電位差が、出力直流電圧として機能し、前記第１トランジスタの前記制御電極には、前記第１制御信号が与えられ、前記第２トランジスタの前記制御電極には、前記第２制御信号が与えられ、前記第１抵抗素子の前記一方端と前記第１容量素子の前記一方電極とは、共通に前記第３トランジスタの前記制御電極に接続され、前記第１容量素子の前記他方電極と前記第３トランジスタの前記第２電流電極とは、共通に前記第１トランジスタの前記第２電流電極及び前記第２トランジスタの前記第２電流電極に接続され、前記第３トランジスタの前記第１電流電極は、前記第１抵抗素子の前記他方端に接続されるとともに、前記第１トランジスタの前記第１電流電極および前記第２トランジスタの前記第１電流電極の一方に接続され、前記第３トランジスタの導電形は、前記第３トランジスタの前記第１電流電極が接続される前記第１電流電極を有する前記第１または第２トランジスタの導電形と同じであるＤＣ−ＤＣコンバータである。

請求項３に記載の発明は、第１及び第２電流電極、並びに、制御電極を有する、第１導電形の第１トランジスタと、アノード及びカソードを有するダイオードと、制御信号を出力する制御回路と、入力端及び出力端を有するフィルタと、一方端及び他方端を有する抵抗素子と、一方電極及び他方電極を有する容量素子と、第１及び第２電流電極、並びに、制御電極を有する、第２導電形の第２トランジスタとを備え、前記第１トランジスタの前記第１電流電極には、接地電位との電位差が入力直流電圧となる入力電位が与えられ、前記ダイオードの前記アノードには、前記接地電位が与えられ、前記第１トランジスタの前記第２電流電極と前記ダイオードの前記カソードとは、共通に前記フィルタの前記入力端に接続され、前記フィルタの前記出力端における電位と前記接地電位との電位差が、出力直流電圧として機能し、前記第１トランジスタの前記制御電極には、前記制御信号が与えられ、前記抵抗素子の前記一方端と前記容量素子の前記一方電極とは、共通に前記第２トランジスタの前記制御電極に接続され、前記容量素子の前記他方電極と前記第２トランジスタの前記第２電流電極とは、共通に前記第１トランジスタの前記第２電流電極及び前記ダイオードの前記カソードに接続され、前記第２トランジスタの前記第１電流電極は、前記抵抗素子の前記他方端に接続されるとともに、前記ダイオードの前記アノードに接続されたＤＣ−ＤＣコンバータである。

請求項１に記載の発明によれば、第１抵抗素子と第１容量素子とを備える。第１抵抗素子及び第１容量素子の回路接続構成によれば、第３トランジスタの第１電流電極が接続されない方の第１または第２トランジスタの導通の直後において、第１抵抗素子及び第１容量素子は第３トランジスタを導通させ、その後、第３トランジスタを導通させないようにすることができる。これにより、入力電位を伝達する配線のインダクタンス、及び、スイッチ素子たる第１及び第２トランジスタの浮遊容量で構成されるＬＣ発振回路により引き起こされるスイッチング電圧波形の振動を、抑制可能なＤＣ−ＤＣコンバータを実現できる。そして、補助スイッチ素子たる第３トランジスタの駆動は、第１抵抗素子と第１容量素子とにより行うので、補助スイッチ素子制御用のドライバ回路が不要で、簡単な回路構成のＤＣ−ＤＣコンバータを実現できる。

請求項３に記載の発明によれば、抵抗素子と容量素子とを備える。抵抗素子及び容量素子の回路接続構成によれば、第１トランジスタの導通の直後において、抵抗素子及び容量素子は第２トランジスタを導通させ、その後、第２トランジスタを導通させないようにすることができる。これにより、入力電位を伝達する配線のインダクタンス、及び、スイッチ素子たる第１トランジスタの浮遊容量で構成されるＬＣ発振回路により引き起こされるスイッチング電圧波形の振動を、抑制可能なＤＣ−ＤＣコンバータを実現できる。そして、補助スイッチ素子たる第２トランジスタの駆動は、抵抗素子と容量素子とにより行うので、補助スイッチ素子制御用のドライバ回路が不要で、簡単な回路構成のＤＣ−ＤＣコンバータを実現できる。

＜実施の形態１＞
本実施の形態は、補助スイッチ素子制御用のドライバ回路を設けることなく、抵抗素子と容量素子とにより補助スイッチ素子の制御を行うＤＣ−ＤＣコンバータである。

図１は、本実施の形態に係るＤＣ−ＤＣコンバータの回路図である。図１に示すように、このＤＣ−ＤＣコンバータは、スイッチ素子として機能する、第１導電形のＰチャネルＭＯＳトランジスタＱ１及び第２導電形のＮチャネルＭＯＳトランジスタＱ２、補助スイッチ素子として機能する、第１導電形のＰチャネルＭＯＳトランジスタＱ３及び第２導電形のＮチャネルＭＯＳトランジスタＱ４、第１及び第２制御信号を出力する制御回路ＣＴ、三角波発振器ＯＳ、基準電圧発生器ＲＦ、増幅器ＡＰ、比較器ＣＰ、フィルタＦＴ、抵抗素子Ｒ１，Ｒ２、並びに、容量素子Ｃ１を含んでいる。

さらに、このＤＣ−ＤＣコンバータは、抵抗素子Ｒ３，Ｒ４及び容量素子Ｃ５，Ｃ６をも含んでいる。なお、図１中において破線で囲まれた部分ＰＴは、１つの半導体チップ内に制御回路として形成される部分であり、一方、部分ＰＴに囲まれていない、容量素子Ｃ１、抵抗素子Ｒ１，Ｒ２及びフィルタＦＴは、例えばディスクリート素子で構成される。

容量素子Ｃ１の一方電極はノードＮ１として機能し、他方電極には接地電位ＧＮＤが与えられる。ノードＮ１には、接地電位ＧＮＤとの電位差が入力直流電圧Ｖｉｎとなる入力電位が与えられる。ノードＮ１に与えられた入力電位は、配線を介してＰチャネルＭＯＳトランジスタＱ１の第１電流電極たるソースに与えられる。この配線には、インダクタンス成分Ｌ２が存在する。

ＰチャネルＭＯＳトランジスタＱ１の第２電流電極たるドレインと、ＮチャネルＭＯＳトランジスタＱ２の第２電流電極たるドレインとは、ノードＶＭにおいて、共通にフィルタＦＴの入力端に接続されている。ＮチャネルＭＯＳトランジスタＱ２の第１電流電極たるソースには、接地電位ＧＮＤが与えられている。ＰチャネルＭＯＳトランジスタＱ１の制御電極たるゲートには、制御回路ＣＴからの第１制御信号が与えられ、ＮチャネルＭＯＳトランジスタＱ２の制御電極たるゲートには、制御回路ＣＴからの第２制御信号が与えられる。ＰチャネルＭＯＳトランジスタＱ１のソース及びドレイン間には、浮遊容量成分Ｃ３が存在し、ＮチャネルＭＯＳトランジスタＱ２のソース及びドレイン間には、浮遊容量成分Ｃ４が存在する。

抵抗素子Ｒ３の一方端と容量素子Ｃ５の一方電極とは、ノードＶＧＳ３において共通にＰチャネルＭＯＳトランジスタＱ３の制御電極たるゲートに接続されている。また、容量素子Ｃ５の他方電極とＰチャネルＭＯＳトランジスタＱ３の第２電流電極たるドレインとは、共通にＰチャネルＭＯＳトランジスタＱ１のドレイン及びＮチャネルＭＯＳトランジスタＱ２のドレインに接続されている。ＰチャネルＭＯＳトランジスタＱ３の第１電流電極たるソースは、抵抗素子Ｒ３の他方端に接続されるとともに、ＰチャネルＭＯＳトランジスタＱ１のソースに接続されている。なお、ＭＯＳトランジスタＱ３の導電形は、ＭＯＳトランジスタＱ３のソースが接続されるソースを有するＰチャネルＭＯＳトランジスタＱ１の導電形と同じく、Ｐチャネル形である。

抵抗素子Ｒ４の一方端と容量素子Ｃ６の一方電極とは、ノードＶＧＳ４において共通にＮチャネルＭＯＳトランジスタＱ４の制御電極たるゲートに接続されている。また、容量素子Ｃ６の他方電極とＮチャネルＭＯＳトランジスタＱ４の第２電流電極たるドレインとは、共通にＰチャネルＭＯＳトランジスタＱ１のドレイン及びＮチャネルＭＯＳトランジスタＱ２のドレインに接続されている。ＮチャネルＭＯＳトランジスタＱ４の第１電流電極たるソースは、抵抗素子Ｒ４の他方端に接続されるとともに、ＮチャネルＭＯＳトランジスタＱ２のソースに接続されている。なお、図１においては、ＮチャネルＭＯＳトランジスタＱ４のソース及び抵抗素子Ｒ４の他方端への接地電位ＧＮＤの印加が示されているが、ＮチャネルＭＯＳトランジスタＱ２のソースにも接地電位ＧＮＤが印加されているので、ＮチャネルＭＯＳトランジスタＱ４のソース及び抵抗素子Ｒ４の他方端がＮチャネルＭＯＳトランジスタＱ２のソースに接続されていると捉えることができる。ＭＯＳトランジスタＱ４の導電形は、ＭＯＳトランジスタＱ４のソースが接続されるソースを有するＮチャネルＭＯＳトランジスタＱ２の導電形と同じく、Ｎチャネル形である。

フィルタＦＴは、入力端及び出力端を有しており、また、インダクタＬ１および容量素子Ｃ２を構成要素として有する。具体的には、インダクタＬ１の一端がフィルタＦＴの入力端として機能し、その一端はノードＶＭにおいてＰチャネルＭＯＳトランジスタＱ１及びＮチャネルＭＯＳトランジスタＱ２の双方のドレインに接続されている。また、インダクタＬ１の他端はノードＮ２として機能し、インダクタＬ１の他端には容量素子Ｃ２の一方電極が接続される。また、インダクタＬ１の他端はフィルタＦＴの出力端として機能し、その出力端における電位と接地電位ＧＮＤとの電位差が、出力直流電圧Ｖｏｕｔとして機能する。容量素子Ｃ２の他方電極には接地電位ＧＮＤが与えられる。

ノードＮ２には、抵抗素子Ｒ１の一方端も接続される。抵抗素子Ｒ１の他方端には抵抗素子Ｒ２の一方端が接続され、抵抗素子Ｒ２の他方端には接地電位ＧＮＤが与えられる。抵抗素子Ｒ１，Ｒ２は、出力直流電圧Ｖｏｕｔを分圧して制御回路ＣＴにフィードバックする機能を有する。すなわち、抵抗素子Ｒ１，Ｒ２の接続点における電位は、増幅器ＡＰの一入力端に与えられる。

増幅器ＡＰの他入力端には、基準電圧発生器ＲＦにて生成された基準電位が与えられる。増幅器ＡＰは、抵抗素子Ｒ１，Ｒ２の接続点における電位と基準電位との大小を比較し、比較結果に応じた信号を出力する。増幅器ＡＰの出力は、比較器ＣＰの一入力端に与えられる。

比較器ＣＰの他入力端には、三角波発振器ＯＳにて生成された三角波信号が与えられる。比較器ＣＰは、増幅器ＡＰの出力と三角波信号との大小を比較し、比較結果に応じたＰＷＭ（Pulse Width Modulation）信号を出力する。比較器ＣＰの出力は、制御回路ＣＴに与えられ、ＰチャネルＭＯＳトランジスタＱ１への第１制御信号及びＮチャネルＭＯＳトランジスタＱ２への第２制御信号の生成に利用される。

次に、本実施の形態に係るＤＣ−ＤＣコンバータの動作について、図２及び図３を用いつつ説明する。図２は、図１の回路において、ＰチャネルＭＯＳトランジスタＱ３、ＮチャネルＭＯＳトランジスタＱ４、抵抗素子Ｒ３，Ｒ４、及び、容量素子Ｃ５，Ｃ６が存在しない場合の、ノードＶＭにおけるスイッチング電圧の波形を示す図、図３は、図１の回路のノードＶＭにおけるスイッチング電圧の波形を示す図、である。

まず、ＰチャネルＭＯＳトランジスタＱ１のゲートに制御回路ＣＴから第１制御信号が与えられ、ＮチャネルＭＯＳトランジスタＱ２のゲートに制御回路ＣＴから第２制御信号が与えられることによって、ＰチャネルＭＯＳトランジスタＱ１およびＮチャネルＭＯＳトランジスタＱ２は交互にオン・オフを繰り返す。これにより、入力直流電圧ＶｉｎがノードＶＭに断続的に伝達され、いわゆるチョッパの動作が実現される。ノードＶＭにおける電圧は、フィルタＦＴを介して平滑化され、異なる電圧値の出力直流電圧ＶｏｕｔとしてノードＮ２より出力される。

このとき、ＰチャネルＭＯＳトランジスタＱ３及びＮチャネルＭＯＳトランジスタＱ４を導入せずに、スイッチング電圧波形の振動抑制を行わないと、図２に示すようにノードＶＭにおける電圧波形には、オーバーシュートが発生しやすい。

一方、本実施の形態に係る発明のように、補助スイッチ素子として機能するＰチャネルＭＯＳトランジスタＱ３及びＮチャネルＭＯＳトランジスタＱ４を導入し、これらのトランジスタが、ノードＶＭにおける電圧波形の立ち下がり直後及び立ち上がり直後にそれぞれオンするよう制御すれば、図３に示すように、ノードＶＭにおける電圧波形へのオーバーシュートの発生を抑制することができる。

すなわち、ＰチャネルＭＯＳトランジスタＱ１がオンからオフへと移行し、ＮチャネルＭＯＳトランジスタＱ２がオフからオンへと移行したときに、ＰチャネルＭＯＳトランジスタＱ３が一時的に導通すれば、ノードＶＭにおける電圧波形の急激な立ち下がりを抑制することができる。また、ＮチャネルＭＯＳトランジスタＱ２がオンからオフへと移行し、ＰチャネルＭＯＳトランジスタＱ１がオフからオンへと移行したときに、ＮチャネルＭＯＳトランジスタＱ４が一時的に導通すれば、ノードＶＭにおける電圧波形の急激な立ち上がりを抑制することができる。

本実施の形態においては、ＰチャネルＭＯＳトランジスタＱ３の制御用として、抵抗素子Ｒ３及び容量素子Ｃ５を、ＮチャネルＭＯＳトランジスタＱ４の制御用として、抵抗素子Ｒ４及び容量素子Ｃ６を、それぞれ設けている。これら抵抗素子Ｒ３，Ｒ４及び容量素子Ｃ５，Ｃ６の機能について、以下に説明する。

まず、ＰチャネルＭＯＳトランジスタＱ１がオンからオフへと移行し、ＮチャネルＭＯＳトランジスタＱ２がオフからオンへと移行すると、ノードＶＭにおける電位は急激に立ち下がる。このノードＶＭにおける電位の立ち下がりに伴って、容量素子Ｃ５を介したノードＶＧＳ３における電位は、図３に示すように一時的に下がることとなる。これにより、ＰチャネルＭＯＳトランジスタＱ３のゲート・ソース間電圧が一時的に大きな値となり、ＰチャネルＭＯＳトランジスタＱ３が導通する。

この後しばらくすると、容量素子Ｃ５に電荷が蓄積され、ＰチャネルＭＯＳトランジスタＱ３のゲート・ソース間電圧は次第に減少してゆく。これにより、ＰチャネルＭＯＳトランジスタＱ３は非導通状態に移行する。

一方、ＮチャネルＭＯＳトランジスタＱ２がオンからオフへと移行し、ＰチャネルＭＯＳトランジスタＱ１がオフからオンへと移行すると、ノードＶＭにおける電位は急激に立ち上がる。このノードＶＭにおける電位の立ち下がりに伴って、容量素子Ｃ６を介したノードＶＧＳ４における電位は、図３に示すように一時的に上がることとなる。これにより、ＮチャネルＭＯＳトランジスタＱ４のゲート・ソース間電圧が一時的に大きな値となり、ＮチャネルＭＯＳトランジスタＱ４が導通する。

この後しばらくすると、容量素子Ｃ６に電荷が蓄積され、ＮチャネルＭＯＳトランジスタＱ４のゲート・ソース間電圧は次第に減少してゆく。これにより、ＮチャネルＭＯＳトランジスタＱ４は非導通状態に移行する。

以上に説明したように、抵抗素子Ｒ３，Ｒ４及び容量素子Ｃ５，Ｃ６が存在することにより、ノードＶＭにおける電位の立ち上がり・立ち下がり時に、ＰチャネルＭＯＳトランジスタＱ３及びＮチャネルＭＯＳトランジスタＱ４の一時的導通が実現されるのである。

なお、本実施の形態においては、ＮチャネルＭＯＳトランジスタＱ２オン時のスイッチング電圧波形振動抑制用のＰチャネルＭＯＳトランジスタＱ３、抵抗素子Ｒ３及び容量素子Ｃ５で構成される一組と、ＰチャネルＭＯＳトランジスタＱ１オン時のスイッチング電圧波形振動抑制用のＮチャネルＭＯＳトランジスタＱ４、抵抗素子Ｒ４及び容量素子Ｃ６で構成される一組とを共に設ける構成を例示したが、いずれか一方のみを設ける構成を採用してもよい。すなわち、ＰチャネルＭＯＳトランジスタＱ３、抵抗素子Ｒ３及び容量素子Ｃ５のみを設けて、ＮチャネルＭＯＳトランジスタＱ２オン時のスイッチング電圧波形振動抑制のみを図ってもよいし、ＮチャネルＭＯＳトランジスタＱ４、抵抗素子Ｒ４及び容量素子Ｃ６のみを設けて、ＰチャネルＭＯＳトランジスタＱ１オン時のスイッチング電圧波形振動抑制のみを図ってもよい。

このことを一般化すれば、本実施の形態に係るＤＣ−ＤＣコンバータは、第１導電形（Ｐチャネル形）の第１トランジスタＱ１と、第２導電形（Ｎチャネル形）の第２トランジスタＱ２と、第３トランジスタＱ３またはＱ４の一方と、第１抵抗素子Ｒ３またはＲ４の一方と、第１容量素子Ｃ５またはＣ６の一方とを備え、第１抵抗素子Ｒ３またはＲ４の一方端と第１容量素子Ｃ５またはＣ６の一方電極とは、共通に第３トランジスタＱ３またはＱ４の制御電極（ゲート）に接続されている。そして、第１容量素子Ｃ５またはＣ６の他方電極と第３トランジスタＱ３またはＱ４の第２電流電極（ドレイン）とは、共通に第１トランジスタＱ１の第２電流電極（ドレイン）及び第２トランジスタＱ２の第２電流電極（ドレイン）に接続されている。そして、第３トランジスタＱ３またはＱ４の第１電流電極（ソース）は、第１抵抗素子Ｒ３またはＲ４の他方端に接続されるとともに、第１トランジスタＱ１の第１電流電極（ソース）および第２トランジスタＱ２の第１電流電極（ソース）の一方に接続され、第３トランジスタＱ３またはＱ４の導電形（Ｐチャネル形またはＮチャネル形）は、第３トランジスタＱ３またはＱ４の第１電流電極（ソース）が接続される第１電流電極（ソース）を有する第１または第２トランジスタＱ１またはＱ２の導電形と同じである、と言える。

そして、本実施の形態に係るＤＣ−ＤＣコンバータは、第２抵抗素子Ｒ３またはＲ４の他方と、第２容量素子Ｃ５またはＣ６の他方と、第４トランジスタＱ３またはＱ４の他方とをさらに備え、第２抵抗素子Ｒ３またはＲ４の一方端と第２容量素子Ｃ５またはＣ６の一方電極とは、共通に第４トランジスタＱ３またはＱ４の制御電極（ゲート）に接続されている。そして、第２容量素子Ｃ５またはＣ６の他方電極と第４トランジスタＱ３またはＱ４の第２電流電極（ドレイン）とは、共通に第１トランジスタＱ１の第２電流電極（ドレイン）及び第２トランジスタＱ２の第２電流電極（ドレイン）に接続されている。そして、第４トランジスタＱ３またはＱ４の第１電流電極（ソース）は、第２抵抗素子Ｒ３またはＲ４の他方端に接続されるとともに、第１トランジスタＱ１の第１電流電極（ソース）および第２トランジスタＱ２の第１電流電極（ソース）の他方に接続され、第４トランジスタＱ３またはＱ４の導電形（Ｐチャネル形またはＮチャネル形）は、第４トランジスタＱ３またはＱ４の第１電流電極（ソース）が接続される第１電流電極（ソース）を有する第１または第２トランジスタＱ１またはＱ２の導電形と同じである、と言える。

本実施の形態に係るＤＣ−ＤＣコンバータによれば、第１抵抗素子Ｒ３またはＲ４の一方と第１容量素子Ｃ５またはＣ６の一方とを備える。第１抵抗素子Ｒ３またはＲ４及び第１容量素子Ｃ５またはＣ６の回路接続構成によれば、第３トランジスタＱ３またはＱ４の第１電流電極（ソース）が接続されない方の第１または第２トランジスタＱ１またはＱ２の導通の直後において、第１抵抗素子及び第１容量素子Ｒ３またはＲ４は第３トランジスタＱ３またはＱ４を導通させ、その後、第３トランジスタＱ３またはＱ４を導通させないようにすることができる。これにより、入力電位を伝達する配線のインダクタンスＬ２、及び、スイッチ素子たる第１及び第２トランジスタＱ１及びＱ２の浮遊容量Ｃ３，Ｃ４で構成されるＬＣ発振回路により引き起こされるスイッチング電圧波形の振動を、抑制可能なＤＣ−ＤＣコンバータを実現できる。そして、補助スイッチ素子たる第３トランジスタＱ３またはＱ４の駆動は、第１抵抗素子Ｒ３またはＲ４と第１容量素子Ｃ５またはＣ６とにより行うので、補助スイッチ素子制御用のドライバ回路が不要で、簡単な回路構成のＤＣ−ＤＣコンバータを実現できる。

また、本実施の形態に係るＤＣ−ＤＣコンバータによれば、第２抵抗素子Ｒ３またはＲ４の他方と第２容量素子Ｃ５またはＣ６の他方とをさらに備える。第２抵抗素子Ｒ３またはＲ４及び第２容量素子Ｃ５またはＣ６の回路接続構成によれば、第４トランジスタＱ３またはＱ４の第１電流電極（ソース）が接続されない方の第１または第２トランジスタＱ１またはＱ２の導通の直後において、第２抵抗素子Ｒ３またはＲ４及び第２容量素子Ｃ５またはＣ６は第４トランジスタＱ３またはＱ４を導通させ、その後、第４トランジスタＱ３またはＱ４を導通させないようにすることができる。これにより、入力電位を伝達する配線のインダクタンス、及び、スイッチ素子たる第１及び第２トランジスタＱ１及びＱ２の浮遊容量で構成されるＬＣ発振回路により引き起こされるスイッチング電圧波形の振動を、抑制可能なＤＣ−ＤＣコンバータを実現できる。そして、補助スイッチ素子たる第４トランジスタＱ３またはＱ４の駆動は、第２抵抗素子Ｒ３またはＲ４と第２容量素子Ｃ５またはＣ６とにより行うので、補助スイッチ素子制御用のドライバ回路が不要で、簡単な回路構成のＤＣ−ＤＣコンバータを実現できる。

なお、本実施の形態においては、トランジスタＱ１〜Ｑ４をＭＯＳトランジスタとしたが、もちろんこれに限られるものではなく、例えばバイポーラトランジスタ等を採用してもよい。例えばバイポーラトランジスタを採用する場合には、上記における“Ｐチャネル形ＭＯＳトランジスタ”、“Ｎチャネル形ＭＯＳトランジスタ”、“ゲート”、“ソース”、“ドレイン”をそれぞれ、“ＰＮＰトランジスタ”、“ＮＰＮトランジスタ”、“ベース”、“エミッタ”、“コレクタ”と読み替えればよい。

＜実施の形態２＞
本実施の形態は、実施の形態１に係るＤＣ−ＤＣコンバータの変形例であって、実施の形態１におけるＮチャネルＭＯＳトランジスタＱ２に代わって、ダイオードを使用したＤＣ−ＤＣコンバータである。

図４は、本実施の形態に係るＤＣ−ＤＣコンバータの回路図である。なお、図４においては、ＮチャネルＭＯＳトランジスタＱ２の代わりにダイオードＤ１が採用されており、ダイオードＤ１のアノードには接地電位ＧＮＤが与えられ、ＰチャネルＭＯＳトランジスタＱ１のドレインとダイオードＤ１のカソードとが、共通にフィルタＦＴの入力端に接続されている。また、ＮチャネルＭＯＳトランジスタＱ４のソースは、抵抗素子Ｒ４の他方端に接続されるとともに、ダイオードＤ１のアノードに接続されている。

また、実施の形態１におけるＰチャネルＭＯＳトランジスタＱ３、抵抗素子Ｒ３及び容量素子Ｃ５で構成される一組は除去され、ＰチャネルＭＯＳトランジスタＱ１オン時のスイッチング電圧波形振動抑制用のＮチャネルＭＯＳトランジスタＱ４、抵抗素子Ｒ４及び容量素子Ｃ６で構成される一組のみが設けられている。それ以外の点については、図１の回路構成と同じであるので、説明を省略する。

次に、本実施の形態に係るＤＣ−ＤＣコンバータの動作について説明する。まず、ＰチャネルＭＯＳトランジスタＱ１のゲートに制御回路ＣＴから制御信号が与えられることによって、ＰチャネルＭＯＳトランジスタＱ１は交互にオン・オフを繰り返す。これにより、入力直流電圧ＶｉｎがノードＶＭに断続的に伝達され、いわゆるチョッパの動作が実現される。ノードＶＭにおける電圧は、フィルタＦＴを介して平滑化され、異なる電圧値の出力直流電圧ＶｏｕｔとしてノードＮ２より出力される。

このとき、ＮチャネルＭＯＳトランジスタＱ４を導入せずに、スイッチング電圧波形の振動抑制を行わないと、図２に示したように、ノードＶＭにおける電圧波形の立ち上がり部分には、オーバーシュートが発生しやすい。なお、本実施の形態においては、ダイオードＤ１が採用されているので、ノードＶＭにおける電圧波形の立ち下がり時には、たとえオーバーシュートが発生しても、ダイオードＤ１のアノードからカソードへと電流が流れるので、電圧波形の立ち上がり部分よりも電圧振動が発生しにくい。本実施の形態において、ＰチャネルＭＯＳトランジスタＱ３、抵抗素子Ｒ３及び容量素子Ｃ５で構成される一組が除去されているのは、こうした理由からである。

一方、本実施の形態に係る発明のように、補助スイッチ素子として機能するＮチャネルＭＯＳトランジスタＱ４を導入し、このトランジスタが、ノードＶＭにおける電圧波形の立ち上がり直後にオンするよう制御すれば、ノードＶＭにおける電圧波形へのオーバーシュートの発生を抑制することができる。すなわち、ＰチャネルＭＯＳトランジスタＱ１がオフからオンへと移行したときに、ＮチャネルＭＯＳトランジスタＱ４が一時的に導通すれば、ノードＶＭにおける電圧波形の急激な立ち上がりを抑制することができる。なお、ＮチャネルＭＯＳトランジスタＱ４がオンする動作については、実施の形態１の場合と同様であるので、ここでは動作の説明を省略する。

本実施の形態に係るＤＣ−ＤＣコンバータにおいても、抵抗素子Ｒ４と容量素子Ｃ６とを備える。抵抗素子Ｒ４及び容量素子Ｃ６の回路接続構成によれば、ＰチャネルＭＯＳトランジスタＱ１の導通の直後において、抵抗素子Ｒ４及び容量素子Ｃ６はＮチャネルＭＯＳトランジスタＱ４を導通させ、その後、ＮチャネルＭＯＳトランジスタＱ４を導通させないようにすることができる。これにより、入力電位を伝達する配線のインダクタンスＬ２、及び、スイッチ素子たるＰチャネルＭＯＳトランジスタＱ１の浮遊容量Ｃ３で構成されるＬＣ発振回路により引き起こされるスイッチング電圧波形の振動を、抑制可能なＤＣ−ＤＣコンバータを実現できる。そして、補助スイッチ素子たるＮチャネルＭＯＳトランジスタＱ４の駆動は、抵抗素子Ｒ４と容量素子Ｃ６とにより行うので、補助スイッチ素子制御用のドライバ回路が不要で、簡単な回路構成のＤＣ−ＤＣコンバータを実現できる。

なお、本実施の形態においても、トランジスタＱ１，Ｑ４をＭＯＳトランジスタとしたが、もちろんこれに限られるものではなく、例えばバイポーラトランジスタ等を採用してもよい。例えばバイポーラトランジスタを採用する場合には、上記における“Ｐチャネル形ＭＯＳトランジスタ”、“Ｎチャネル形ＭＯＳトランジスタ”、“ゲート”、“ソース”、“ドレイン”をそれぞれ、“ＰＮＰトランジスタ”、“ＮＰＮトランジスタ”、“ベース”、“エミッタ”、“コレクタ”と読み替えればよい。

実施の形態１に係るＤＣ−ＤＣコンバータの回路図である。図１の回路において、ＰチャネルＭＯＳトランジスタＱ３、ＮチャネルＭＯＳトランジスタＱ４、抵抗素子Ｒ３，Ｒ４、及び、容量素子Ｃ５，Ｃ６が存在しない場合の、ノードＶＭにおけるスイッチング電圧の波形を示す図である。実施の形態１に係るＤＣ−ＤＣコンバータの、ノードＶＭにおけるスイッチング電圧の波形を示す図である。実施の形態２に係るＤＣ−ＤＣコンバータの回路図である。

符号の説明

Ｑ１，Ｑ３ＰチャネルＭＯＳトランジスタ、Ｑ２，Ｑ４ＮチャネルＭＯＳトランジスタ、Ｄ１ダイオード、Ｒ１〜Ｒ４抵抗素子、Ｃ１〜Ｃ６容量素子、Ｌ１インダクタ、ＦＴフィルタ、ＣＴ制御回路。

Claims

第１及び第２電流電極、並びに、制御電極を有する、第１導電形の第１トランジスタと、
第１及び第２電流電極、並びに、制御電極を有する、第２導電形の第２トランジスタと、
第１及び第２制御信号を出力する制御回路と、
入力端及び出力端を有するフィルタと、
一方端及び他方端を有する第１抵抗素子と、
一方電極及び他方電極を有する第１容量素子と、
第１及び第２電流電極、並びに、制御電極を有する第３トランジスタと
を備え、
前記第１トランジスタの前記第１電流電極には、接地電位との電位差が入力直流電圧となる入力電位が与えられ、
前記第２トランジスタの前記第１電流電極には、前記接地電位が与えられ、
前記第１トランジスタの前記第２電流電極と前記第２トランジスタの前記第２電流電極とは、共通に前記フィルタの前記入力端に接続され、
前記フィルタの前記出力端における電位と前記接地電位との電位差が、出力直流電圧として機能し、
前記第１トランジスタの前記制御電極には、前記第１制御信号が与えられ、
前記第２トランジスタの前記制御電極には、前記第２制御信号が与えられ、
前記第１抵抗素子の前記一方端と前記第１容量素子の前記一方電極とは、共通に前記第３トランジスタの前記制御電極に接続され、
前記第１容量素子の前記他方電極と前記第３トランジスタの前記第２電流電極とは、共通に前記第１トランジスタの前記第２電流電極及び前記第２トランジスタの前記第２電流電極に接続され、
前記第３トランジスタの前記第１電流電極は、前記第１抵抗素子の前記他方端に接続されるとともに、前記第１トランジスタの前記第１電流電極および前記第２トランジスタの前記第１電流電極の一方に接続され、
前記第３トランジスタの導電形は、前記第３トランジスタの前記第１電流電極が接続される前記第１電流電極を有する前記第１または第２トランジスタの導電形と同じである
ＤＣ−ＤＣコンバータ。
請求項１に記載のＤＣ−ＤＣコンバータであって、
一方端及び他方端を有する第２抵抗素子と、
一方電極及び他方電極を有する第２容量素子と、
第１及び第２電流電極、並びに、制御電極を有する第４トランジスタと
をさらに備え、
前記第２抵抗素子の前記一方端と前記第２容量素子の前記一方電極とは、共通に前記第４トランジスタの前記制御電極に接続され、
前記第２容量素子の前記他方電極と前記第４トランジスタの前記第２電流電極とは、共通に前記第１トランジスタの前記第２電流電極及び前記第２トランジスタの前記第２電流電極に接続され、
前記第４トランジスタの前記第１電流電極は、前記第２抵抗素子の前記他方端に接続されるとともに、前記第１トランジスタの前記第１電流電極および前記第２トランジスタの前記第１電流電極の他方に接続され、
前記第４トランジスタの導電形は、前記第４トランジスタの前記第１電流電極が接続される前記第１電流電極を有する前記第１または第２トランジスタの導電形と同じである
ＤＣ−ＤＣコンバータ。
第１及び第２電流電極、並びに、制御電極を有する、第１導電形の第１トランジスタと、
アノード及びカソードを有するダイオードと、
制御信号を出力する制御回路と、
入力端及び出力端を有するフィルタと、
一方端及び他方端を有する抵抗素子と、
一方電極及び他方電極を有する容量素子と、
第１及び第２電流電極、並びに、制御電極を有する、第２導電形の第２トランジスタと
を備え、
前記第１トランジスタの前記第１電流電極には、接地電位との電位差が入力直流電圧となる入力電位が与えられ、
前記ダイオードの前記アノードには、前記接地電位が与えられ、
前記第１トランジスタの前記第２電流電極と前記ダイオードの前記カソードとは、共通に前記フィルタの前記入力端に接続され、
前記フィルタの前記出力端における電位と前記接地電位との電位差が、出力直流電圧として機能し、
前記第１トランジスタの前記制御電極には、前記制御信号が与えられ、
前記抵抗素子の前記一方端と前記容量素子の前記一方電極とは、共通に前記第２トランジスタの前記制御電極に接続され、
前記容量素子の前記他方電極と前記第２トランジスタの前記第２電流電極とは、共通に前記第１トランジスタの前記第２電流電極及び前記ダイオードの前記カソードに接続され、
前記第２トランジスタの前記第１電流電極は、前記抵抗素子の前記他方端に接続されるとともに、前記ダイオードの前記アノードに接続された
ＤＣ−ＤＣコンバータ。