JP2007209054A - スイッチングレギュレータ及びその制御回路 - Google Patents

Abstract

【課題】 広い入力電圧範囲においてスイッチングレギュレータの安定動作と高効率を実現し、且つ、半導体集積回路の集積度を向上でき、低消費電力で高速動作可能なスイッチングレギュレータ制御回路を提供する。
【解決手段】 スイッチング素子Ｑ１のオンオフ動作によって入力電圧Ｖｉｎを低電圧の出力電圧Ｖｏｕｔに安定化して出力するスイッチングレギュレータを構成するとともに、スイッチング素子Ｑ１を駆動制御するためのスイッチングレギュレータ制御回路３０において、スイッチング素子Ｑ１をパルス駆動するスイッチング素子駆動回路７を含む少なくとも一部の回路が、同じ半導体基板上に半導体集積回路として形成され、スイッチング素子Ｑ１を駆動する駆動パルスの電圧振幅が、入力電圧Ｖｉｎと入力電圧より一定電圧だけ低い第１内部電圧ＶｉｎｔＨ間の電圧差以下で、半導体集積回路で使用される低電圧系トランジスタの耐圧以下に設定されている。
【選択図】 図１

Description

本発明は、広範囲な入力電圧で使用されるスイッチングレギュレータを構成するスイッチングレギュレータ制御回路に関し、特に、スイッチングレギュレータ制御回路が形成される半導体集積回路の集積度の向上、及び、高効率なレギュレータ動作を実現させるための改良技術に関する。

従来、連続的なパルス駆動によるスイッチング素子のオンオフ動作によって広範囲な入力電圧を低電圧の出力電圧に安定化して出力するスイッチングレギュレータを構成するとともに、スイッチング素子を駆動制御するための半導体集積回路として形成されたスイッチングレギュレータ制御回路においては、図２に示すように、半導体チップ内部に構成した定電圧回路８により入力電圧Ｖｉｎよりも低い内部電圧Ｖｉｎｔ（一般的には３Ｖ〜５Ｖ程度）を形成し、その内部電圧Ｖｉｎｔと接地電位ＧＮＤ間に、耐圧の低い半導体素子（一般的には３Ｖ〜５Ｖ程度）で集積回路を構成するとともに（図２の回路においてはパルス幅制御回路１１が該当）、入力電圧または入力電圧付近の信号を入力または出力する回路については、入力電圧Ｖｉｎと接地電位ＧＮＤ間に入力電圧Ｖｉｎより耐圧が高い半導体素子（一般的には３０Ｖ〜５０Ｖの高耐圧素子）により集積回路を構成している（図２の回路においては過電流検出回路９及びスイッチング素子駆動回路１３が該当）。

一般的に、同等の電気的特性を有する低耐圧の半導体素子と高耐圧の半導体素子を比べた場合、低耐圧の半導体素子の方が、素子サイズが小さいため、図２に示した回路構成とすることで半導体集積回路の集積度を向上することができる。また、低電圧動作によって、処理信号の振幅が小さくなり、処理スピードの向上や、消費電力の低減ができる。

スイッチングレギュレータは、負荷に対して直列または並列に接続されたスイッチング素子のオンオフ動作を繰り返し、断続する電流のパルスを作り出す。この電流パルスを誘導エネルギ貯蔵素子（コイルやトランス等）と容量素子により安定負荷電流に変換する。

スイッチングレギュレータは、一般的にパルス幅制御回路を有しており、出力電圧や誘導エネルギ貯蔵素子に流れる電流等をモニタし、電流パルス幅を制御することで出力電圧が所望の電圧になるように制御している。

また、図３に、スイッチング素子にトランジスタを使用したスイッチングレギュレータ（チョッパレギュレータ）の従来の回路構成例、図４に、スイッチング素子にＰチャンネルＭＯＳＦＥＴ（以下、本明細書において適宜「ＰＭＯＳトランジスタ」と称する。）を使用したスイッチングレギュレータの従来の回路構成例、図５に、スイッチング素子にＮチャンネルＭＯＳＦＥＴ（以下、本明細書において適宜「ＮＭＯＳトランジスタ」と称する。）を使用したスイッチングレギュレータ（ブートストラップ方式のスイッチングレギュレータ）の従来の回路構成例を、夫々示す。

図３に示すチョッパレギュレータは、ＰＮＰトランジスタＱ５とＮＰＮトランジスタＱ４で構成したスイッチ回路、ＮＰＮトランジスタＱ６と抵抗Ｒ７及びＲ８で構成したスイッチング素子駆動回路、及び、パルス幅制御回路１４を備えて構成され、パルス幅制御回路１４からのパルス信号に基づいて、ＮＰＮトランジスタＱ４がオンオフ動作を繰り返して入力電圧Ｖｉｎをパルス電流に変換している。

図４に示すＰＭＯＳトランジスタを使用したスイッチングレギュレータは、スイッチング素子であるＰＭＯＳトランジスタＱ７、ＰＭＯＳトランジスタＱ８とＮＭＯＳトランジスタＱ９で構成したスイッチング素子駆動回路、及び、パルス幅制御回路１５を備えて構成され、パルス幅制御回路１５からのパルス信号に基づいて、ＰＭＯＳトランジスタＱ７がオンオフ動作を繰り返して入力電圧Ｖｉｎをパルス電流に変換している。

図５に、ハイサイドＮＭＯＳトランジスタＱ１３、ローサイドＮＭＯＳトランジスタＱ１４、ハイサイドＮＭＯＳトランジスタ駆動用のＮＭＯＳトランジスタＱ１２、ＰＭＯＳトランジスタＱ１０とＮＭＯＳトランジスタＱ１１で構成したＮＭＯＳトランジスタＱ１４及びＮＭＯＳトランジスタＱ１２を駆動するスイッチング素子駆動回路、パルス幅制御回路１６、コンデンサＣ８、ダイオードＤ５、及び、抵抗Ｒ１３を備えて構成されたブートストラップ方式のスイッチングレギュレータを示す。

ＮＭＯＳトランジスタＱ１２及びＱ１４の各ゲートに、スイッチング素子駆動回路のＯＮ信号が印加され、ＮＭＯＳトランジスタＱ１２及びＱ１４がオンすると、ＮＭＯＳトランジスタＱ１３はオフとなるとともに、コンデンサＣ８はダイオードＤ５を介して入力電圧Ｖｉｎまで充電される。

次に、ＮＭＯＳトランジスタＱ１２及びＱ１４の各ゲートに、スイッチング素子駆動回路のＯＦＦ信号が印加されると、コンデンサＣ８に充電されていた電荷がＮＭＯＳトランジスタＱ１３のゲートを充電することでゲート電圧がバイアスされ、ＮＭＯＳトランジスタＱ１３がオンする。

上述のように、パルス幅制御回路からのパルス信号に基づいて、ＮＭＯＳトランジスタＱ１３とＱ１４が交互にオンオフ動作を繰り返して、入力電圧Ｖｉｎをパルス電流に変換している。

尚、従来のスイッチングレギュレータの同種の回路例としては、上記以外にも、例えば、下記特許文献１等に開示されている。

特開平１０−２２９６７２号公報

図３に示すチョッパレギュレータは、スイッチング素子にＮＰＮトランジスタＱ４及びＰＮＰトランジスタＱ５を使用しているため、ターンオフ時の電流下降時間（トランジスタがオフし始めてから完全にオフするまでの時間）に発生するスイッチング素子での電力損失が大きいことや、ターンオフ時の蓄積時間（ＯＦＦ信号を入力してからトランジスタがオフし始めるまでの時間）が大きいことにより、スイッチング周波数を高くすることができないという課題がある。

図４に示すＰＭＯＳトランジスタＱ７を使用したスイッチングレギュレータは、スイッチング素子であるＰＭＯＳトランジスタＱ７をオンオフ動作するためのスイッチング素子駆動信号を、入力電圧Ｖｉｎと接地電位ＧＮＤ間の振幅の信号を入力することとなり、入力電圧Ｖｉｎが高くなると、ＰＭＯＳトランジスタＱ７にはゲート・ソース間耐圧が高い素子を使用しなければならなくなるという課題がある。また、ＰＭＯＳトランジスタＱ７のターンオフ時には、ＰＭＯＳトランジスタＱ７のゲートが入力電圧Ｖｉｎになるまで電荷を注入し、ターンオン時にはその電荷を全て引き抜くため、入力電圧Ｖｉｎが高くなるとＰＭＯＳトランジスタＱ７の駆動で消費される電力が増大するという課題がある。

更に、ＰＭＯＳトランジスタＱ８とＮＭＯＳトランジスタＱ９で構成したスイッチング素子駆動回路が入力電圧Ｖｉｎと接地電位ＧＮＤ間に接続されるため、入力電圧Ｖｉｎが高くなるにつれて、ターンオン時及びターンオフ時に瞬間的に流れる貫通電流が増大するという課題もある。

また、図５に示すブートストラップ方式のスイッチングレギュレータは、ＮＭＯＳトランジスタＱ１３をオンした時は、ＮＭＯＳトランジスタＱ１３のゲート・ソース間に入力電圧Ｖｉｎが印加されるため、ＮＭＯＳトランジスタＱ１３には耐圧の高い素子を選定しなければならないという課題がある。また、ＮＭＯＳトランジスタＱ１３をオンし続ける１００％デューティーサイクル動作時にはＮＭＯＳトランジスタＱ１３のゲートに電荷を注入する動作が行われないという課題もある。

更に、何れのスイッチング素子を使用した場合でも必要となるパルス幅制御回路１４，１５，１６は、出力電圧ＶｏｕｔやコイルＬ３，Ｌ４，Ｌ５に流れる電流をモニタしてパルス幅の制御を行っており、そのコイルＬ３，Ｌ４，Ｌ５に流れる電流をモニタする方法としては、入力電圧Ｖｉｎの入力端とスイッチング素子の間に抵抗を挿入し、その抵抗での電圧降下をモニタする方法が一般的である。この降下電圧信号の振幅は小さいものの、電位レベルが入力電圧Ｖｉｎ付近であるため、この信号を入力する端子に接続される集積回路は、高耐圧の半導体素子を用いる必要があり、チップ面積が増大するという課題がある。

また、入力電圧Ｖｉｎと接地電位ＧＮＤ間で構成した回路の内部信号は、入力電圧Ｖｉｎと接地電位ＧＮＤ間の電圧差の振幅となることにより、回路の処理スピードが遅くなるという課題がある。

本発明は、上記問題点に鑑みてなされたものであり、その目的は、従来のスイッチングレギュレータの回路構成と比較して回路面積を大幅に削減可能で、低消費電力で高速動作可能なスイッチングレギュレータ制御回路を提供する点にある。

上記目的を達成するための本発明に係るスイッチングレギュレータ制御回路は、連続的なパルス駆動によるスイッチング素子のオンオフ動作によって入力電圧を低電圧の出力電圧に安定化して出力するスイッチングレギュレータを構成するとともに、前記スイッチング素子を駆動制御するためのスイッチングレギュレータ制御回路であって、前記スイッチング素子をパルス駆動するスイッチング素子駆動回路を含む少なくとも一部の回路が、同じ半導体基板上に半導体集積回路として形成され、前記スイッチング素子を駆動する駆動パルスの電圧振幅が、前記半導体集積回路で使用される低電圧系トランジスタの耐圧以下に設定されていることを第１の特徴とする。

上記第１の特徴のスイッチングレギュレータ制御回路によれば、スイッチングレギュレータ制御回路を構成する回路の内の少なくともスイッチング素子駆動回路を、低電圧系トランジスタを用いて形成でき、従来の高耐圧トランジスタを使用した回路構成に比べて回路面積の縮小化できるため半導体集積回路の高集積化が図れ、更に、駆動パルスの電圧振幅を低電圧化できることから、低消費電力で高速動作可能なスイッチングレギュレータ制御回路を提供することができる。

上記第１の特徴のスイッチングレギュレータ制御回路は、更に、前記スイッチング素子がＰチャンネルＭＯＳＦＥＴであり、前記駆動パルスが前記スイッチング素子のゲートに入力し、前記駆動パルスの電圧レベルが、前記入力電圧より一定電圧だけ低い第１内部電圧と前記入力電圧間の電圧範囲内で変化することを第２の特徴とする。

上記第２の特徴の半導体集積回路によれば、低電圧系トランジスタの耐圧以下に設定された電圧振幅の駆動パルスでスイッチング素子のオンオフ動作を具体的に実現できるため、低消費電力で高速動作可能なスイッチングレギュレータ制御回路の提供することができる。更に、スイッチング素子駆動回路が小電圧振幅の駆動パルスで、スイッチング素子であるＰチャンネルＭＯＳＦＥＴをオンオフ動作させるため、高い周波数での動作においても、カットオフ損失や、ＭＯＳＦＥＴのゲートを駆動することによる電力の損失を低減することができる。

上記第１または第２の特徴のスイッチングレギュレータ制御回路は、更に、前記入力電圧より一定電圧だけ低い第１内部電圧を形成する第１定電圧回路と、接地電位より一定電圧だけ高い第２内部電圧を形成する第２定電圧回路と、前記スイッチング素子駆動回路と、前記スイッチング素子を介して流れる電流が所定の定格電流以上か否かを検出する過電流検出回路と、前記スイッチング素子駆動回路の出力パルス幅を制御するパルス幅制御回路と、第１のレベルシフト回路と、第２のレベルシフト回路と、を備えてなり、前記入力電圧と前記第１内部電圧間に前記スイッチング素子駆動回路と前記過電流検出回路を夫々接続し、前記接地電位と前記第２内部電圧間に前記パルス幅制御回路を接続し、前記第１のレベルシフト回路を介して、前記過電流検出回路とパルス幅制御回路を接続し、前記第２のレベルシフト回路を介して、前記パルス幅制御回路と前記スイッチング素子駆動回路を接続して構成されていることを第３の特徴とする。

上記第３の特徴のスイッチングレギュレータ制御回路は、更に、前記過電流検出回路が、耐圧が前記入力電圧より低い半導体素子を用いて構成されていることを第４の特徴とする。

上記第３または第４の特徴のスイッチングレギュレータ制御回路は、更に、前記スイッチング素子駆動回路が、耐圧が前記入力電圧より低い半導体素子を用いて構成されていることを第５の特徴とする。

上記第３乃至第５の何れかの特徴のスイッチングレギュレータ制御回路は、更に、前記第１定電圧回路が、所定の電流引き込み能力を有するシリーズレギュレータ回路を内蔵して構成されていることを第６の特徴とする。

上記第３乃至第６の特徴のスイッチングレギュレータ制御回路によれば、スイッチング素子駆動回路と過電流検出回路が、入力電圧の広い電圧範囲の高電圧側に設定した入力電圧と第１内部電圧間の狭い電圧範囲内で低電圧動作し、パルス幅制御回路が、入力電圧の広い電圧範囲の低電圧側に設定した接地電位と第２内部電圧間の狭い電圧範囲内で低電圧動作し、２つのレベルシフト回路によって、入力電圧の広い電圧範囲の高電圧側で動作するスイッチング素子駆動回路と過電流検出回路、及び、入力電圧の広い電圧範囲の低電圧側で動作するパルス幅制御回路の相互間が連絡され、必要な信号の授受が適切に行われる構成となっているため、上記第１または第２の特徴の作用効果を発揮するスイッチングレギュレータ制御回路を具体的に実現できる。

上記第３乃至第６の何れかの特徴のスイッチングレギュレータ制御回路は、更に、前記スイッチング素子駆動回路及び前記過電流検出回路が、Ｐ型シリコン基板に形成したウェル電位が前記入力電圧から供給される第１のＮウェル内に形成されたＰチャンネルＭＯＳＦＥＴと、前記第１のＮウェル内に形成したウェル電位が前記第１内部電圧から供給される第１のＰウェル内に形成されたＮチャンネルＭＯＳＦＥＴを用いて構成されていることを第７の特徴とする。

上記第７の特徴のスイッチングレギュレータ制御回路によれば、入力電圧の広い電圧範囲の高電圧側に設定した入力電圧と第１内部電圧間の狭い電圧範囲内で低電圧動作するスイッチング素子駆動回路と過電流検出回路が、ＣＭＯＳ半導体集積回路として構成できる。

上記第７の特徴のスイッチングレギュレータ制御回路は、更に、前記パルス幅制御回路が、前記第１のＮウェルの形成された前記Ｐ型シリコン基板に形成したウェル電位が前記第２内部電圧から供給される第２のＮウェル内に形成されたＰチャンネルＭＯＳＦＥＴと、前記第２のＮウェル内に形成したウェル電位が前記接地電位から供給される第２のＰウェル内に形成されたＮチャンネルＭＯＳＦＥＴを用いて構成され、少なくとも前記スイッチング素子駆動回路、前記過電流検出回路、及び、前記パルス幅制御回路が、同じ前記Ｐ型シリコン基板上に形成されていることを第８の特徴とする。

上記第８の特徴のスイッチングレギュレータ制御回路によれば、入力電圧の広い電圧範囲の低電圧側に設定した接地電位と第２内部電圧間の狭い電圧範囲内で低電圧動作するパルス幅制御回路がＣＭＯＳ半導体集積回路として構成できるとともに、入力電圧の広い電圧範囲の低電圧側で動作する回路を形成する第２のＮウェルとその中に形成した第２のＰウェル、及び、入力電圧の広い電圧範囲の高電圧側で動作する回路を形成する第１のＮウェルとその中に形成した第１のＰウェルを、同じＰ型シリコン基板に形成し、各ウェル電位を独立して供給することで、２つの異なる電圧範囲で動作する回路を同じＰ型シリコン基板上に１つの集積回路として構成することができる。

本発明に係るスイッチングレギュレータは、上記何れかの特徴のスイッチングレギュレータ制御回路と前記スイッチング素子を備えてなることを第１の特徴とする。

上記第１の特徴のスイッチングレギュレータによれば、上記何れかの特徴のスイッチングレギュレータ制御回路が使用されることで、低消費電力で高速動作可能なスイッチングレギュレータを提供できる。

上記第１の特徴のスイッチングレギュレータは、更に、前記スイッチング素子と前記スイッチングレギュレータ制御回路が同じ半導体基板上に形成されており、前記スイッチング素子が、前記半導体基板上のＮウェル内に形成されているＰチャンネルＭＯＳＦＥＴであることを第２の特徴とする。

上記第２の特徴のスイッチングレギュレータによれば、スイッチング素子とスイッチングレギュレータ制御回路を１つの半導体集積回路に集積した低消費電力で高速動作可能なスイッチングレギュレータを提供できる。

以下、本発明に係るスイッチングレギュレータ制御回路（以下、適宜「本発明回路」と略称する。）及び本発明回路を用いたスイッチングレギュレータの実施形態を、図面を参照して説明する。尚、以下の説明によって本発明が限定されるものではない。

図１に示すように、本発明回路３０を用いたスイッチングレギュレータは、本発明回路３０の外部に、スイッチング素子であるＰＭＯＳトランジスタＱ１、過電流検出抵抗Ｒ１、出力電圧分割抵抗Ｒ２，Ｒ３、コイルＬ１、コンデンサＣ１、平滑コンデンサＣ２、ダイオードＤ１を備えて構成される。

更に、本発明回路３０は、図１に示すように、第１定電圧回路１、第２定電圧回路２、スイッチング素子駆動回路７、過電流検出回路３、パルス幅制御回路５、第１レベルシフト回路４、及び、第２レベルシフト回路６を備えて構成される。

第１定電圧回路１は、電源端子（入力電圧Ｖｉｎ）とＧＮＤ端子（接地電位）間に形成され、入力電圧Ｖｉｎより一定電圧だけ低い第１内部電圧ＶｉｎｔＨを形成する。また、第２定電圧回路２は、電源端子とＧＮＤ端子間に形成され、接地電位ＧＮＤより一定電圧だけ高い第２内部電圧ＶｉｎｔＬを形成する。尚、第１定電圧回路１及び第２定電圧回路２の回路構成としては、公知の定電圧回路の回路構成が利用できる。

スイッチング素子駆動回路７は入力電圧Ｖｉｎと第１内部電圧ＶｉｎｔＨ間に形成され、ＰＭＯＳトランジスタＱ１をパルス駆動するためのパルス信号を出力する。スイッチング素子駆動回路７の出力端子は、本発明回路３０のスイッチング制御端子を介してＰＭＯＳトランジスタＱ１のゲートに接続し、スイッチング素子駆動回路７の入力端子は、第２レベルシフト回路６を介して、パルス幅制御回路５の出力端子に接続する。

過電流検出回路３は入力電圧Ｖｉｎと第１内部電圧ＶｉｎｔＨ間に形成され、ＰＭＯＳトランジスタＱ１を介して流れる電流が所定の定格電流以上か否かを検出する。過電流検出回路３の入力端子は、ＰＭＯＳトランジスタＱ１のソースと過電流検出抵抗Ｒ１の接続点と接続し、過電流検出回路３の出力端子は、第１レベルシフト回路４を介してパルス幅制御回路５の第１の入力端子に接続する。

パルス幅制御回路５は、接地電位ＧＮＤと第２内部電圧ＶｉｎｔＬ間に形成され、スイッチング素子駆動回路７の出力パルス幅、つまり、ＰＭＯＳトランジスタＱ１のオンオフ動作で形成されコイルＬ１を流れるパルス電流ＩＬのパルス幅を制御する。パルス幅制御回路５の第２の入力端子は、出力電圧分割抵抗Ｒ２と出力電圧分割抵抗Ｒ３の接続点と接続し、パルス幅制御回路５の出力端子は、第２レベルシフト回路６を介してスイッチング素子駆動回路７の入力端子に接続する。この結果、出力電圧Ｖｏｕｔの情報とコイルＬ１に流れる電流ＩＬの情報を夫々受けて、第２レベルシフト回路６を介して、スイッチング駆動回路７に上記パルス幅を制御するパルス信号が出力される。尚、パルス幅制御回路５の回路構成としては、公知のパルス幅制御回路の回路構成が利用できる。

ＰＭＯＳトランジスタＱ１のゲートはスイッチング制御端子に接続され、ソースは過電流検出抵抗Ｒ１と過電流検出回路３に接続され、ドレインはダイオードＤ１のカソードとコイルＬ１の一端と接続される。また、ＰＭＯＳトランジスタＱ１のソースに接続された過電流検出抵抗Ｒ１の他端は入力電源（入力電圧Ｖｉｎ）に接続される。

パルス幅制御回路５にて生成されたパルス信号は、第２レベルシフト回路６及びスイッチング素子駆動回路７を介して、ＰＭＯＳトランジスタＱ１のオンオフ動作を行い、断続する電流のパルスを作り出す。このパルス電流ＩＬをダイオードＤ１、コイルＬ１、平滑コンデンサＣ２により平滑することで、所定の出力電圧Ｖｏｕｔを発生する。

また、過電流検出抵抗Ｒ１でコイルＬ１に流れる電流ＩＬを電圧に変換し、入力電圧Ｖｉｎ付近の小振幅信号を過電流検出回路３にて検出し、その情報は第１レベルシフト回路４を介してパルス幅制御回路５に提供される。

また、出力電圧Ｖｏｕｔを出力電圧分割抵抗Ｒ２と出力電圧分割抵抗Ｒ３で分圧した電圧値もパルス幅制御回路５に提供される。

パルス幅制御回路５は、コイルＬ１に流れる電流ＩＬと出力電圧Ｖｏｕｔの情報から、所定の出力電圧の発生に適切なパルス信号を生成する。

図６は、本発明回路３０の過電流検出回路３と第１レベルシフト回路４の一構成例を示す回路図である。過電流検出とは、図１のスイッチングレギュレータ回路において、ＰＭＯＳトランジスタＱ１及びコイルＬ１に定格電流以上の電流が流れて、ＰＭＯＳトランジスタＱ１やコイルＬ１を破壊することのないように、コイル電流ＩＬを検出することを目的としている。コイル電流ＩＬの検出は、ＰＭＯＳトランジスタＱ１と入力電圧Ｖｉｎ間に挿入した電流検出抵抗Ｒ１によって生じる降下電圧Ｖｃｓをモニタすることで実現している。この降下電圧Ｖｃｓ、コイル電流ＩＬの電流値、電流検出抵抗Ｒ１の抵抗値の関係は、下記の数１に示す関係が成り立つ。

（数１）
Ｖｃｓ＝ＩＬ×Ｒ１

一般的には、過電流と判定する降下電圧Ｖｃｓｌｉｍは、本発明回路３０内で設定されており、過電流と判定する電流ＩＬｌｉｍの設定は、電流検出抵抗Ｒ１の抵抗値を変更することで設定する。

図６に示す過電流検出回路３は、ＮＭＯＳトランジスタＱ１５，Ｑ１６、ＰＭＯＳトランジスタＱ１７，Ｑ１８、定電流回路１７，１８，１９、判定電圧Ｖ２、カスコード電圧Ｖ１、信号入力端子ＣＳＩＮを備えて構成される。信号入力端子ＣＳＩＮは、図１に示すＰＭＯＳトランジスタＱ１のソースと電流検出抵抗Ｒ１の接続点に接続され、降下電圧Ｖｃｓが入力信号として入力される。

ＮＭＯＳトランジスタＱ１５及びＱ１６は各ソースを共通接続され、その各ソースは定電流回路１９に接続し、ＮＭＯＳトランジスタＱ１５のドレインは定電流回路１７、ＮＭＯＳトランジスタＱ１６のドレインは定電流回路１８に夫々接続し、ＮＭＯＳトランジスタＱ１５のゲートを判定電圧Ｖ２、ＮＭＯＳトランジスタＱ１６のゲートを信号入力端子ＣＳＩＮに夫々接続することで、過電流判定電圧Ｖ２と信号入力端子ＣＳＩＮの電圧を比較するコンパレータ回路を構成している。尚、定電流回路１７及び１８は同じ定電流が出力されるよう設定されている。

また、ＮＭＯＳトランジスタＱ１５及びＱ１６の各ソースに接続された定電流回路１９の他端は、第１内部電圧ＶｉｎｔＨに接続されており、過電流検出回路３は入力電圧Ｖｉｎと第１内部電圧ＶｉｎｔＨ間で構成されている。

また、ＰＭＯＳトランジスタＱ１７及びＱ１８の各ゲートは共にカスコード電圧Ｖ１に接続し、各ソースはＮＭＯＳトランジスタＱ１５及びＱ１６の各ドレインに夫々接続することで、ＮＭＯＳトランジスタＱ１５及びＱ１６の動作点を確保するバイアス回路を構成している。

尚、過電流検出回路３の判定電圧Ｖ２が過電流判定電圧Ｖｃｓｌｉｍとなる（つまり、Ｖ２＝Ｖｃｓｌｉｍ ）。

また、図６に示す第１レベルシフト回路４は、高耐圧ＰＭＯＳトランジスタＱ１９，Ｑ２０、ＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２６、ＰＭＯＳトランジスタＱ２４，Ｑ２５、判定結果出力端子ＣＳＯＵＴを備えて構成される。

高耐圧ＰＭＯＳトランジスタＱ１９及びＱ２０の各ソースを夫々過電流検出回路３のＰＭＯＳトランジスタＱ１７及びＱ１８の各ドレインに夫々接続し、各ゲートは第１内部電圧ＶｉｎｔＨ に共通に接続することで、ＰＭＯＳトランジスタＱ１７及びＱ１８の各ドレイン電圧が第１内部電圧ＶｉｎｔＨ以下にならないためのバイアス回路を構成している。

ＮＭＯＳトランジスタＱ２１とＱ２３、ＮＭＯＳトランジスタＱ２２とＱ２６、ＰＭＯＳトランジスタＱ２４とＱ２５は、ＮＭＯＳトランジスタＱ２１のゲート及びドレインとＮＭＯＳトランジスタＱ２３のゲートを共通に接続し、ＮＭＯＳトランジスタＱ２２のゲート及びドレインとＮＭＯＳトランジスタＱ２６のゲートを共通に接続し、ＰＭＯＳトランジスタＱ２４のゲート及びドレインとＰＭＯＳトランジスタＱ２５のゲートを共通に接続することで、夫々がカレントミラー回路を構成している。また、ＰＭＯＳトランジスタＱ２４及びＱ２５のソースは、第２内部電圧ＶｉｎｔＬに接続することで、カレントミラー回路を第２内部電圧ＶｉｎｔＬと接地電位ＧＮＤ間で構成している。

コイル電流ＩＬが小さいとき、すなわち過電流検出抵抗Ｒ１での降下電圧Ｖｃｓが低いとき（Ｖｃｓ＜Ｖ２（＝Ｖｃｓｌｉｍ））は、ＮＭＯＳトランジスタＱ１５のゲート電位に比べてＮＭＯＳトランジスタＱ１６のゲート電位の方が高いので、ＮＭＯＳトランジスタＱ１５のドレイン電流に比べてＮＭＯＳトランジスタＱ１６のドレイン電流の方が多くなり、この２つのＮＭＯＳトランジスタが同じ電流を出力する定電流回路に接続されていることから、ＰＭＯＳトランジスタＱ１７のドレイン電流に比べてＰＭＯＳトランジスタＱ１８のドレイン電流の方が小さくなる。

このＰＭＯＳトランジスタＱ１７及びＱ１８のドレイン電流は、夫々高耐圧ＰＭＯＳトランジスタＱ１９及びＱ２０を介してＮＭＯＳトランジスタＱ２１及びＱ２２へと流れる。ＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４，ＰＭＯＳトランジスタＱ２５，Ｑ２６で構成したカレントミラー回路により、ＮＭＯＳトランジスタＱ２１とＱ２３，ＰＭＯＳトランジスタＱ２４とＱ２５、及び、ＮＭＯＳトランジスタＱ２２とＱ２６の各ドレイン電流は夫々等しくなるので、ＰＭＯＳトランジスタＱ１７のドレイン電流に比べてＰＭＯＳトランジスタＱ１８のドレイン電流の方が小さいときは、ＰＭＯＳトランジスタＱ２５のドレイン電流に比べてＮＭＯＳトランジスタＱ２６のドレイン電流の方が小さくなり、判定結果出力端子ＣＳＯＵＴは第２内部電圧ＶｉｎｔＬと略等しい電圧（接地電位ＧＮＤと第２内部電圧ＶｉｎｔＬ間の電圧範囲においては高レベルのＨｉｇｈ出力）が出力される。

コイル電流ＩＬが電流検出抵抗Ｒ１で設定した過電流と判定する電流ＩＬｌｉｍを超えたとき、即ち、電流検出抵抗Ｒ１での降下電圧Ｖｃｓが判定電圧Ｖ２より大きくなったとき（Ｖｃｓ＞Ｖ２（＝Ｖｃｓｌｉｍ））は、ＮＭＯＳトランジスタＱ１５のゲート電位に比べてＮＭＯＳトランジスタＱ１６のゲート電位の方が低くなるので、ＮＭＯＳトランジスタＱ１５のドレイン電流に比べてＮＭＯＳトランジスタＱ１６のドレイン電流の方が小さくなり、ＰＭＯＳトランジスタＱ１７のドレイン電流に比べてＰＭＯＳトランジスタＱ１８のドレイン電流の方が大きくなる。このドレイン電流は、コイル電流ＩＬが小さいときと同様にカレントミラー回路によりミラーされ、ＰＭＯＳトランジスタＱ２５のドレイン電流に比べてＮＭＯＳトランジスタＱ２６のドレイン電流の方が大きくなり、判定結果出力端子ＣＳＯＵＴは接地電位ＧＮＤと略等しい電圧（接地電位ＧＮＤと第２内部電圧ＶｉｎｔＬ間の電圧範囲においては低レベルのＬｏｗ出力）が出力される。

過電流検出回路３は、入力電圧Ｖｉｎと、入力電圧Ｖｉｎより一定電圧だけ低い第１内部電圧ＶｉｎｔＨの間で構成したので、入力電圧Ｖｉｎが高くなっても過電流検出回路３は当該一定電圧間に構成されるため、入力電圧Ｖｉｎの電位レベルに拘らず耐圧の低いＭＯＳＦＥＴのみで構成できるようになり、過電流検出回路３の集積度を向上することができる。

図７は、本発明回路３０によるスイッチング素子駆動回路７と第２レベルシフト回路６の一構成例を示す回路図である。

第２レベルシフト回路６は、高耐圧ＮＭＯＳトランジスタＱ２９，Ｑ３０、ＮＭＯＳトランジスタＱ２７，Ｑ２８，Ｑ３４，Ｑ３６、ＰＭＯＳトランジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ３５、定電流回路２３、インバータ回路２２、パルス信号入力端子ＩＮを備えて構成される。

ＮＭＯＳトランジスタＱ２７及びＱ２８は各ソースを共通接続され、その各ソースは定電流回路２３に接続し、ＮＭＯＳトランジスタＱ２７のゲートをインバータ回路２２の出力に、ＮＭＯＳトランジスタＱ２８のゲートをパルス信号入力端子ＩＮに夫々接続する。また、インバータ回路の入力はパルス信号入力端子ＩＮに接続する。

高耐圧ＮＭＯＳトランジスタＱ２９及びＱ３０の各ソースを夫々ＮＭＯＳトランジスタＱ２７及びＱ２８の各ドレインに夫々接続し、各ゲートは第２内部電圧ＶｉｎｔＬに共通に接続することで、ＮＭＯＳトランジスタＱ２７及びＱ２８の各ドレイン電圧が第２内部電圧ＶｉｎｔＬ以上にならないためのバイアス回路を構成している。

ＰＭＯＳトランジスタＱ３１とＱ３３、ＰＭＯＳトランジスタＱ３２とＱ３５、ＮＭＯＳトランジスタＱ３４とＱ３６は、ＰＭＯＳトランジスタＱ３１のゲート及びドレインとＰＭＯＳトランジスタＱ３３のゲートを共通に接続し、ＰＭＯＳトランジスタＱ３２のゲート及びドレインとＰＭＯＳトランジスタＱ３５のゲートを共通に接続し、ＮＭＯＳトランジスタＱ３４のゲート及びドレインとＮＭＯＳトランジスタＱ３６のゲートを共通に接続することで、夫々がカレントミラー回路を構成している。また、ＮＭＯＳトランジスタＱ３４及びＱ３６の各ソースは第１内部電圧ＶｉｎｔＨに接続することで、カレントミラー回路を入力電圧Ｖｉｎと第１内部電圧ＶｉｎｔＨ間で構成している。

スイッチング素子駆動回路７は、ＮＭＯＳトランジスタＱ３８，Ｑ４０、ＰＭＯＳトランジスタＱ３７，Ｑ３９、スイッチング素子駆動信号出力端子ＯＵＴを備えて構成される。ＰＭＯＳトランジスタＱ３７とＮＭＯＳトランジスタＱ３８はゲート及びドレインを共通に接続し、ＰＭＯＳトランジスタＱ３７のソースを入力電圧Ｖｉｎに接続し、ＮＭＯＳトランジスタＱ３８のソースを第１内部電圧ＶｉｎｔＨに接続している。同様に、ＰＭＯＳトランジスタＱ３９とＮＭＯＳトランジスタＱ４０も、ゲート及びドレインを共通に接続し、ＰＭＯＳトランジスタＱ３９のソースを入力電圧Ｖｉｎに接続し、ＮＭＯＳトランジスタＱ４０のソースを第１内部電圧ＶｉｎｔＨに接続している。ＰＭＯＳトランジスタＱ３７とＮＭＯＳトランジスタＱ３８のゲートはＰＭＯＳトランジスタＱ３５とＮＭＯＳトランジスタＱ３６のドレインに接続され、ＰＭＯＳトランジスタＱ３９とＮＭＯＳトランジスタＱ４０のゲートはＰＭＯＳトランジスタＱ３７とＮＭＯＳトランジスタＱ３８のドレインに接続され、ＰＭＯＳトランジスタＱ３９とＮＭＯＳトランジスタＱ４０のドレインはスイッチング素子駆動信号出力端子ＯＵＴに接続される。当該回路構成により、ＰＭＯＳトランジスタＱ３７とＮＭＯＳトランジスタＱ３８及びＰＭＯＳトランジスタＱ３９とＮＭＯＳトランジスタＱ４０は、入力電圧Ｖｉｎと第１内部電圧ＶｉｎｔＨ間でのインバータ回路を構成している。また、ＰＭＯＳトランジスタＱ３９とＮＭＯＳトランジスタＱ４０はゲート幅が非常に広い高電流駆動能力のＭＯＳＦＥＴで構成される。

パルス幅制御回路５は、接地電位ＧＮＤより一定電圧だけ高い第２内部電圧ＶｉｎｔＬと接地電位ＧＮＤ間で形成されているので、パルス幅制御回路５は第２内部電圧ＶｉｎｔＬと接地電位ＧＮＤ間の電圧差を振幅とするパルス信号を形成する。

パルス幅制御回路５で形成されたパルス信号は、パルス信号入力端子ＩＮから第２レベルシフト回路６に入力され、ＮＭＯＳトランジスタＱ２８のゲートにはパルス信号がそのまま入力され、ＮＭＯＳトランジスタＱ２７のゲートには、インバータ回路２２によって反転されたパルス信号が入力される。

パルス信号入力端子の電位が第２内部電圧ＶｉｎｔＬ（Ｈｉｇｈレベル）となると、ＮＭＯＳトランジスタＱ２８のゲート電位は第２内部電圧ＶｉｎｔＬ、ＮＭＯＳトランジスタＱ２７のゲート電位は接地電位ＧＮＤとなるので、ＮＭＯＳトランジスタＱ２８がオンし、ＮＭＯＳトランジスタＱ２７がオフとなり、定電流回路２３の電流はＮＭＯＳトランジスタＱ２８に流れる。逆に、パルス信号入力端子の電位が接地電位ＧＮＤ（Ｌｏｗレベル）となると、ＮＭＯＳトランジスタＱ２８のゲート電位は接地電位ＧＮＤ、ＮＭＯＳトランジスタＱ２７のゲート電位は第２内部電圧ＶｉｎｔＬとなるので、ＮＭＯＳトランジスタＱ２８がオフし、ＮＭＯＳトランジスタＱ２７がオンとなり、定電流回路２３の電流はＮＭＯＳトランジスタＱ２７に流れる。

また、ＮＭＯＳトランジスタＱ２７及びＱ２８に流れる電流は高耐圧ＮＭＯＳトランジスタＱ２９及びＱ３０を介してＰＭＯＳトランジスタＱ３１及びＱ３２のドレイン電流となる。

ＰＭＯＳトランジスタＱ３１とＱ３３、ＰＭＯＳトランジスタＱ３２とＱ３５、ＮＭＯＳトランジスタＱ３４とＱ３６は、夫々がカレントミラー回路を構成しているので、ＰＭＯＳトランジスタＱ３１とＱ３３及びＮＭＯＳトランジスタＱ３４とＱ３６の各ドレイン電流は等しくなり、ＰＭＯＳトランジスタＱ３２とＱ３５の各ドレイン電流は等しくなる。

この結果、パルス信号入力端子の電位が第２内部電圧ＶｉｎｔＬ（Ｈｉｇｈレベル）となると、定電流回路２３の電流と同等の電流がＰＭＯＳトランジスタＱ３５に流れ、ＰＭＯＳトランジスタＱ３５のドレイン電圧が入力電圧Ｖｉｎ（Ｈｉｇｈレベル）となり、逆に、パルス信号入力端子の電位が接地電位ＧＮＤ（Ｌｏｗレベル）となると、定電流回路２３の電流と同等の電流がＮＭＯＳトランジスタＱ３６に流れ、ＮＭＯＳトランジスタＱ３６のドレイン電圧が第１内部電圧ＶｉｎｔＨ（Ｌｏｗレベル）となる。このようにして第２内部電圧ＶｉｎｔＬと接地電位ＧＮＤ間のパルス信号から入力電圧Ｖｉｎと第１内部電圧ＶｉｎｔＨ間のパルス信号へのレベルシフトを実現している。

当該レベルシフトされたパルス信号は、スイッチング素子駆動回路７を介してスイッチング素子駆動回路７の出力端子ＯＵＴから出力される。ＰＭＯＳトランジスタＱ３９とＮＭＯＳトランジスタＱ４０はゲート幅を広くすることで、各ＭＯＳＦＥＴのオン抵抗を低くし、ゲート容量が大きいスイッチング素子（ＰＭＯＳトランジスタＱ１）を高速に駆動することを実現している。尚、第１定電圧回路１は、スイッチング素子駆動回路７の出力パルス信号を第１内部電圧ＶｉｎｔＨ（Ｌｏｗレベル）まで高速に引き下げる必要から、例えば、高速スイッチング動作に必要な所定の電流引き込み能力を有するシリーズレギュレータ回路を内蔵して構成されるのが好ましい。

過電流検出回路３と同様に、スイッチング素子駆動回路７は入力電圧Ｖｉｎと入力電圧Ｖｉｎより一定電圧だけ低い第１内部電圧ＶｉｎｔＨの間で構成したので、入力電圧Ｖｉｎの電位レベルに拘らず耐圧の低いＭＯＳＦＥＴのみで構成できるので、スイッチング素子駆動回路７の集積度を向上することができる。

一般的に耐圧の高いＭＯＳＦＥＴは、耐圧を確保するためにゲート長を短くすることができず、耐圧の低いＭＯＳＦＥＴと比べてゲート長を５倍〜１０倍程度確保する必要がある。また、ゲート長にほぼ比例してＭＯＳＦＥＴのオン抵抗は高くなるので、耐圧の高いＭＯＳＦＥＴで耐圧の低いＭＯＳＦＥＴと同じオン抵抗を実現するためには、ゲート幅を５倍〜１０倍程度にする必要があり、面積的には２５倍〜１００倍程度が必要となる。

スイッチング素子駆動回路７はオン抵抗を低くするためにゲート幅が非常に大きなＭＯＳＦＥＴを使用するため、耐圧の低いＭＯＳＦＥＴで構成できることによる集積度に対するメリットは大きい。

従来のスイッチングレギュレータを構成するスイッチングレギュレータ制御回路（図２参照）におけるスイッチング素子駆動回路１３の動作信号及びスイッチング素子駆動信号の電圧波形は、図８（ｂ）に示すような電圧振幅の波形となるが、本発明回路３０のスイッチング素子駆動回路７の動作信号は、図８（ａ）に示すように、入力電圧Ｖｉｎと入力電圧Ｖｉｎより一定電圧だけ低い第１内部電圧ＶｉｎｔＨの間の信号となり、また、スイッチング素子駆動信号も同様に、図８（ａ）に示す小電圧振幅のパルス信号となり、高速のスイッチング動作を実現できるとともに、スイッチング素子駆動回路７での貫通電流を低減できる。

更に、スイッチング素子であるＰＭＯＳトランジスタＱ１のゲートを小電圧振幅で駆動するので、スイッチング素子のゲート駆動に消費される電力の低減を実現できるとともに、耐圧の低いスイッチング素子を使用することができる。

スイッチング素子駆動回路７での貫通電流で消費される電力ＰＤ、及び、ＰＭＯＳトランジスタＱ１のゲート駆動で消費される電力Ｐｓｗは、下記の数２及び数３で算出できる。数２及び数３において、ＣＤはスイッチング素子駆動回路７のゲート容量、ＣｓｗはＰＭＯＳトランジスタＱ１のゲート容量、Ｆｏｓｃは発振周波数、ＶＰはパルス信号の振幅である。

（数２）
ＰＤ ＝（ＣＤ×ＶＰ^２×Ｆｏｓｃ）／２

（数３）
Ｐｓｗ ＝（Ｃｓｗ×ＶＰ^２×Ｆｏｓｃ）／２

スイッチング素子駆動回路７の貫通電流で消費される電力ＰＤや、ＰＭＯＳトランジスタＱ１のゲート駆動で消費される電力Ｐｓｗは、パルス信号の振幅ＶＰの２乗に比例するため、入力電圧Ｖｉｎより一定電圧だけ低い第１内部電圧ＶｉｎｔＨを入力電圧Ｖｉｎより３Ｖ低い電圧とした場合、入力電圧が１５Ｖの時は、スイッチング素子駆動回路７で消費される電力が２５分の１、入力電圧が３０Ｖになると１００分の１となり、入力電圧Ｖｉｎが高くなればなるほど消費電力の低減効果は大きくなる。

また、本発明回路３０では、スイッチング素子を駆動するためにバイアス電圧を供給する必要がないので、１００％デューティー動作を含め、安定したスイッチング動作を行うことができる。

図９は、本発明回路３０を同一半導体基板上に半導体集積回路として構成する場合の、Ｐ型シリコン基板２８のウェル構造の構成例を示す。

Ｎウェル２５及び２７はＰ型シリコン基板２８に夫々分離して形成され、Ｎウェル２５（第２のＮウェルに相当）の中にさらにＰウェル２４（第２のＰウェルに相当）を、Ｎウェル２７（第１のＮウェルに相当）の中に更にＰウェル２６（第１のＰウェルに相当）を、夫々形成する。また、Ｐウェル２４の中にＮＭＯＳトランジスタＱ４１を、Ｎウェル２５の中にＰＭＯＳトランジスタＱ４２を、Ｐウェル２６の中にＮＭＯＳトランジスタＱ４３を、Ｎウェル２７の中にＰＭＯＳトランジスタＱ４４を、夫々形成する。そして、Ｐ型シリコン基板２８には接地電位ＧＮＤが、Ｎウェル２５には第２内部電圧ＶｉｎｔＬが、Ｎウェル２７には入力電圧Ｖｉｎが、Ｐウェル２４には、接地電位ＧＮＤが、Ｐウェル２６には第１内部電圧ＶｉｎｔＨが、夫々供給される。

上記ウェル構造及びウェル電位とすることで、第２内部電圧ＶｉｎｔＬと接地電位ＧＮＤ間の回路構成においては、ＮＭＯＳトランジスタＱ４１のドレイン電位及びＰＭＯＳトランジスタＱ４２のドレイン電位は第２内部電圧ＶｉｎｔＬと接地電位ＧＮＤ間の電位としかならないため、ＮＭＯＳトランジスタＱ４１のドレイン・ソース間及びドレイン・バックゲート（Ｐウェル２４）間、ＰＭＯＳトランジスタＱ４２のドレイン・ソース間及びドレイン・バックゲート（Ｎウェル２５）間、Ｐウェル２４・Ｎウェル２５間、Ｎウェル ・Ｐ型シリコン基板２８間の全ての電位差が第２内部電圧ＶｉｎｔＬと接地電位ＧＮＤ間の電位差以下にしかならないため、耐圧の低いＭＯＳＦＥＴのみで回路を構成することが可能となる。

また同様に、第１内部電圧ＶｉｎｔＨと入力電圧Ｖｉｎ間の回路構成においても、ＮＭＯＳトランジスタＱ４３のドレイン電位及びＰＭＯＳトランジスタＱ４４のドレイン電位は第１内部電圧ＶｉｎｔＨと入力電圧Ｖｉｎ間の電位としかならないため、ＮＭＯＳトランジスタＱ４３のドレイン・ソース間及びドレイン・バックゲート（Ｐウェル２６）間、ＰＭＯＳトランジスタＱ４４のドレイン・ソース間及びドレイン・バックゲート（Ｎウェル２７）間、Ｐウェル２６・Ｎウェル２７間の電位差は、第１内部電圧ＶｉｎｔＨと入力電圧Ｖｉｎ間の電位差以下にしかならない。一方、Ｎウェル２７・Ｐ型シリコン基板間には入力電圧Ｖｉｎと接地電位ＧＮＤ間の電位差が生じるが、一般的にＰ型シリコン基板２８及びＮウェル２７の不純物濃度は低いため、ＰＮ接合耐圧は高くなっている。

上記の如く、耐圧の低いＭＯＳＦＥＴを形成するウェル構造のＮウェル２５及び２７を分離して形成することにより、同一のＰ型シリコン基板上に第２内部電圧ＶｉｎｔＬと接地電位ＧＮＤ間の回路と第１内部電圧ＶｉｎｔＨと入力電圧Ｖｉｎの回路を同時に形成することができ、また、入力電圧Ｖｉｎの電圧範囲はＰ型シリコン基板２８とＮウェル２７のＰＮ接合耐圧まで高くすることができる。

以上、詳細に説明したように、本発明回路３０には、第１定電圧回路１を用いて入力電圧Ｖｉｎより一定電圧だけ低い第１内部電圧ＶｉｎｔＨを形成したことにより、入力電圧Ｖｉｎ付近の小振幅信号を入力する回路（過電流検出回路３）及び入力電圧Ｖｉｎ付近の小振幅信号を出力する回路（スイッチング素子駆動回路７）を、耐圧の低い半導体素子で構成することができ、チップの集積化を向上することができる。また、入力電圧Ｖｉｎと第１内部電圧ＶｉｎｔＨ間に構成した回路（パルス幅制御回路５）は、回路内部の信号が小振幅となるので、信号処理速度の向上及び回路の消費電力を低減することができる。また、入力電圧Ｖｉｎと第１内部電圧ＶｉｎｔＨ間に構成した回路３，７は、入力電圧Ｖｉｎの変動の影響を受けにくいので、広範囲の入力電圧で安定した回路動作を実現できる。更に、入力電圧Ｖｉｎの電圧レベルに拘らず、一定の電圧振幅でスイッチング素子であるＰＭＯＳトランジスタＱ１を駆動するので、耐圧の低いＭＯＳＦＥＴの選定や、ＰＭＯＳトランジスタＱ１のゲート駆動に消費される電力を低減することができる。これらの結果により、電圧範囲が広範囲の入力電圧Ｖｉｎに対しても、高効率で安定性に優れたスイッチングレギュレータを実現できる。

以上、本発明回路３０の一実施形態を、それを用いたスイッチングレギュレータとともに詳細に説明したが、本発明回路３０に使用する過電流検出回路３、スイッチング素子駆動回路７、及び、２つのレベルシフト回路４，６の回路構成は、図６及び図７に例示した回路構成に限定されるものではなく、同じ機能を奏する他の回路構成に適宜変更可能である。また、本発明回路３０を用いて構成されるスイッチングレギュレータの回路構成も図１に示す回路構成に限定されるものではない。

本発明は、スイッチングレギュレータに利用可能であり、特に、半導体集積回路で形成されるスイッチングレギュレータのスイッチング素子を駆動制御するためのスイッチングレギュレータ制御回路に利用可能である。

本発明に係るスイッチングレギュレータ制御回路のブロック構成と、本発明に係るスイッチングレギュレータ制御回路で構成されるスイッチングレギュレータの一回路構成例を示す回路図 従来の広範囲の入力電圧で使用されるスイッチングレギュレータを構成するスイッチングレギュレータ制御回路のブロック構成と、スイッチングレギュレータの一回路構成例を示す回路図 従来のスイッチング素子にバイポーラトランジスタを使用したスイッチングレギュレータの回路構成例を示す回路図 従来のスイッチング素子にＰＭＯＳトランジスタを使用したスイッチングレギュレータの回路構成例を示す回路図 従来のスイッチング素子にＮＭＯＳトランジスタを使用したスイッチングレギュレータの回路構成例を示す回路図 本発明に係るスイッチングレギュレータ制御回路に用いる過電流検出回路と第１レベルシフト回路の回路構成例を示す回路図 本発明に係るスイッチングレギュレータ制御回路に用いるスイッチング素子駆動回路と第２レベルシフト回路の回路構成例を示す回路図 （ａ）本発明に係るスイッチングレギュレータ制御回路に用いるスイッチング素子駆動回路の駆動電圧波形図と、（ｂ）従来回路によるスイッチング素子駆動回路の駆動電圧波形図 本発明に係るスイッチングレギュレータ制御回路を半導体集積回路で形成した場合のＰ型シリコン基板のウェル構造の構成例を示す素子断面図

符号の説明

３０： 本発明に係るスイッチングレギュレータ制御回路
１： 第１定電圧回路
２： 第２定電圧回路
３，９： 過電流検出回路
４： 第１レベルシフト回路
５，１１，１４，１５，１６： パルス幅制御回路
６： 第２レベルシフト回路
７，１３： スイッチング素子駆動回路
８： 定電圧回路
１０，１２： レベルシフト回路
１７，１８，１９，２３： 定電流回路
２２： インバータ回路
２４： 第２のＰウェル
２５： 第２のＮウェル
２６： 第１のＰウェル
２７： 第１のＮウェル
２８： Ｐ型シリコン基板
Ｃ１ 〜 Ｃ９： コンデンサ
Ｄ１ 〜 Ｄ５： ダイオード
ＧＮＤ： 接地電位
Ｌ１ 〜 Ｌ５： コイル
Ｑ１： ＰＭＯＳトランジスタ（スイッチング素子）
Ｑ２，Ｑ７，Ｑ８，Ｑ１０，Ｑ１７，Ｑ１８，Ｑ２４，Ｑ２５，Ｑ３１〜Ｑ３３，Ｑ３５，Ｑ３７，Ｑ３９，Ｑ４２，Ｑ４４： ＰＭＯＳトランジスタ
Ｑ９，Ｑ１１〜Ｑ１６，Ｑ２１〜Ｑ２３，Ｑ２６〜Ｑ２８，Ｑ３４，Ｑ３６，Ｑ３８，Ｑ４０，Ｑ４１，Ｑ４３： ＮＭＯＳトランジスタ
Ｑ４，Ｑ６： ＮＰＮトランジスタ
Ｑ５： ＰＮＰトランジスタ
Ｑ１９，Ｑ２０： 高耐圧ＰＭＯＳトランジスタ
Ｑ２９，Ｑ３０： 高耐圧ＮＭＯＳトランジスタ
Ｒ１，Ｒ４： 過電流検出抵抗
Ｒ２，Ｒ３，Ｒ５，Ｒ６，Ｒ９〜Ｒ１２，Ｒ１４，Ｒ１５： 出力電圧分割抵抗
Ｒ７，Ｒ８，Ｒ１３： 抵抗
Ｖｃｓ： 過電流検出に使用する降下電圧
Ｖｉｎ： 入力電圧
ＶｉｎｔＨ： 第１内部電圧
ＶｉｎｔＬ： 第２内部電圧
Ｖｏｕｔ： 出力電圧

Claims (10)

1. 連続的なパルス駆動によるスイッチング素子のオンオフ動作によって入力電圧を低電圧の出力電圧に安定化して出力するスイッチングレギュレータを構成するとともに、前記スイッチング素子を駆動制御するためのスイッチングレギュレータ制御回路であって、
   前記スイッチング素子をパルス駆動するスイッチング素子駆動回路を含む少なくとも一部の回路が、同じ半導体基板上に半導体集積回路として形成され、
   前記スイッチング素子を駆動する駆動パルスの電圧振幅が、前記半導体集積回路で使用される低電圧系トランジスタの耐圧以下に設定されていることを特徴とするスイッチングレギュレータ制御回路。
2. 前記スイッチング素子がＰチャンネルＭＯＳＦＥＴであり、
   前記駆動パルスが前記スイッチング素子のゲートに入力し、
   前記駆動パルスの電圧レベルが、前記入力電圧より一定電圧だけ低い第１内部電圧と前記入力電圧間の電圧範囲内で変化することを特徴とする請求項１に記載のスイッチングレギュレータ制御回路。
3. 前記入力電圧より一定電圧だけ低い第１内部電圧を形成する第１定電圧回路と、
   接地電位より一定電圧だけ高い第２内部電圧を形成する第２定電圧回路と、
   前記スイッチング素子駆動回路と、
   前記スイッチング素子を介して流れる電流が所定の定格電流以上か否かを検出する過電流検出回路と、
   前記スイッチング素子駆動回路の出力パルス幅を制御するパルス幅制御回路と、
   第１のレベルシフト回路と、
   第２のレベルシフト回路と、を備えてなり、
   前記入力電圧と前記第１内部電圧間に前記スイッチング素子駆動回路と前記過電流検出回路を夫々接続し、
   前記接地電位と前記第２内部電圧間に前記パルス幅制御回路を接続し、
   前記第１のレベルシフト回路を介して、前記過電流検出回路とパルス幅制御回路を接続し、
   前記第２のレベルシフト回路を介して、前記パルス幅制御回路と前記スイッチング素子駆動回路を接続して構成されていることを特徴とする請求項１または２に記載のスイッチングレギュレータ制御回路。
4. 前記過電流検出回路が、耐圧が前記入力電圧より低い半導体素子を用いて構成されていることを特徴とする請求項３に記載のスイッチングレギュレータ制御回路。
5. 前記スイッチング素子駆動回路が、耐圧が前記入力電圧より低い半導体素子を用いて構成されていることを特徴とする請求項３または４に記載のスイッチングレギュレータ制御回路。
6. 前記第１定電圧回路が、所定の電流引き込み能力を有するシリーズレギュレータ回路を内蔵して構成されていることを特徴とする請求項３〜５の何れか１項に記載のスイッチングレギュレータ制御回路。
7. 前記スイッチング素子駆動回路及び前記過電流検出回路が、Ｐ型シリコン基板に形成したウェル電位が前記入力電圧から供給される第１のＮウェル内に形成されたＰチャンネルＭＯＳＦＥＴと、前記第１のＮウェル内に形成したウェル電位が前記第１内部電圧から供給される第１のＰウェル内に形成されたＮチャンネルＭＯＳＦＥＴを用いて構成されていることを特徴とする請求項３〜６の何れか１項に記載のスイッチングレギュレータ制御回路。
8. 前記パルス幅制御回路が、前記第１のＮウェルの形成された前記Ｐ型シリコン基板に形成したウェル電位が前記第２内部電圧から供給される第２のＮウェル内に形成されたＰチャンネルＭＯＳＦＥＴと、前記第２のＮウェル内に形成したウェル電位が前記接地電位から供給される第２のＰウェル内に形成されたＮチャンネルＭＯＳＦＥＴを用いて構成され、
   少なくとも前記スイッチング素子駆動回路、前記過電流検出回路、及び、前記パルス幅制御回路が、同じ前記Ｐ型シリコン基板上に形成されていることを特徴とする請求項７に記載のスイッチングレギュレータ制御回路。
9. 請求項１〜８の何れか１項に記載のスイッチングレギュレータ制御回路と前記スイッチング素子を備えてなるスイッチングレギュレータ。
10. 前記スイッチング素子と前記スイッチングレギュレータ制御回路が同じ半導体基板上に形成されており、前記スイッチング素子が、前記半導体基板上のＮウェル内に形成されているＰチャンネルＭＯＳＦＥＴであることを特徴とする請求項９に記載のスイッチングレギュレータ。