JP2012510251A

JP2012510251A - 低電圧電力供給

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Publication number: JP2012510251A
Application number: JP2011537530A
Authority: JP
Inventors: ウッド，ジョナサン; クラーントラデュー，ティモシー
Original assignee: アイティーティーマニュファクチャリングエンタープライジーズ，インコーポレイテッド
Priority date: 2008-11-24
Filing date: 2009-11-16
Publication date: 2012-04-26
Anticipated expiration: 2029-11-16
Also published as: JP5592389B2; US20100127675A1; TWI467900B; KR20110091018A; US8183845B2; CN102224663A; KR101648145B1; WO2010059548A1; TW201031091A; MX2011004632A

Abstract

入力ＤＣ電圧Ｖ⁺を出力ＤＣ電圧レベルに変換するバックレギュレータは、ＤＣ電圧レベルを出力する結合インダクタと、出力ＤＣ電圧レベルの誤差を感知するオペアンプと、誤差に対応するデューティサイクルを有するパルス波形を提供するパルス幅変調器（ＰＷＭ）として動作するコンパレータとを含む。パルス波形に応答してＶ⁺電圧レベルを出力するＶ⁺電圧ドライバと、パルス波形に応答してＶ⁺電圧レベルよりも高く、Ｖ⁺電圧レベルを補完するスーパー電圧レベルＶｓｓを出力するＶｓｓ電圧ドライバとを含む。スーパー電圧レベル、及びＶ⁺電圧レベルをそれぞれ受信するゲートを有し、結合インダクタを駆動して、ＤＣ電圧レベルを出力するデュアルＭＯＳＦＥＴを含む。ＰＷＭと電圧ドライバとの間に結合されるパルス整形器は、パルス波形より立ち上がり時間が速く、電圧ドライバ駆動用制御信号として提供されるシャープなパルスを形成する。
【選択図】図２

Description

本発明は、低電力ＤＣ−ＤＣバックレギュレータ供給に関する。より詳細には、本発明は、パルス幅変調（ＰＷＭ）制御によるＤＣ−ＤＣバックレギュレータ電力供給に関する。

パルス幅変調は、ＤＣ電圧を制御する公知の技術であり、入力電圧、及び負荷電流の広範な変動に関わらず一定の出力を維持するときに広く使用される。この技術を使用して、多くの異なる電子システムにＤＣ電力を供給する。

一般的に、全てのパルス幅変調は、スイッチング回路を採用して、実質的に一定出力のＤＣ電圧レベルを作り出すためにインダクタ−キャパシタフィルタ網により平準化されたパルスを生成する。ＤＣ出力電圧の大きさは、スイッチング回路のデューティサイクル比により制御される。

一定の出力電圧を維持するために、従来、フィードバック配置が採用される。これは、コンパレータによりスイッチング回路のデューティサイクル比を制御する誤差増幅器の出力による誤差信号を発現するために、安定的な電圧基準と比較される出力電圧を必要とする。出力電圧が著しく低下するとき、誤差増幅器は、スイッチングデューティサイクルを増加させる。出力電圧が著しく上昇するとき、誤差増幅器は、スイッチングデューティサイクルを低減させる。

さらに、バックレギュレートされた（buck regulated）従来の電力供給は、スイッチング回路の損失、及びインダクタのコアの放熱のために効率的ではない。放熱は、典型的には２５０ＫＨｚよりも大きいスイッチング回路の高い作動周波数のために大きくなる。

説明されていくように、本発明は、低電力の効率的なレギュレータ電力供給であって、低いスイッチング周波数で作動し、電力変換器のゲート駆動電力を最小化し、かつ制御回路の消費電力を最小に維持するレギュレータ電力供給を提供する。

この要求、及び他の要求を達成するために、この目的を考慮して、本発明は、入力ＤＣ電圧Ｖ⁺を出力ＤＣ電圧レベルに変換するバックレギュレータを提供する。バックレギュレータは、ＤＣ電圧レベルを出力するインダクタと、出力ＤＣ電圧レベルの誤差を感知するオペアンプと、誤差に対応するデューティサイクルを有するパルス波形を提供するパルス幅変調器（ＰＷＭ）として動作するコンパレータとを含む。また、上部高電力ドライバ、及び下部高電力ドライバを含む。下部ドライバは、Ｖ⁺から電力供給され、ＰＷＭ波形に応答して０ボルトとＶ⁺電圧レベルとの間を切替える。上部ドライバは、スーパー電圧から電力供給され、ＰＷＭ波形に応答して０ボルトとスーパー電圧レベルとの間を切替える。スーパー電圧は、電圧ダブラ回路を使用してＶ⁺から生成するので、Ｖ⁺電圧レベルよりも高い電圧である。２つのドライバからの出力は、補完的である。また、トーテムポールに配置され、かつ電力ドライバから出力を受信するゲートをそれぞれ有するデュアルＭＯＳＦＥＴが含まれる。上部ＭＯＳＦＥＴのゲートは、上部ドライバの出力により駆動される。下部ＭＯＳＦＥＴのゲートは、下部ドライバの出力により駆動される。デュアルＭＯＳＦＥＴはともに、ＤＣ電圧レベルを出力するインダクタを駆動する。

バックレギュレータは、ＰＷＭと、上部高電力ドライバ、及び下部高電力ドライバとの間に結合されるパルス整形器であって、ＰＷＭの立ち上がり時間、及び立ち下り時間よりも速い立ち上がり時間、及び立ち下り時間を有するシャープなパルスを形成するパルス整形器を含む。シャープなパルスは、上部高電力ドライバ、及び下部高電力ドライバを作動する入力信号として提供される。パルス整形器は、シャープなパルスを整形する少なくとも１つのインバータを含む。パルス整形器は、ＰＷＭと、上部高電力ドライバ、及び下部高電力ドライバとの間に結合され、シャープなパルスを形成する。パルス整形器は、多数のインバータを有するチップに配置され、電圧ドライバを作動する極性感知に基づいて多数のインバータの少なくとも１つを含むように構成される。

本発明の他の実施形態は、低電圧調節電力供給である。低電圧電力供給は、
（ａ）出力ＤＣ電圧レベルを提供するレールと、
（ｂ）出力ＤＣ電圧レベルをレールから誤差検出器に提供する感知フィードバック信号とを含み、
（ｃ）誤差検出器は、上部高速高電力ドライバ、及び下部高速高電力ドライバを制御するために、感知フィードバック信号に応答して制御信号を提供するように構成され、
（ｄ）高速高電力ドライバは、制御信号に応答してデュアルＭＯＳＦＥＴ構造を駆動するように構成され、
（ｅ）高速高電力ドライバは、レールに出力ＤＣ電圧レベルを生成するために、デュアルＭＯＳＦＥＴ構造を効果的に駆動するように互いに補完的な方法で作動し、
（ｆ）高速高電力ドライバの補完的な出力は、双方のＭＯＳＦＥＴが決して同時にオンできないように構成される。

パルス整形器は、誤差検出器と、上部高速高電力ドライバ、及び下部高速高電力ドライバとの間に結合される。パルス整形器は、高速の切替え時間を作り出すことによって、制御信号を整形するように構成される。制御信号は、一対の補完的な高速高電力ドライバに供給される。

デュアルＭＯＳＦＥＴ構造は、トーテムポール配置に構成される上部ＭＯＳＦＥＴ、及び下部ＭＯＳＦＥＴを含む。ここで、第１のＭＯＳＦＥＴのゲートは、高速高電力ドライバの一方により駆動され、第２のＭＯＳＦＥＴのゲートは、高速高電力ドライバの他方により駆動される。第１のＭＯＳＦＥＴは、０ＶとＶ⁺との間の入力切替えを下部ＭＯＳＦＥＴのゲートに提供する高速高電力ドライバの一方により駆動される。第２のＭＯＳＦＥＴは、０ＶとＶｓｓのスーパー電圧との間の入力切替えを上部ＭＯＳＦＥＴのゲートに提供する高速高電力ドライバの他方により駆動される。Ｖｓｓ電圧レベルは、Ｖ⁺電圧レベルのほぼ２倍である。

本発明のさらに他の実施形態は、Ｖ⁺の入力電圧レベルを使用してＤＣ電圧を出力するバックレギュレータである。バックレギュレータは、
（ａ）出力ＤＣ電圧レベルの電圧レベル誤差を感知する誤差増幅器と、
（ｂ）感知した電圧レベル誤差に対応するデューティサイクルを有するＰＷＭと、
（ｃ）ＰＷＭに結合され、かつ高速推移パルス波形を提供するパルス整形器と、
（ｄ）高速推移パルス波形を受信し、補完的な上部駆動電圧、及び下部駆動電圧を提供する上部電力ドライバ、及び下部電力ドライバであって、下部駆動電圧は、Ｖ⁺電圧レベルであり、上部駆動電圧は、Ｖ⁺電圧レベルのほぼ２倍のスーパー電圧レベルＶｓｓである上部、及び下部電力ドライバと、
（ｅ）トーテムポール配置に接続される上部ＦＥＴ、及び下部ＦＥＴであって、下部ＦＥＴは、下部駆動電圧を受信するゲートを有し、上部ＦＥＴは、上部駆動電圧を受信する他のゲートを有する上部ＦＥＴ、及び下部ＦＥＴとを含み、
（ｆ）２つのＦＥＴは、ＤＣ電圧レベルを出力するインダクタに結合される。ＤＣ電圧レベルを提供するために、Ｖ⁺の第１の駆動電圧は、第１のＦＥＴを駆動し、Ｖｓｓの第２の駆動電圧は、補完的な方法で第２のＦＥＴを駆動する。Ｖｓｓのスーパー電圧レベルは、Ｖ⁺入力電圧レベルに結合されるチャージポンプ回路により生成される。パルス整形器は、複数のインバータを有するチップから構成される少なくとも１つのインバータを含む。上部電力ドライバが、高速推移入力波形に応答して反転出力を作り出すとき、下部電力ドライバは、非反転信号を作り出す。上部電力ドライバが、高速推移入力波形に応答して非反転の出力を作り出すとき、下部電力ドライバは、反転信号を作り出す。

デュアルＭＯＳＦＥＴは、トーテムポール配置に構成され、インダクタを駆動するために、Ｖ⁺電圧レベルと、グラウンド電位との間に結合される。電圧ドライバは、上部ＭＯＳＦＥＴのゲートにスーパー電圧レベルを提供するように構成されるので、Ｖ⁺電圧レベルが下部ＭＯＳＦＥＴに提供されずにオフになるときにオンし、Ｖ⁺電圧レベルを下部ＭＯＳＦＥＴのゲートに提供して、スーパー電圧レベルが上部ＭＯＳＦＥＴのゲートに提供されずにオフになるときにオンする。

インダクタは、１次コイルを含み、「結合インダクタ」と称される場合には、２次コイルを含んでもよい。１次コイルは、デュアルＭＯＳＦＥＴと、キャパシタとの間に結合され、出力ＤＣ電圧レベルを提供する。随意的な２次コイルは、グラウンド電位、又は１次コイルの一端のいずれか一方に接合される一端を含み、２次コイルの他端は、整流器に結合されて、第２の出力ＤＣ電圧レベルを提供する。

上述の全般的な説明、及び以下の詳細な説明は、本発明の例示であり、限定されないことが理解される。

本発明は、添付する図面に関連して理解されるとき、以下の詳細な説明から理解できる。

本発明の実施形態に従う低電圧調節電力供給のブロックを概略的に示す図である。本発明の実施形態に従う図１のブロックと同様な、典型的な低電圧電力調節供給の回路を概略的に示す図である。本発明の実施形態に従う図１のブロックと同様な、典型的な他の低電圧調節電力供給の回路を概略的に示す図である。本発明の実施形態に従う図２に示される低電圧電力調節供給の様々な点での信号の関係を示すタイミング図である。本発明の実施形態に従う図３に示される低電圧電力調節供給の様々な点での信号の関係を示すタイミング図である。図２、及び３に示される電力供給に使用されるＶｒｅｆ電圧レベルを生成する典型的な電圧基準生成器を示す図である。本発明の実施形態に従う図１のブロックと同様な、典型的なさらに他の低電圧調節電力供給の回路を概略的に示す図である。本発明の実施形態に従う図１のブロックと同様な、典型的なさらに他の低電圧調節電力供給の回路を概略的に示す図である。

本発明は、低電圧高効率バックレギュレータ電力供給を提供する。本発明は、調節された出力ＤＣ電圧よりも高い入力ＤＣ電圧を使用する。例えば、入力ＤＣ電圧は、ＤＣ５Ｖ〜２０Ｖの範囲のＤＣ電圧にしてもよい。調節された出力ＤＣ電圧は、ＤＣ１Ｖ〜１０Ｖの範囲のＤＣ電圧にしてもよい。

本発明は、０．２ワット〜２．０ワットなどの低い電力範囲の調節された効率的な電力供給を提供する。従来の低電力ＤＣレギュレータは８０％未満の効率であるが、本発明は、９０％よりも大きい効率を提供する。この高効率は、ゲート駆動電力を最小化し、特定の構成素子のデューティサイクルを最小に維持し、かつ低い切替え周波数（５０ＫＨｚより小さいなど）により作動することにより達成される。

本発明に従う実施形態は、トーテムポールに配置される２つのＮ型ＭＯＳＦＥＴによる同期した整流は、最小条件の損失を可能にするという見識に基づく。典型的には、Ｎ型ＭＯＳＦＥＴは、オン状態でＰ型ＭＯＳＦＥＴよりも低い抵抗を示す。

また、本発明に従う実施形態は、低い切替え周波数（１００ＫＨｚよりも低いなど）により、ＭＯＳＦＥＴ，及び関連するゲートドライバにおける低い切替え損失が可能であるという見識に基づく。

さらに、本発明の実施形態は、上部Ｎ型ＭＯＳＦＥＴのゲートドライバがトーテムポールの対の供給電圧Ｖ⁺を超える供給電圧レベル（スーパー電圧Ｖｓｓ）が必要なとき、下部Ｎ型ＭＯＳＦＥＴのゲートドライバは、トーテムポールの対の供給電圧Ｖ⁺よりも大きくない供給電圧レベルが必要であり、ゲートドライバそれぞれのゲート駆動損失は、ゲートドライバに印加される電圧の大きさの2乗で増加するという見識に基づく。

さらにまた、本発明の実施形態は、オープンコレクタ出力とともに共通に使用可能なＰＷＭコンパレータ（ＬＭ３３９、ＬＭ３９３、及び関連する型式などの）を使用することによって、低い切替え周波数（１００ＫＨｚより低いなど）でのバックレギュレータの作動が可能になるという見識に基づく。

さらにまた、本発明の実施形態は、ＰＷＭコンパレータのオープンコレクタ形式に関連するプルアップ抵抗の消費電力は、ＰＷＭコンパレータの出力電圧波形のデューティサイクルが最小化され、５０％よりも落ちないことを保障することによって最小化できるという見識に基づく。

さらにまた、本発明の実施形態は、ＰＷＭコンパレータのオープンコレクタ形式に関連するプルアップ抵抗の消費電力は、高い値のプルアップ抵抗を採用し、かつ、高いプルアップ抵抗値により生じるパルスの歪みを補正するパルス整形を提供するためのＣＭＯＳインバータを採用することによって最小化できるという見識に基づく。

さらにまた、本発明の実施形態は、高いデューティサイクルでのＰＷＭコンパレータの作動は、パルスを整形する偶数、又は奇数のＣＭＯＳインバータを採用するか、又は適当な極性のゲートドライバチップを採用することのいずれかによりバックレギュレータにおいて達成できるという見識に基づく。

さらにまた、本発明の実施形態は、温度を超える第2のチャネル出力の過度の変動が、ショットキー（又は他の形式の）整流ダイオードの温度検出感度からもたらされ、この欠点は、ダイオードをＭＯＳＦＥＴトランジスタに適切に交換することにより克服できるという見識に基づく。

説明されていくように、本発明に係る低電力供給は、以下の特徴を含む。
（ａ）同期した整流は、トーテムポールに配置される２つのＮ型ＭＯＳＦＥＴとともにバックレギュレータトポロジーにおいて使用される。
（ｂ）ＬＭ３３９、又はＬＭ３９３、若しくは均等物のようなオープンコレクタ形式のコンパレータが使用される。
（ｃ）ＣＤ４０６９、又は均等物のような少なくとも１つのＣＭＯＳインバータが使用される。
（ｄ）ＩＸＤＦ５０２などの第1の高速ドライバチップを使用して、一方のＭＯＳＦＥＴを駆動するために入力電圧（Ｖ⁺）から電力を提供する。
（ｅ）第２の高速ドライバチップを使用して、他方のＭＯＳＦＥＴのゲートを駆動するためにスーパー電圧（Ｖｓｓ）から電力を提供する。スーパー電圧（Ｖｓｓ）は、入力電圧（Ｖ⁺）のほぼ2倍である。すなわち、Ｖｓｓは、２Ｖ⁺にほぼ等しい。
（ｆ）コンパレータの入力端子の相対的な位相化、及びいくつかのＣＭＯＳインバータが採用される第１、及び第２の高速ドライバチップの相対的な位相化によって、可能な限り大きく、かつ多くの場合５０％より小さくないコンパレータ出力の安定状態のデューティサイクルを提供する。この配置によって、オープンコレクタ形式のコンパレータとともに生じるプルアップ抵抗において、最小の消費電力を保障する。
（ｇ）本発明によって、大きさが効率化されることが理解される。高速ドライバチップは、反転出力、及び非反転出力の双方を有するデュアルゲートドライバチップとして随意的に提供されるためである。ドライバチップは、部品数を最小化するように構成され、２つのレール出力電圧が必要なときでさえも５０％よりも大きいコンパレータデューティサイクルを維持する。レール出力電圧の１つは、入力電圧（Ｖ⁺）の５０％より大きくできる。
（ｈ）本発明に係る電力供給は、ＤＣ５Ｖ〜２０Ｖの入力電圧範囲よりも小さい出力電圧要求と、レール当たり２ワットよりも小さい電力範囲において非常に高い効率の要求とを有する携帯機器において使用可能である。

まず図１を参照すると、本発明に係る実施形態に従い、符号１０で示される典型的な電力供給のブロックが示される。図示されるように、電力供給１０は、Ｖ⁺のＤＣ入力を有し、レール１、及びレール２において、調節された２つのバック出力電圧を作り出す。本明細書では、レール１電圧は、第１出力電圧と称され、レール２電圧は、第２出力電圧と称される。

レール１からの出力を誤差増幅器１５への感知フィードバックとして使用する。ここで、誤差増幅器１５は、基準電圧生成器１２により作り出される基準電圧Ｖｒｅｆと、レール１電圧を比較する。誤差増幅器１５から生じる指令信号は、パルス幅変調器１４に提供される。変調器は、三角波生成器１１が生成するランプ(すなわち、のこぎり歯)電圧と、誤差増幅器１５が生成する指令信号とを比較して、本明細書において、パルス幅変調（ＰＷＭ）誤差信号と称されるパルス波形出力を形成する。

ＣＭＯＳインバータ１３は、ＰＷＭ信号を受信して、ＰＷＭ駆動信号を形成する。説明されていくように、ＣＭＯＳインバータ１３は、６つのインバータの組の一部であり、変調器１４により形成されるパルスの再整形のために使用される。ＣＭＯＳインバータは、ＰＷＭ信号の低速のオフ／オン推移を変更し、ＰＷＭ駆動信号と称される出力信号に迅速なオフ／オン推移時間を形成する。ＣＭＯＳインバータ集積回路パッケージは、典型的には６つのインバータを含むので、本発明は、非常に高速のオフ／オン推移時間を形成するのに十分な柔軟性を提供する。これによって、変調器１４が出力するＰＷＭ信号の反転形式、又は非反転形式が可能である。例えば、図２、及び３に示されるように、ＣＭＯＳインバータ集積回路パッケージＵ７は、図２において符号３６で示され、図３において符号５６で示される２つのインバータを含む。Ｕ７の残りのインバータは、これらの例では使用されない。ここで、３６、及び５６のそれぞれの２つのインバータが使用されるが、他の実施形態では、３６、及び５６のそれぞれにただ１つのインバータを採用でき、ゲートドライバ３７、及び３８の極性を交換し、同様にゲートドライバ５７、及び５８の極性を交換する。

図１の説明を続けると、ＰＷＭ駆動信号は、ＣＭＯＳインバータ１３によって「クリーンアップされた」後に、高速スーパー電圧ゲートドライバ１７、及び高速供給電圧ゲートドライバ１８に入力パルスとして提供される。高速スーパー電圧ゲートドライバ１７は、図２にドライバ３７として示される反転ドライバにでき、また図３にドライバ５７として示される非反転ドライバにできることが理解されるであろう。同様に、ドライバ１８は、図２にドライバ３８として示される反転ドライバにでき、また図３にドライバ５８として示される非反転ドライバにできる。

スーパー電圧ドライバ１７は、スーパー電圧生成器１６からスーパー電圧Ｖｓｓを受信し、オンするとき、上部ＭＯＳＦＥＴ１９のゲートにＶｓｓ電圧出力（高電圧側駆動）を提供する。同様に、電圧ドライバ１８は、入力電力源（Ｖ⁺）から供給電圧Ｖ⁺を受信し、オンするとき、下部ＭＯＳＦＥＴ２０にＶ⁺電圧出力を提供する。

上部ＭＯＳＦＥＴ１９、及び下部ＭＯＳＦＥＴ２０は、補完的な方法で、図２、及び３に示す結合インダクタ２１の１次コイルに切替え出力を提供する。ＭＯＳＦＥＴ１９、及び２０は、トーテムポールで配置される（図２にＭＯＳＦＥＴ３９、及び４０で示され、図３にＭＯＳＦＥＴ５９、及び６０で示される）。

フィルタ２２は、結合インダクタ（図２の４３、及び図３の６３）と、出力キャパシタ（図２の４４、及び図３の６４）とからなり、レール１の１次出力電圧を供給する。また、上述のように、この１次出力電圧は、誤差増幅器１５にフィードバックされる。また、結合インダクタ２１は、整流器２３に２次出力を提供する。次いで、フィルタ２４によってフィルタリングされて、レール２に２次出力電圧を提供する。しかしながら、整流器２３、及びフィルタ２４への２次出力は、２次レール出力が必要ないときは、省略してもよいことが理解されるであろう。なお、第３の出力レール、さらに第４の出力レールが、結合インダクタに付加的な巻線を付加することによって簡単に構成されて、付加的な出力フィルタを提供できる。

図１の説明の最後では、電力供給１０は、誤差増幅器１５により基準ＤＣ電圧として使用されて変調器１４に誤差信号を生成する基準電圧生成器１２を含む。また、Ｖ⁺入力電圧と、ランプ生成器からの方形波形とを受信し、スーパー電圧ドライバ１７にＶｓｓ電圧（２Ｖ⁺）を提供するスーパー電圧生成器１６が含まれる。

図１を参照して、本発明のＤＣ電力供給１０が説明されてきたが、ここで、それぞれＤＣ電力供給３０、及び５０を示す図２、及び３を参照して、より詳細な説明が提供される。電力供給３０、及び５０は、本発明の異なる実施形態である。

まず図２を参照すると、電力供給３０は、コンパレータ３１と、インバータ３２と、インバータドライバ３３とを含み、これらは、多数の抵抗、及びキャパシタ４１とともにランプ生成器（図１において符号１１で示される）を形成する。ランプ波形生成器は、図４においてＡで示されるサメのひれのランプ波形を作り出す。立ち上がり部の持続期間と、立ち下がり部の持続時間は、等しくなる必要はない。例えば、ランプ波形は、１００ｋＨｚよりも低い周波数を有してもよい。ランプは、コンパレータ３５に入力信号として提供される（図１において変調器１４として示される）。

スーパー電圧生成器（図１において符号１６で示される）は、Ｖ⁺、及びキャパシタを介してドライバ３３の出力に接続される２つの整流器４２ａ、及び４２ｂを含む。スーパー電圧生成器の出力Ｖｓｓは、入力電圧Ｖ⁺のほぼ２倍である。典型的には、整流器は、シリコンのショットキーダイオードであり、２つの１Ｎ５８１８ダイオードなどである。図示されるように、Ｖｓｓ電圧は、スーパー電圧ゲートドライバ３７に提供される。

さらに図２を参照すると、誤差増幅器（図１において符号１５で示される）は、近接して配置される多数の抵抗とキャパシタとともにオペアンプ３４を含む。オペアンプ３４は、１次出力電圧（例えばレール１の結合インダクタの１次出力では１．２Ｖ）を感知フィードバック信号として受信し、電圧基準信号（ＶＲＥＦ）の拡大縮小した複製と、感知フィードバック信号を比較する。オペアンプ３４は、フィードバック信号と、電圧基準の拡大縮小した複製との間の相違が存在しない間、上下に移動しない安定した信号（図４において波形Ｂで示される）を提供する。

パルス幅変調（ＰＷＭ）機能は、コンパレータ３５により提供される。図２に示すように、コンパレータ３５の出力は、２７ｋプルアップ抵抗に接続される。これは、コンパレータ３５がオープンコレクタ出力を含むために必要とされる。コンパレータ３５への入力信号は、ランプ信号（図４におけるＡ波形）、及び誤差信号（図４におけるＢ波形）である。電圧波形Ｃのデューティサイクルは、５０％よりも大きく、２７ｋ抵抗に亘って発生する、対応する電圧波形は、５０％よりも小さいデューティサイクルを有することによって、２７ｋ抵抗の消費電力が最小化される。

図４のＣ波形によって示されるように、コンパレータ３５の出力の立ち上がり時間は、消費電力を最小化するために故意に大きく選択される比較的大きい２７ｋ抵抗のために比較的遅くなる。しかしながら、本発明は、図２において符号３６で示される（図１においてＣＭＯＳインバータ１３として示される）デュアルインバータを提供することによって、比較的遅い立ち上がり時間を補償できる。デュアルインバータ３６からの出力信号は、遅い立ち上がりが除去されることを除き、Ｃ波形と同一の感知を有する。ＣＭＯＳインバータの出力信号は、図４に波形Ｄとして示される。

ＰＷＭ駆動（波形Ｄ）は、（ａ）反転出力を有するスーパー電圧ゲートドライバ３７、及び（ｂ）非反転出力を有する供給電圧ドライバ３８に入力される。スーパー電圧ドライバ３７、及び供給電圧ドライバ３８からの出力信号は、互いに補完する。すなわち、一方のドライバがオンのとき、他方のドライバはオフである。これは、波形Ｅ、及びＦとして図４に示される。スーパー電圧ドライバは、Ｖｓｓとゼロとの間の振幅を有し、供給電圧ドライバは、Ｖ⁺とゼロとの間の振幅を有することが理解されるであろう。

スーパー電圧ドライバ３７、及び供給電圧ドライバ３８からの補完的出力信号を使用して、ＭＯＳＦＥＴ３９、及び４０のゲートを駆動する。ＭＯＳＦＥＴ３９、及び４０は、図２に示すように、Ｖ⁺とグラウンド電位との間のトーテムポール配置に接続される。

波形ＥがＶｓｓ電位のとき、上部ＭＯＳＦＥＴ３９は、結合インダクタ４３の１次に電流を導通する。逆に、波形ＦがＶ⁺電位のとき、下部ＭＯＳＦＥＴ４０は、結合インダクタ４３の１次に電流を導通する。ＭＯＳＦＥＴ３９、及び４０の双方が同時にオンする時間がないことが理解されるであろう。

結合インダクタ４３の１次コイルと、３３０マイクロファラッドのキャパシタ４４との組合せにより、安定状態の電圧出力がレール１に提供される。安定状態電圧出力は、上述のフィードバックループにより（例えば）ＤＣ＋１．２Ｖに駆動される。ＤＣ出力の高周波成分は、キャパシタ４４に並列に接続される０．１マイクロファラッドのキャパシタによってフィルタリングされる。出力信号は、図４において、波形Ｐで示される。

図２に示すように、（例えば）ＤＣ＋１．８Ｖの調節された電圧は、整流器４２ｃ、及び１５０マイクロファラッドのキャパシタ４５とともに、結合インダクタ４３の２次コイルにより提供される。改良されたクロスレギュレーションは、結合インダクタ４３の２次コイルの一端をレール１に接続する（ＤＣ＋１．２Ｖ出力）ことによって、レール２において本発明により達成されることが理解されるであろう。ＤＣ＋１．８Ｖの高周波成分は、キャパシタ４５に並列に接続される０．１マイクロファラッドのキャパシタによってフィルタリングされる。

本発明に係る他の実施形態において、図２に示す下部ＭＯＳＦＥＴ４０は、ダイオードと置換される。ここでダイオードのアノードは、グラウンドに接続され、ダイオードのカソードは、上部ＭＯＳＦＥＴ３９に接続される。この構造において、供給電圧ドライバ３８、及び下部ＭＯＳＦＥＴ４０のゲートへの入力として必要な全ての経路は、省略できる。この代替的な実施形態は、図７において説明される。ここで、ダイオード８１は、図２のＭＯＳＦＥＴ４０を置換する。

本発明に係るまた他の実施形態は、図３に示される。図３の電力供給５０は、いくつかを除き、電力供給３０に類似する。電力供給３０は、例えばＤＣ＋１．２Ｖ、及びＤＣ＋１．８Ｖの比較的低いバック電圧を作り出し、電力供給５０は、例えばＤＣ＋５．２、及びＤＣ＋６．５Ｖの比較的高いバック電圧を作り出す。

オペアンプ５４は、コンパレータ３４の周囲の構成素子といくらか異なる構成素子により囲まれる。電力供給５０において、検出されたフィードバック信号の拡大縮小された複製は、電圧基準信号（ＶＲＥＦ）と比較される。オペアンプ５４は、安定した出力信号を提供する（図５において波形Ｈとして示される）。これは、フィードバック信号の拡大縮小された複製と、電圧基準との間に相違が存在しない間は、上下に移動しない。

コンパレータ５５に入力されるランプ波形（Ａ）は、コンパレータ３５に入力されるランプ波形（Ａ）と類似する。図２において、ランプ波形は、コンパレータ３５の非反転入力端子に供給され、図３において、電圧波形Ｉのデューティサイクルが５０％より大きくなることが保障されるように、ランプ波形をコンパレータ５５の反転端子に供給する。これによって、図３の２７ｋ抵抗に亘って発生する対応する電圧波形が５０％より小さいデューティサイクルを有して、２７ｋ抵抗の消費電力が再度最小化されることが保障されることが理解されるであろう。電力供給３０、及び５０の間のこの比較は、ＰＷＭコンパレータのオープンコレクタ形式に関連するプルアップ抵抗の消費電力は、コンパレータの出力電圧波形のデューティサイクルの５０％を下回らずに最大化し、電力供給の所望の出力電圧が供給電圧の５０％より大きいか小さいかを問題にしないという本発明の見識を説明する。

スーパー電圧ゲートドライバ５７、及び供給電圧ゲートドライバ５８はそれぞれ、非反転、及び反転であり、スーパー電圧ドライバ３７、及び供給電圧ゲートドライバはそれぞれ、反転、及び非反転である。スーパー電圧ゲートドライバ５７、及び供給電圧ゲートドライバ５８により提供される波形はそれぞれ、図５の波形Ｋ、及びＬとして示される。電力供給３０、及び５０の配置の間のゲートドライバの極性の差異は、コンパレータ３５、及び５５の入力端子の異なる接続に適応する。電力供給５０の正確なゲート駆動信号を取得する代替的な方法は、ドライバ３７、及び３８と同一の極性を有するゲートドライバを使用し、同時にデュアルインバータ３６、及び５６の代わりに単一のインバータを使用することであることが理解されるであろう。

次に、図６を参照すると、Ｖｒｅｆを作り出す典型的な電圧基準生成器が符号７０で示される。図示されるように、電圧基準は、入力電圧のＶ⁺を使用して作り出すことができ、基準機器７１のピン１に接続される抵抗を使用して調整できる。

本発明の他の実施形態において、図２に示されるダイオード４２ｃは、図８に示されるように接続されるＭＯＳＦＥＴ８１に置換できる。この配置によって、レール２の電圧の温度依存が低減される。図示されるように、ＭＯＳＦＥＴ８１のソースのリード線は、レール１に接続され、ＭＯＳＦＥＴ８１のドレインのリード線は、結合インダクタ４３の２次コイルの一端に接続される。次いで、ダイオード４２ｃは、結合インダクタ４３の２次コイルの他端がレール２に直接接続されるように、直接的なオーミック接続に置換できる。供給電圧ゲートドライバ３８からの出力信号を使用して、ＭＯＳＦＥＴ８１のゲートを駆動する。

図２、及び３に示されるチップ、及びコイルに使用可能な典型的な部品番号を以下に示す。

本明細書において、特定の実施形態を参照して本発明は、図示され、説明されるが、本発明は、示された詳細に限定されることを意図しない。むしろ、様々な変形が、本発明から逸脱することなく、クレームの透過の範囲、及び領域内で詳細にできる。

Claims

入力ＤＣ電圧Ｖ⁺を出力ＤＣ電圧レベルに変換するバックレギュレータであって、
前記ＤＣ電圧レベルを出力する結合インダクタと、
誤差増幅器を有するパルス幅変調器（ＰＷＭ）であって、前記出力ＤＣ電圧レベルにおける誤差を感知し、前記誤差に対応するデューティサイクルを有するパルス波形を提供するパルス幅変調器と、
前記パルス波形に応答して前記Ｖ⁺電圧レベルを出力するＶ⁺供給電圧ドライバと、
前記パルス波形に応答してスーパー電圧レベルを出力するスーパー電圧ドライバであって、前記スーパー電圧レベルは、前記Ｖ⁺電圧レベルよりも高く、前記出力されたスーパー電圧レベルは、前記出力されたＶ⁺電圧レベルと補完的であるスーパー電圧ドライバと、
前記スーパー電圧レベル、及び前記Ｖ⁺電圧レベルをそれぞれ受信するゲートを有するデュアルＭＯＳＦＥＴであって、前記ＤＣ電圧レベルを出力する前記結合インダクタを駆動するデュアルＭＯＳＦＥＴと、
を具備することを特徴とするバックレギュレータ。
前記スーパー電圧レベルを形成し、前記スーパー電圧レベルを前記スーパー電圧ドライバに提供するスーパー電圧生成器を含む請求項１に記載のバックレギュレータ。
前記ＰＷＭと、前記電圧ドライバとの間に結合されるパルス整形器であって、
前記パルス波形の立ち上がり時間よりも速い立ち上がり時間を有するシャープなパルスを形成し、
前記電圧ドライバを作動する制御信号として前記シャープなパルスを提供するパルス整形器を含む請求項１に記載のバックレギュレータ。
前記パルス整形器は、前記シャープなパルスを整形する少なくとも１つのインバータを含む請求項３に記載のバックレギュレータ。
前記パルス整形器は、前記シャープなパルスを整形する直列接続される２つのインバータを含む請求項４に記載のバックレギュレータ。
前記ＰＷＭは、前記誤差に応答して前記パルス波形を提供するオープンコレクタコンパレータと、抵抗負荷とを含む請求項３に記載のバックレギュレータ。
前記デュアルＭＯＳＦＥＴは、トーテムポール配置に構成され、
前記結合インダクタを駆動するために、前記Ｖ⁺供給電圧レベルと、グラウンド電位との間に結合される請求項１に記載のバックレギュレータ。
前記電圧ドライバは、前記Ｖ⁺電圧レベルが提供されないときに、前記スーパー電圧レベルを提供するように構成され、
前記スーパー電圧レベルが提供されないときに、前記Ｖ⁺電圧レベルが提供される請求項１に記載のバックレギュレータ。
前記出力ＤＣ電圧レベルを電圧基準と比較することによって、指令信号を生成する誤差増幅器を含み、
前記ＰＷＭは、前記誤差に対応するデューティサイクルを有する前記パルス波形を提供するために、前記誤差増幅器により生成される前記指令信号と、ランプ波形とを比較する請求項１に記載のバックレギュレータ。
前記結合インダクタは、１次コイルと、２次コイルとを含み、
前記１次コイルは、前記デュアルＭＯＳＦＥＴと、キャパシタとの間に結合され、前記出力ＤＣ電圧レベルを提供する請求項１に記載のバックレギュレータ。
前記２次コイルは、前記１次コイルの端部に結合される一端と、他の出力ＤＣ電圧レベルを提供するために整流器に結合される他端とを含む請求項１０に記載のバックレギュレータ。
前記ＰＷＭと、前記電圧ドライバとの間に結合されるパルス整形器であって、
前記パルス波形の立ち上がり時間よりも速い立ち上がり時間を有するシャープなパルスを形成し、
前記電圧ドライバを作動する制御信号として前記シャープなパルスを提供するパルス整形器を含み、
前記パルス整形器は、複数のインバータを有するチップに配置され、
前記パルス整形器は、極性感知に基づいて前記電圧ドライバを作動するために、前記複数のインバータの少なくとも１つを含むように構成される請求項１に記載のバックレギュレータ。
出力ＤＣ電圧レベルを提供するレールと、
前記出力ＤＣ電圧レベルを前記レールから誤差検出器に提供する感知フィードバック信号とを含み、
前記誤差検出器は、上部高速高電力ドライバ、及び下部高速高電力ドライバを制御するために、前記感知フィードバック信号に応答して制御信号を提供するように構成され、
前記高速高電力ドライバは、前記制御信号に応答してデュアルＭＯＳＦＥＴ構造を駆動するように構成され、
前記高速高電力ドライバは、前記レールに前記出力ＤＣ電圧レベルを生成するために、前記デュアルＭＯＳＦＥＴ構造を効果的に駆動するように互いに補完的な方法で作動する、
ことを特徴とする低電圧調節電力供給。
前記誤差検出器と、前記上部高速高電力ドライバ、及び前記下部高速高電力ドライバとの間に結合されるパルス整形器を含み、
前記パルス整形器は、前記制御信号に速い立ち上がり時間を提供することによって、前記制御信号を整形するように構成され、
前記制御信号は、互いに補完的な方法で、前記高速高電力ドライバの一方をオンし、前記高速高電力ドライバの他方をオフするように構成される請求項１３に記載の低電圧調節電力供給。
前記デュアルＭＯＳＦＥＴ構造は、トーテムポール配置に構成される上部ＭＯＳＦＥＴ、及び下部ＭＯＳＦＥＴを含み、第１のＭＯＳＦＥＴのゲートは、前記高速高電力ドライバの一方により駆動され、第２のＭＯＳＦＥＴのゲートは、他方の前記高速高電力ドライバにより駆動される請求項１４に記載の低電圧調節電力供給。
前記第１のＭＯＳＦＥＴは、Ｖ⁺の入力ＤＣ電圧を前記第１のＭＯＳＦＥＴの前記ゲートに提供する前記高速高電力ドライバの一方により駆動され、
前記第２のＭＯＳＦＥＴは、Ｖｓｓのスーパー電圧を前記第２のＭＯＳＦＥＴの前記ゲートに提供する他方の前記高速高電力ドライバにより駆動され、
前記Ｖｓｓ電圧レベルは、前記Ｖ⁺電圧レベルのほぼ２倍である請求項１５に記載の低電圧調節電力供給。
Ｖ⁺の入力電圧レベルを使用してＤＣ電圧を出力するバックレギュレータであって、
前記出力ＤＣ電圧レベルの電圧レベル誤差を感知するＰＷＭと、
前記ＰＷＭに結合され、かつ前記感知した電圧レベル誤差に対応するデューティサイクルを有する高速推移パルス波形を提供するパルス整形器と、
前記高速推移パルス波形を受信し、補完的な上部駆動電圧、及び下部駆動電圧を提供する上部電力ドライバ、及び下部電力ドライバであって、第１の駆動電圧は、前記Ｖ⁺電圧レベルであり、第２の駆動電圧は、前記Ｖ⁺電圧レベルのほぼ２倍のスーパー電圧レベルＶｓｓである上部電力ドライバ、及び下部電力ドライバと、
トーテムポール配置に接続される上部ＦＥＴ、及び下部ＦＥＴであって、第１のＦＥＴは、前記第１の駆動電圧を受信するゲートを有し、第２のＦＥＴは、前記第２の駆動電圧を受信する他のゲートを有する上部ＦＥＴ、及び下部ＦＥＴとを具備し、
前記２つのＦＥＴは、前記ＤＣ電圧レベルを出力する結合インダクタに結合され、
Ｖ⁺の前記第１の駆動電圧は、前記ＤＣ電圧レベルを提供する補完的な方法で、第１のＦＥＴを駆動し、Ｖｓｓの前記第２の駆動電圧は、前記第２のＦＥＴを駆動することを特徴とするバックレギュレータ。
Ｖｓｓの前記スーパー電圧レベルは、前記Ｖ⁺入力電圧レベルに結合される整流器により生成される請求項１７に記載のバックレギュレータ。
前記パルス整形器は、複数のインバータを有するチップから構成される少なくとも１つのインバータを含む請求項１７に記載のバックレギュレータ。
前記第１の電力ドライバが、前記高速推移パルス波形に応答して反転出力を含むとき、前記第２の電力ドライバは、非反転信号を含み、
前記第１の電力ドライバが、前記高速推移パルス波形に応答して非反転の出力を含むとき、前記第２の電力ドライバは、反転信号を含む請求項１７に記載のバックレギュレータ。
前記トーテムポール配置において、前記下部ＦＥＴは、ダイオードに置換される請求項１７に記載のバックレギュレータ。
前記上部ＦＥＴ、及び前記下部ＦＥＴの間に接続され、第１のＤＣ出力電圧レベルを提供する１次コイルと、
前記１次コイルにフェーズされ、第２のＤＣ出力電圧レベルを提供する２次コイルと、
を具備し、前記２次コイルの一端は、前記第２のＤＣ出力電圧レベルを提供するように構成され、前記２次コイルの他端は、ＭＯＳＦＥＴデバイスによって前記第１のＤＣ出力電圧レベルに結合される請求項１７に記載のバックレギュレータ。
前記ＭＯＳＦＥＴデバイスのゲートは、前記下部駆動電圧により駆動される請求項２２に記載のバックレギュレータ。