KR101648145B1

KR101648145B1 - 저전압 전력 공급부

Info

Publication number: KR101648145B1
Application number: KR1020117014502A
Authority: KR
Inventors: 조나단 우드; 티모씨 크란 투루도
Original assignee: 엑셀리스 인코포레이티드
Priority date: 2008-11-24
Filing date: 2009-11-16
Publication date: 2016-08-23
Also published as: KR20110091018A; TWI467900B; WO2010059548A1; CN102224663A; US8183845B2; JP5592389B2; MX2011004632A; JP2012510251A; TW201031091A; US20100127675A1

Abstract

입력 DC 전압 V+을 출력 DC 전압 레벨로 변환하기 위한 벅 조정기는 DC 전압 레벨을 출력하기 위한 결합 인덕터, 출력된 DC 전압 레벨에서 에러를 감지하기 위한 에러 증폭기 및 에러에 응답하는 듀티 사이클을 가지는 펄스 파형을 제공하는 펄스 폭 변조기(PWM)를 포함한다. 또한, 펄스 파형에 응답하는 V+ 전압 레벨을 출력하기 위한 V+ 전압 구동기, 및 펄스형 파형에 응답하는 수퍼 전압 레벨을 출력하기 위한 수퍼 전압 구동기가 포함되며, 수퍼 전압 레벨은 V+ 전압 레벨 보다 높다. 출력된 수퍼 전압 레벨은 출력된 V+ 전압 레벨과 상보적이다. 또한, 수퍼 전압 레벨 및 V+ 전압 레벨을 각각 수신하기 위한 게이트들을 가지는 듀얼 MOSFET들이 포함된다. 듀얼 MOSFET들은 DC 전압 레벨을 출력하기 위한 결합 인덕터를 구동시킨다. 또한, 펄스 파형의 상승 시간 보다 빠른 상승 시간을 갖는 뾰족한 펄스를 형성하기 위해 전압 구동기들과 PWM 사이에 펄스 셰이퍼가 결합된다. 뾰족한 펄스는 전압 구동기들을 작동시키기 위한 제어 신호로서 제공된다.

Description

저전압 전력 공급부{LOW VOLTAGE POWER SUPPLY}

본 발명은 전반적으로 저전력 DC-대-DC 벅(buck) 조정기 공급부들에 관한 것이다. 보다 특정하게, 본 발명은 펄스 폭 변조(PWM) 제어를 이용하는 DC-대-DC 벅 조정기 전력 공급부에 관한 것이다.

펄스 폭 변조(PWM)는 DC 전압 조절을 위한 공지된 기술이며, 입력 전압에서의 광범위한 변동 및 로드 전류에서의 광범위한 변동들에도 불구하고 일정한 출력 전압을 유지하는데 광범위하게 사용된다. 이러한 기술은 다수의 상이한 전자 시스템들에 DC 전력을 공급하는데 이용된다.

일반적으로, 모든 펄스 폭 변조기들은 실질적으로 일정한 출력의 DC 전압 레벨을 발생시키기 위해 인덕터-커패시터 필터 네트워크에 의해 평활해지는 펄스들을 발생시키는데 스위칭 회로를 이용한다. DC 출력 전압의 진폭은 스위칭 회로의 듀티 사이클 비율에 의해 제어된다.

일정한 출력 전압 레벨을 유지하기 위해, 통상적으로는 피드백 배열(arrangement)이 이용된다. 이는 비교기를 통해 스위칭 회로의 듀티 사이클 비율을 제어하는 에러 증폭기 출력에 의해 에러 신호를 전개하기 위해 출력 전압이 안정한 전압 레퍼런스와 비교될 것을 요구한다. 출력 전압이 너무 낮게 강하될 때, 에러 증폭기는 스위칭 듀티 사이클을 증가시키며, 출력 전압이 너무 높게 상승될 때, 스위칭 듀티 사이클은 감소된다.

또한, 통상의 벅 조절 전력 공급부들은 스위칭 회로에서의 손실들 및 인덕터들의 코어들에서의 열 소비로 인해 비효율적이다. 열 소비는 통상적으로 250 KHz 보다 큰, 스위칭 회로의 높은 동작 주파수로 인해 높다.

설명되는 바와 같이, 본 발명은 효율적인 저전력, 낮은 스위칭 주파수에서 동작하는 벅 조정기 전력 공급부를 제공하며, 전력 변환기에서의 게이트 구동 전력을 최소화시키고, 제어 회로에서 최소 소비를 유지한다.

이러한 및 다른 요구조건들을 충족시기 위해 그리고 본 발명의 목적들을 검토할 때, 본 발명은 입력 DC 전압 V+을 출력 DC 전압 레벨로 변환하기 위한 벅 조정기(buck regulator)를 제공한다. 벅 조정기는 DC 전압 레벨을 출력하기 위한 인덕터, 출력된 DC 전압 레벨에서의 에러를 감지하기 위한 연산 증폭기(operational amplifier), 및 에러에 응답하는 듀티 사이클을 가지는 펄스형 파형을 제공하기 위한 펄스 폭 변조기(PWM)로서 작동하는 비교기를 포함한다. 또한 상부 및 하부 고전력 구동기(driver)가 포함된다. 하부 구동기는 V+로 전력공급되며 PWM 파형에 응답하여 0 볼트와 V+ 전압 레벨 사이에서 스위칭된다. 상부 구동기는 수퍼 전압(super voltage)으로 공급되며 따라서 PWM 파형에 응답하여 0볼트와 수퍼 전압 레벨 사이에서 스위칭된다. 수퍼 전압은 전압 배가 회로(voltage doubler circuit)를 이용하여 V+ 에서 발생되며 따라서 V+ 전압 레벨 보다 높은 전위에 있다. 2개의 구동기들로부터의 출력들은 상보적(complementary)이다. 또한 토템 폴 배열(totem pole arrangement)로 배치되며 각각이 전력 구동기들로부터의 출력들을 수신하는 게이트들을 가지는 듀얼 MOSFET들이 포함된다. 상부 MOSFET 게이트는 상부 구동기의 출력에 의해 구동된다. 하부 MOSFET 게이트는 하부 구동기의 출력에 의해 구동된다. 듀얼 MOSFET들과 함께 DC 전압 레벨을 출력하기 위한 인덕터가 구동된다.

벅 조정기는 PWM 및 PWM 보다 빠른 하강 시간 및 상승 시간을 가지는 뾰족한(sharp) 펄스를 형성하기 위한 상부 및 하부 고전력 구동기들 사이에 결합되는 펄스 셰이퍼(pulse shaper)를 포함한다. 뾰족한 펄스는 상부 및 하부 고전력 구동기들을 작동시키기 위한 입력 신호로서 제공된다. 펄스 셰이퍼는 뾰족한 펄스를 형상화하기 위한 적어도 하나의 인버터를 포함한다. 펄스 셰이퍼는 뾰족한 펄스를 형성하기 위한 상부 및 하부 고전력 구동기들 및 PWM 사이에 결합된다. 펄스 셰이퍼는 다수의 인버터들을 가지는 칩에 배치되며, 전압 구동기들을 작동시키기 위한 극성 감지(polarity sense)에 기초하는 다수의 인버터들 중 적어도 하나를 포함하도록 구성된다.

본 발명의 또 다른 실시예는 저전압 조절 전력 공급부에 관한 것이다. 낮은 전압 전력 공급부는:

(a) 출력 DC 전압 레벨을 제공하기 위한 레일(rail),

(b) 레일로부터의 출력 DC 전압 레벨을 에러 검출기에 제공하기 위한 감지 피드백 신호를 포함하며,

(c) 에러 검출기는 상부 및 하부 고속의 고전력 구동기들을 제어하기 위해, 감지 피드백 신호에 응답하여 제어 신호를 제공하도록 구성되며,

(d) 고속의, 고전력 구동기들은 제어 신호에 응답하여 듀얼 MOSFET 구성(configuration)을 구동시 도록 구성되며,

(e) 고속의, 고전력 구동기들은 레일 상에 출력 DC 전압 레벨이 발생하도록 듀얼 MOSFET 구성을 효율적으로 구동시키기 위해 서로에 대해 상보적 방식으로 동작하며,

(f) 고속의, 고전력 구동기들의 상보적 출력들은 2개의(both) MOSFET들이 결코 동시적으로 턴온될 수 없도록 구성된다.

펄스 셰이퍼는 에러 검출기와 상부 및 하부 고속의, 고전력 구동기들 사이에 결합된다. 펄스 셰이퍼는 빠른 스위칭 시간들을 발생시킴으로써 제어 신호를 셰이핑하도록 구성된다. 제어 신호는 한 쌍의 상보적인 고속의, 고전력 구동기들에 공급된다.

듀얼 MOSFET 구성은 제 1 MOSFET의 게이트가 고속의, 고전력 구동기들 중 하나에 의해 구동되고 제 2 MOSFET의 게이트는 다른 고속의, 고전력 구동기에 의해 구동되는 토템-폴 배열로 구성되는 상부 및 하부 MOSFET들을 포함한다. 제 1 MOSFET은 하부 MOSFET의 게이트에 OV 내지 V+의 입력 스위치를 제공하는 고속의, 고전력 구동기 중 하나에 의해 구동된다. 제 2 MOSFET은 상부 MOSFET의 게이트에 0V 내지 Vss의 수퍼 전압의 입력 스위치를 제공하는 다른 고속의, 고전력 구동기에 의해 구동된다. Vss 전압 레벨은 대략 V+ 전압 레벨의 2배이다.

본 발명의 또 다른 실시예는 V+의 입력 전랍 레벨을 사용하여 DC 전압 레벨을 출력하기 위한 벅 조정기에 관한 것이다. 벅 조정기는:

(a) 출력 DC 전압 레벨에서 전압 레벨 에러를 감지하기 위한 에러 증폭기,

(b) 감지된 전압 레벨 에러에 응답하는 듀티 사이클을 갖는 PWM,

(c) 펄스 파형의 빠른 전환을 제공하기 위해 PWM에 결합되는 펄스 셰이퍼,

(d) 고속 전환 펄스 파형을 수신하고 상보적 상부 및 하부 구동 전압들을 제공하는 상부 및 하부 전력 구동기들 ― 상기 하부 구동 전압은 V+ 전압 레벨이며 상부 구동 전압은 V+ 전압 레벨의 대략 2배인 수퍼 전압 레벨 Vss임―,

(e) 토템-폴 배열로 연결되는 상부 및 하부 FET들 ―상기 하부 FET는 하부 구동 전압을 수신하기 위한 게이트를 가지며 상부 FET는 상부 구동 전압을 수신하기 위한 또다른 게이트를 가짐―를 포함하며,

(f) 2개의 FET들은 DC 전압 레벨을 출력하기 위해 인덕터에 결합된다. V+의 제 1 구동 전압은 제 1 FET를 구동시키며 Vss의 제 2 구동 전압은 DC 전압 레벨을 제공하는 상보적 방식으로 제 2 FET를 구동시킨다. Vss의 수퍼 전압 레벨은 V+ 입력 전압 레벨에 결합되는 전하 펌프 회로(charge pump circuit)에 의해 발생된다. 펄스 셰이퍼는 다수의 인버터들을 가지는 칩으로 구성된 적어도 하나의 인버터를 포함한다. 상부 전력 구동기가 빠르게 전환되는 입력 파형과 관련하여 반전된 출력을 발생시킬 때, 하부 전력 구동기는 비-반전 출력을 발생시킨다. 상부 전력 구동기가 고속 전환 입력 파형과 관련하여 비반전 출력을 발생시킬 때, 하부 전력 구동기는 반전된 출력을 발생시킨다.

듀얼 MOSFET들은 토템-폴 배열로 구성되며, V+ 전압 레벨 및 인덕터를 구동시키기 위한 접지 전위 사이에 결합된다. 전압 구동기들은 V+ 전압 레벨이 하부 MOSFET의 게이트에 제공되지 않아 하부 MOSFET이 턴오프될 때, 상부 MOSFET의 게이트에 수퍼 전압 레벨을 제공하여 상부 MOSFET이 턴온되게 구성되며, 수퍼 전압 레벨이 상부 MOSFET의 게이트에 제공되지 않아 상부 MOSFET이 턴오프될 때, V+ 전압 레벨이 하부 MOSFET의 게이트에 제공되어 하부 MOSFET이 턴온되게 구성된다.

인덕터는 1차 코일을 포함하며 또한 2차 코일을 포함할 수도 있으며, 이 경우 이는 통상적으로 "결합 인덕터(coupled inductor)"로 불린다. 1차 코일은 출력 DC 전압 레벨을 제공하기 위한 커패시터 및 듀얼 MOSFET들 사이에 결합된다. 선택적인 2차 코일은 접지 전위 또는 1차 코일의 한쪽 단부 중 어느 하나에 결합되는 하나의 단부를 포함하며, 2차 코일의 다른 단부는 제 2 출력 DC 전압 레벨을 제공하기 위한 정류기(rectifier)에 결합된다.

제한되는 것은 아니지만, 이전의 일반적 설명 및 하기의 상세한 설명은 본 발명에 대한 예시임을 이해해야 한다.

첨부되는 도면들을 참조로 검토할 때 하기의 상세한 설명들을 통해 본 발명이 이해될 것이다.
도 1은 본 발명의 실시예에 따라, 조정된(regulated) 저전압 전력 공급부의 블록 다이어그램이다.
도 2는 본 발명의 실시예에 따라, 도 1의 블록 다이어그램과 유사한 예시적인 조정된 저전압 전력 공급부의 개략도이다.
도 3은 본 발명의 실시예에 따라, 도 1의 블록 다이어그램과 유사한 또 다른 예시적인 조정된 저전압 전력 공급부의 개략도이다.
도 4는 본 발명의 실시예에 따라, 도 2에 도시된 조정된 저전압 전력 공급부의 다양한 지점들(points)에서의 신호 관계들을 나타내는 타이밍 다이어그램이다.
도 5는 본 발명의 실시예에 따라, 도 3에 도시된 조정된 저전압 전력 공급부의 다양한 지점들에서의 신호 관계들을 나타내는 타이밍 다이어그램이다.
도 6은 도 2 및 도 3에 도시된 전력 공급부에서 사용되는 Vref 전압 레벨을 발생시키기 위한 예시적 전압 레퍼런스 발생기이다.
도 7은 본 발명의 실시예에 따라, 도 1의 블록 다이어그램과 유사한 또 다른 예시저인 조정된 저전압 전력 공급부의 개략적 다이어그램이다.
도 8은 본 발명의 실시예에 따라, 도 1의 블록 다이어그램과 유사한 또 다른 예시저인 조정된 저전압 전력 공급부의 개략적 다이어그램이다.

본 발명은 저전압의 매우 효율적인 벅 조정기 전력 공급부를 제공한다. 본 발명은 출력 조정된 DC 전압 보다 높은 입력 DC 전압을 이용한다. 예를 들어, 입력 DC 전압은 5 VDC 내지 20 VDC 범위의 DC 전압일 수 있고, 출력 조정된 DC 전압은 1 VDC 내지 10 VDC 범위의 DC 전압일 수 있다.

본 발명은 예를 들어, 0.2 와트 내지 2.0와트 범위의 저전력으로 효율적인 조정된 전력 공급부를 제공한다. 통상의 저전력 DC 조정기들은 효율성이 80% 미만이지만, 본 발명은 90% 이상의 효율성을 제공한다. 이러한 높은 효율성은 게이트 구동 전력을 최소화시키고, 특정(certain) 콤포넌트들에 대한 최소 듀티 사이클을 유지하고, 낮은 스위칭 주파수(이를 테면, 50KHz 미만)에서 동작함으로써 달성된다.

본 발명에 따른 실시예는 토템-폴로서 배열된 2개의 N-형 MOSFET들을 이용한 동기식 정류(synchronous rectification)가 최소의 도전 손실들(conduction losses)을 허용한다는 점을 기초로 한다. 통상적으로, N-형 MOSFET들은 P-형 MOSFET들 보다 이들의 ON 상태에서 더 낮은 저항들을 나타낸다.

본 발명에 따른 실시예는 낮은 스위칭 주파수들(이를 테면, 100 kHz 미만)이 MOSFET들 및 연관된 게이트 구동기들에서 낮은 스위칭 손실들을 허용한다는 점을 기초로 한다.

본 발명에 따른 실시예는 추가로, 상부 N-형 MOSFET에 대한 게이트 구동기가 토템 폴 쌍에 대한 공급 전압 V+을 초과하는 공급 전압 레벨(수퍼전압, Vss)을 요구하지만, 하부 N-형 MOSFET에 대한 게이트 구동기가 토템 폴 쌍에 대한 공급 전압 V+ 보다 크지 않은 공급 전압 레벨을 요구하고; 각각의 게이트 구동기에 대한 게이트 구동 손실들이 게이트 구동기에 인가되는 전압 크기의 제곱으로 증가한다는 점을 기초로 한다.

본 발명에 따른 실시예는 추가로, 개방-콜렉터 출력을 갖는 통상적으로 이용가능한 PWM 비교기(이를 테면, LM339, LM393, 및 관련된 형태들)의 사용이 낮은 스위칭 주파수들(이를 테면, 100 kHz 미만)에서 벅 조정기의 동작을 허용한다는 점을 기초로 한다.

본 발명에 따른 실시예는 추가로, PWM 비교기의 개방-콜렉터 스타일과 연관된 풀-업(pull-up) 저항기(resistor)에서의 전력 소비(power dissipation)가 PMW 비교기에 대한 출력 전압 파형의 듀티 사이클이 최대화되고 50% 이하로 떨어지지 않게 보장함으로써 최소화될 수 있다는 점을 기초로 한다.

본 발명에 따른 실시예는 추가로, PWM 비교기의 개방-콜렉터 스타일과 관련된 풀-업 저항기에서의 전력 소비가 높은 값의 풀-업 저항을 이용하고 높은 풀-업 저항 값들을 산출하게 펄스 왜곡을 교정하는 펄스 셰이핑을 제공하기 위해 CMOS 인버터를 이용함으로써 최소화될 수 있다는 점을 기초로 한다.

본 발명에 따른 실시예는 추가로, 펄스-셰이핑을 위한 홀수 또는 짝수의 CMOS 인버터들을 사용하거나, 또는 적절한 극성의 게이트 구동기 칩들을 사용함으로써 벅 조정기에서 높은 듀티 사이클에서의 PWM 비교기 동작이 달성될 수 있다는 점을 기초로 한다.

본 발명에 따른 실시예는 추가로, 온도에 따른 2차-채널 출력 전압에서의 과도한 변동들(excessive variations)은 쇼트키(또는 다른 형태의) 정류 다이오드의 열적 민감도를 초래하고, 이러한 단점은 다이오드를 MOSFET 트랜지스터로 적절히 교체함으로써 극복될 수 있다는 점을 기초로 한다.

설명될 것이지만, 본 발명의 저전압 전력 공급부는 하기의 특징들을 포함한다 :

(a) 동기식 정류가 토템-폴로서 배열된 2개의 N-형 MOSFET들을 갖는 벅 조정기 토폴로지에 사용된다.

(b) LM339 또는 LM393, 또는 등가물과 같은 개방-콜렉터 스타일 비교기가 사용된다.

(c) CD4069 또는 등가물과 같은 적어도 하나의 CMOS 인버터가 사용된다.

(d) IXDF502와 같은 제 1 고속 구동기 칩이 하나의 MOSFET의 게이트를 구동시키기 위해 입력 전압(V+)으로부터 전력을 제공하는데 이용된다.

(e) 제 2 고속 구동기 칩은 다른 MOSFET의 게이트를 구동시키기 위해 수퍼 전압(Vss)으로부터 전력을 제공하는데 이용된다. 수퍼 전압(Vss)은 입력 전압(V+)의 대략 2배이다. 다른 말로 Vs는 2V+과 거의 같다.

(f) 비교기의 입력 단자들의 상대적 페이징(relative phasing), 및 다수의 CMOS 인버터들의 사용과 함께 제 1 및 제 2 고속 구동기 칩들의 상대적 페이징은 가능한 높은, 임의의 경우 적어도(not less than) 50%의 비교기 출력의 정상 상태 듀티 사이클을 제공한다. 이러한 배열은 개방-콜렉터 스타일 비교기를 수반하는 풀-업 저항기에서의 최소 전력 소비를 보정한다.

(g) 본 발명에 의해 크기 효율성이 달성되며, 이는 고속 구동기 칩들이 선택적으로 반전 및 비반전 출력들 모두를 가지는 듀얼 게이트 구동기 칩들로서 제공되기 때문이다. 구동기 칩들은 2개의 레일 출력 전압들이 요구되더라도 50% 이상의 비교기 듀티 사이클을 유지하면서, 부품들 갯수(parts count)를 최소화시키도록 구성되될 수 있다. 레일 출력 전압들 중 하나는 입력 전압(V+)의 50% 이상일 수 있다.

(h) 본 발명의 전력 공급부는 5 VDC 내지 20 VDC 범위의 입력 전압 보다 낮은 출력 전압 요구조건 및 레일당 2 와트 미만의 낮은 전력 범위에서 매우 높은 효율성 요구조건을 가지는 임의의 휴대용 디바이스에서 사용될 수 있다.

먼저 도 1을 참조로, 본 발명의 실시예에 따라, 전반적으로 10으로 표시된 예시적인 전력 공급부의 블록 다이어그램이 도시된다. 도시된 것처럼, 전력 공급부(10)는 V+의 DC 입력을 가지며 레일 1 및 레일 2 상에 2개의 조정된 벅 출력 전압들을 발생시킨다. 레일 1 전압은 본 명세서에서 1차 출력 전압으로 간주되는 반면, 레일 2 전압은 2차 출력 전압으로 간주된다.

레일 1로부터의 출력은 에러 증폭기(15)로의 감지 피드백으로 사용되며, 이후 레퍼런스 전압 발생기(12)에 의해 발생된 레퍼런스 전압(Vref)에 대해 레일 1 전압과 비교된다. 에러 증폭기(15)로부터 발생되는 명령 신호는 펄스 폭 변조기(14)에 제공된다. 변조기는 본 명세서에서 펄스 폭 변조(PWM) 에러 신호로서 간주되는 펄스 파형 출력을 형성하기 위해 에러 증폭기(15)에 의해 발생되는 명령 신호를 삼각파(triangle wave) 발생기(11)에 의해 발생된 램프(또는 톱니(sawtooth)) 전압과 비교한다.

CMOS 인버터들(13)은 PWM 구동 신호를 형성하도록 PWM 신호를 수신한다. 설명되는 바와 같이, CMOS 인버터들(13)은 헥스 인버터들(hex inverters)의 세트의 일부이며 변조기(14)에 의해 형성된 펄스를 리-셰이핑(re-shape)하는데 이용된다. CMOS 변조기들은 PWM 신호의 저속 오프/온 전환 시간을 변화시키며 PWM 구동 신호로서 간주되는 출력 신호의 고속 오프/온 전환 시간을 형성한다. 통상적으로 CMOS 인버터 집적회로 패키지는 6개의 인버터들을 포함하기 때문에, 본 발명은 변조기(14)에 의해 출력되는 PWM 신호의 반전 또는 비반전 형태일 수 있는 매우 빠른 오프/온 전환 시간을 형성하는데 충분한 탄력성(flexibility)을 제공한다. 예를 들어, 도 2 및 도 3에 도시된 것처럼, CMOS 인버터 집적회로 패키지(U7)는 도 2에서 36으로 표시되고 도 3에서는 56으로 표시된 2개의 인버터들을 포함한다. U7에서의 나머지 인버터들은 이들 예에서는 사용되지 않는다. 2개의 인버터들이 각각 36 및 56으로 사용되었지만, 대안적 실시예는 게이트 구동기들(37, 38)의 극성들을 교환하고, 동시에 게이트 구동기들(57, 58)의 극성을 교환하면서 36 및 56 각각에서 단지 하나의 인버터를 이용할 수 있다.

도 1의 설명에 이어, COMS 인버터들(13)에 의해 "클린-업(cleaned-up)"된 후, PWM 구동 신호는 고속 수퍼 전압 게이트 구동기(17) 및 고속 공급 전압 게이트 구동기(18)에 입력 펄스로서 제공된다. 도 2에 도시된 것처럼, 수퍼 전압 게이트 구동기(17)는 구동기(37)에 의한 반전 구동기이거나, 또는 도 3에 도시된 것처럼 구동기(57)에 의한 비반전 구동기일 수 있다는 것이 인식될 것이다. 유사하게, 구동기(18)는 도 2에 도시된 것처럼 구동기(38)에 의한 비반전 구동기일 수 있고 도 3에 도시된 것처럼 구동기(58)에 의한 반전 구동기일 수 있다.

수퍼 전압 구동기(17)는 수퍼 전압 발생기(16)로부터 수퍼 전압(Vss)을 수신하고 턴온될 때 상부 MOSFET(19)의 게이트에 Vss 전압 출력(하이 측 구동)을 제공한다. 유사하게, 전압 구동기(18)는 입력 전력 소스(V+)로부터 공급 전압 V+을 수신하고 턴온될 때 하부 MOSFET(20)에 V+ 전압 출력(로우 측 구동)을 제공한다.

상보식 방식에서 상부 MOSFET(19) 및 하부 MOSFET(20)은 도 2 및 도 3에 도시된 것처럼 결합 인덕터(21)의 1차 코일에 스위치된 출력을 제공한다. MOSFET들(19, 20)은 토템-폴 구성(MOSFET들(39, 40)에 의해 도 2에 도시되고, MOSFET들(59, 60)에 의해 도 3에 도시됨)으로 배열된다.

필터(22)는 출력 커패시터(도 2에서는 44, 도 3에서는 64)와 함께 결합 인덕터(도 2에서는 43, 도 3에서는 63)로 구성되며, 레일 1 상에 1차 출력 전압을 전달한다. 또한, 이러한 1차 출력 전압은 이전에 개시된 것처럼 에러 증폭기(15)로 피드백된다. 또한, 결합 인덕터(21)는 정류기(23)에 2차 출력을 제공하며, 이는 레일 2 상에 2차 출력 전압을 제공하기 위해 필터(24)에 의해 필터링된다. 그러나, 2차 레일 출력이 요구되지 않을 때, 정류기(23) 및 필터(24)에 대한 2차 출력은 생략될 수 있다는 것이 인식될 것이다. 또한, 결합 인덕터에 추가 와인딩들을 부가하고 추가의 출력 필터들을 제공함으로써 제 3 또는 심지어 제 4 출력 레일이 간단히 구성될 수 있다는 것을 주목해야 한다.

도 1 설명을 마지막으로, 전력 공급부(10)는 변조기(14)에 에러 신호를 발생시키기 위해 에러 증폭기(15)에 의해 레퍼런스 DC 전압으로서 이용되는 레퍼런스 전압 발생기(12)를 포함한다. 또한, 램프 발생기로부터 V+ 입력 전압 및 구형파(square wave)를 수신하고 Vss 전압(2V+)을 수퍼 전압 구동기(17)에 제공하는 수퍼 전압 발생기(16)가 포함된다.

도 1을 참조로 본 발명의 DC 전력 공급부(10)가 개시되었으며, 각각 DC 전력 공급부(30) 및 DC 전력 공급부(50)를 도시하는 도 2 및 도 3을 참조로 보다 특정한 설명이 제공될 것이다. 전력 공급부들(30, 50)은 본 발명의 상이한 실시예들이다.

먼저 도 2를 참조로, 전력 공급부(30)는 비교기(31), 인버터(32) 및 저항기들 및 다수의 레지스터들 및 커패시터(41)와 함께 램프 발생기(도 1에 11로 표시됨)를 형성하는 반전 구동기(33)를 포함한다. 램프 파 발생기는 도 4에 A로 도시된 것처럼, 샤크-핀 램프 파형을 발생시킨다. 램프 파형의 상승 및 하강 부분들의 지속기간(duration)이 반드시 동일한 것은 아니다. 예를 들어, 램프 파형은 100kHz 미만의 주파수를 가질 수 있다. 램프는 비교기(35)(도 1에서는 변조기(14)로서 도시됨)에 대한 입력 신호로서 제공된다.

수퍼 전압 발생기(도 1에 16으로 도시됨)는 2개의 정류기들(42a, 42b)을 포함하며 이는 커패시터에 의해 V+ 및 구동기(33)의 출력에 접속된다. 수퍼 전압 발생기(Vss)의 출력은 대략 입력 전압(V+)의 2배이다. 통상적으로 정류기들은 실리콘 쇼트키 다이오드들이며 예를 들어 2개의 1N5818 다이오드들일 수 있다. 도시된 것처럼, Vss 전압은 수퍼 전압 게이트 구동기(37)에 제공된다.

도 2를 참조로, 에러 증폭기(도 1에 15로 도시됨)는 연산 증폭기(34) 부근에 배치된 다수의 저항기들 및 커패시터들과 함께 연산 증폭기(34)를 포함한다. 연산 증폭기(34)는 감지된 피드백 신호로서 1차 출력 전압(예를 들어, 레일 1에서 결합 인덕터(43)의 1차 출력에서 1.2V)을 수신하며 전압 레퍼런스 신호(VREF)의 스케일링된 복사본(scaled replica)과 감지된 피드백 신호를 비교한다. 연산 증폭기(34)는 전압 레퍼런스의 스케일링된 복사본과 피드백 신호 간에 차가 존재하지 않을 때까지 위 또는 아래로 이동하는 정상(steady) 출력 신호(도 4에 파형 B로 도시됨)를 제공한다.

펄스-폭-변조(PWM) 기능이 비교기(35)에 의해 제공된다. 도 2에 도시된 것처럼, 비교기(35)의 출력은 비교기(35)가 개방 콜렉터 출력을 포함하기 때문에 요구되는 27k 풀-업 저항기에 접속된다. 비교기(35)로의 입력 신호들은 램프 신호(도 4의 A 파형) 및 에러 신호(도 4의 B 파형)이다. 비교기(35)에 의해 제공되는 출력 신호는 도 4의 C 파형으로 도시된 PWM 신호이다. 전압 파형 C의 듀티 사이클은 50%보다 크지만, 27k 저항기에 대해 전개되는 대응하는 전압 파형은 50% 미만의 듀티 사이클을 가져 27k 저항기의 전력 소비를 최소화시킨다는 것이 인식될 것이다.

도 4의 C 파형에 의해 도시된 것처럼, 비교기(35)의 출력 상승 시간은 전력 소비를 최소화시키기 위해 의도적으로 높게 선택된, 27k 저항기의 상대적으로 높은 값으로 인해 상대적으로 낮다. 그러나, 본 발명은 도 2에 36으로 도시된 듀얼 인버터들을 제공함으로써 상대적으로 느린 상승 시간에 대해 보상한다. 듀얼 인버터들(36)로부터의 출력 신호는 느린 상승이 소거되었다는 것을 제외하고, C 파형과 같게 감지되었다. CMOS 인버터들의 출력 신호는 도 4에 파형 D로서 도시된다.

PWM 구동기(파형 D)는 (a) 반전 출력을 갖는 수퍼 전압 게이트 구동기(37), 및 (b) 비-반전 출력을 갖는 공급 전압 구동기(38)에 입력된다. 수퍼 전압 구동기(37) 및 공급 전압 구동기(38)로부터의 출력 신호들은 서로 상보적이다; 즉, 하나의 구동기가 온일 때, 다른 구동기는 오프이다. 이는 파형들 E 및 F에 의해 도 4에 도시되었다. 수퍼 전압 구동기는 Vss와 제로 사이에서 스윙하는 출력을 갖는 반면, 공급 전압 구동기는 V+과 제로 사이에서 스윙하는 출력을 갖는다는 것이 인식될 것이다.

수퍼 전압 게이트 구동기(37)와 공급 전압 게이트 구동기(38)로부터의 상보적 출력 신호들은 MOSFET(39) 및 MOSFET(40)의 게이트들을 구동시키는데 이용된다. MOSFET들(39, 40)은 도 2에 도시된 것처럼 V+과 접지 전위 사이의 토템-폴 배열로 접속된다.

파형 E가 Vss 전위에 있을 때, 상부 MOSFET(39)은 1차 결합 인덕터(43)에 전류를 전도한다. 반대로, 파형 F가 V+ 전위에 있을 때, 하부 MOSFET(40)은 1차 결합 인덕터(43)에 전류를 전도한다. MOSFET(39) 및 MOSFET(40) 모두가 동시에 턴온되는 순간이 없다는 것이 인식될 것이다.

1차 코일의 결합 인덕터(43)와 33 마이크로패럿(microfarad) 커패시터(44)의 조합은 레일 1에서 정상 상태 전압 출력을 제공한다. 정상 상태 전압 출력은 앞서 개시된 피드백 루프에 의해 +1.2 VDC (예로써)로 구동된다. DC 출력의 높은 주파수 성분들은 커패시터(44)와 병렬로 접속된 0.1 마이크로패럿 커패시터에 의해 필터링된다. 출력 신호는 도 4에서 파형 P로 도시된다.

도 2에 도시된 것처럼, 정류기(42c) 및 150 마이크로패럿 커패시터(45)와 함께 결합 인덕터(43)의 2차 코일에 의해 +1.8 VDC(예를 들어) 조정된 전압이 제공된다. 개선된 교차-조정(cross-regulation)은 본 발명에 의해, 레일 1(+1.2 VDC 출력)에 결합 인덕터(43)의 2차 코일의 한쪽 단부를 접속함으로써 레일 2 상에서 달성된다는 것이 인식될 것이다. +1.8 VDC의 높은 주파수 성분들은 커패시터(45)와 병렬로 접속된 0.1 마이크로패럿 커패시터에 의해 필터링된다.

본 발명의 또 다른 실시예에서, 도 2에 도시된 하부 MOSFET(40)은 다이오드로 교체될 수 있고, 여기서 애노드는 접지에 접속되고 캐소드는 상부 MOSFET(39)에 접속된다. 이 구성에서, 공급 전압 구동기(38) 및 하부 MOSFET(40)의 게이트에 대한 입력으로서 요구되는 전체 경로는 생략될 수 있다. 이러한 대안적 실시예는 도7에 도시되며, 다이오드(81)는 도 2의 MOSFET(40)을 대신한다.

본 발명의 또 다른 실시예는 도 3에 도시된다. 도 3의 전력 공급부(50)는 전력 공급부(30)와 유사하며, 몇 개의 예외사항들이 있다. 전력 공급부(30)는 +1.2 VDC 및 +1.8 VDC(예를 들어)의 상대적으로 낮은 벅 전압들을 발생시키는 반면, 전력 공급부(50)는 +5.2 VDC 및 +6.5 VDC(예를 들어)의 상대적으로 높은 벅 전압들을 발생시킨다.

연산 증폭기(54)는 비교기(34)를 둘러싸는 콤포넌트들과 다소 상이한 콤포넌트들에 의해 둘러쌓인다. 전력 공급부(50)에서, 감지된 피드백 신호의 스케일링된 복사본은 전압 레퍼런스 신호(VREF)와 비교된다. 연산 증폭기(54)는 피드백 신호의 스케일링된 복사본과 전압 레퍼런스 간에 차가 존재하지 않을 때까지, 위 또는 아래로 이동하는 정상 출력 신호(도 5에 파형 H로 도시됨)를 제공한다.

비교기(55)에 입력되는 램프 파형(A)은 비교기(35)에 입력되는 램프 파형(A)과 유사하다. 도 2에는 램프 파형이 비교기(35)의 비반전 입력 단자에 공급되는 반면, 도 3에서 램프 파형은 비교기(55)의 반전 입력 단자에 공급되어, 전압 파형 I의 듀티 사이클이 50% 보다 크고, 따라서 도 3의 27k 저항기에 대해 전개되는 대응하는 전압 파형이 50% 미만의 듀티 사이클을 가져, 27k 저항기에서의 전력 소비가 다시 한번 최소화되게 허용한다는 것이 인식될 것이다. 전력 공급부들(30, 50) 간의 이러한 비교는 전력 공급부에 대해 원하는 출력 전압이 공급 5 볼트의 50% 보다 큰 또는 그 미만인지 여부와 상관없이, 비교기에 대한 출력 전압 파형의 듀티 사이클이 최대화되고 50% 이하로 떨어지지 않도록 보장함으로써 PWM 비교기의 개방-콜렉터 스타일과 연관된 풀-업 저항기에서의 전력 소비가 항상 최소화될 수 있다는 본 발명의 관점을 예시한다.

수퍼 전압 게이트 구동기(57) 및 공급 전압 게이트 구동기(58)는 각각 비반전 및 반전 구동기들인 반면, 수퍼 전압 구동기(37) 및 공급 전압 게이트 구동기(38)는 각각 반전 및 비반적 구동기들이다. 수퍼 전압 게이트 구동기(57) 및 공급 전압 게이트 구동기(58)에 의해 제공되는 파형들이 도 5에 각각 파형들 K 및 L로 도시되었다. 전력 공급부(30)와 전력 공급부(50)의 배열들 사이에서 게이트 구동기들의 이러한 극성들의 차는 비교기들(35, 55)의 입력 단자들의 상이한 접속부를 수용하도록 구성된다. 전력 공급부(50)에서 정확한 게이트 구동 신호들을 얻기 위한 대안적 방법은 듀얼 인버터들(36, 56) 대신 단일 인버터를 이용하는 것과 동시에 구동기들(37, 38)과 동일한 극성들을 갖는 게이트 구동기들을 이용하는 것이다.

다음 도 6을 참조로, Vref를 발생시키기 위해 70으로 도시된 예시적인 전압 레퍼런스 발생기가 도시된다. 도시된 것처럼, 전압 레퍼런스는 V+의 입력 전압을 이용하여 발생될 수 있지만 레퍼런스 디바이스(71)의 핀 1에 접속되는 저항기들을 사용하여 조절될 수 있다.

본 발명의 또 다른 실시예에서, 도 2에 도시된 다이오드(42c)는 도 8에 도시된 것처럼 접속된 MOSFET(81)으로 대체될 수 있다. 이러한 배열은 레일 2 전압과 관련하여 열을 감소시킨다. 도시된 것처럼, MOSFET(81)의 소스 리드는 레일 1에 접속되며, MOSFET(81)의 드레인 리드는 결합 인덕터(43)의 2차 코일의 한쪽 단부에 접속된다. 다이오드(42c)는 다이렉트 오믹 접속으로 교체될 수 있으며, 결합 인덕터(43)의 2차 코일의 다른쪽 단부는 레일 2에 직접 접속된다. 공급 전압 게이트 구동기(38)의 출력 전압은 MOSFET(81)의 게이트를 구동시키는데 이용된다.

도 2 및 도 3에 도시된 칩들 및 코일들에 대해 이용될 수 있는 예시적은 부품 갯수들이 하기에 나열된다:

콤포넌트 넘버	부품 넘버
U7
L1
L2
U1
U2, U3, U6
U4
U5

본 발명은 특정 실시예들에 대한 참조로 예시되고 개시되었지만, 본 발명은 도시된 사항들로 제한되게 의도되지 않는다. 오히려, 청구항들의 범주 및 등가물들의 범위 내에서 본 발명을 이탈하지 않고 다양한 변형들이 구성될 수 있다.

Claims

입력 DC 전압 V+을 출력 DC 전압 레벨로 변환하기 위한 벅 조정기(buck regulator)로서,
DC 전압 레벨을 출력하기 위한 결합 인덕터(coupled inductor),
출력된 DC 전압 레벨에서의 에러를 감지하고 상기 에러에 응답하는 듀티 사이클을 가지는 펄스형(pulsed) 파형을 제공하기 위한 에러 증폭기를 갖는 펄스 폭 변조기(PWM),
상기 펄스형 파형에 응답하여 상기 V+ 전압 레벨을 출력하기 위한 V+ 공급 전압 구동기 －상기 V+ 전압은 상기 입력 DC 전압임－,
상기 펄스형 파형에 응답하여 수퍼 전압 레벨(super voltage level)을 출력하기 위한 수퍼 전압 구동기 ―상기 수퍼 전압 레벨은 상기 V+ 전압 레벨의 2 배이며, 출력된 수퍼 전압 레벨은 상기 출력된 V+ 전압 레벨과 상보적(complementary)임―, 및
상기 수퍼 전압 레벨 및 상기 V+ 전압 레벨을 각각 수신하기 위한 게이트들을 가지는 듀얼 MOSFET들 ―상기 듀얼 MOSFET들은 상기 DC 전압 레벨을 출력하기 위해 상기 결합 인덕터를 구동시킴―을 포함하고,
상기 듀얼 MOSFET들은 상부 MOSFET 및 하부 MOSFET을 포함하고, 상기 상부 MOSFET의 게이트는 상기 수퍼 전압 레벨을 수신하고, 상기 하부 MOSFET의 게이트는 상기 V+ 전압 레벨을 수신하는,
벅 조정기(buck regulator).
제 1 항에 있어서,
상기 수퍼 전압 레벨을 형성하고 상기 수퍼 전압 레벨을 상기 수퍼 전압 구동기에 제공하기 위한 수퍼 전압 발생기를 포함하는, 벅 조정기.
상기 제 1 항에 있어서,
상기 펄스형 파형의 상승 시간(rise time) 보다 빠른 상승 시간을 가지는 뾰족한(sharp) 펄스를 형성하고 상기 전압 구동기들을 작동시키기 위한 제어 신호로서 상기 뾰족한 펄스를 제공하기 위해, 상기 PWM과 상기 전압 구동기들 사이에 결합되는 펄스 셰이퍼(pulse shaper)를 포함하는, 벅 조정기.
제 3 항에 있어서,
상기 펄스 셰이퍼는 상기 뾰족한 펄스를 셰이핑하기 위한 적어도 하나의 인버터를 포함하는, 벅 조정기.
제 4 항에 있어서,
상기 펄스 셰이퍼는 상기 뾰족한 펄스를 셰이핑하기 위해 직렬로 접속된 2개의 인버터들을 포함하는, 벅 조정기.
제 3 항에 있어서,
상기 PWM은 상기 에러에 응답하여 상기 펄스형 파형을 제공하기 위한 저항식 로드(resistive load) 및 개방 콜렉터(open collector) 비교기를 포함하는, 벅 조정기.
제 1 항에 있어서,
상기 듀얼 MOSFET들은 토템-폴 배열(totem-pole arrangement)로 구성되며, 상기 결합 인덕터를 구동시키기 위해 V+ 공급 전압 레벨과 접지 전위 사이에 결합되는, 벅 조정기.
제 1 항에 있어서,
상기 전압 구동기들은 상기 V+ 전압 레벨이 제공되지 않을 때 상기 수퍼 전압 레벨을 제공하고, 상기 수퍼 전압 레벨이 제공되지 않을 때 상기 V+ 전압 레벨을 제공하도록 구성되는, 벅 조정기.
제 1 항에 있어서,
전압 레퍼런스(reference)에 대해 상기 출력 DC 전압 레벨을 비교함으로써 명령(command) 신호를 발생시키기 위한 에러 증폭기를 포함하며,
상기 PWM은 상기 에러에 응답하는 듀티 사이클을 가지는 상기 펄스형 파형을 제공하기 위해 상기 에러 증폭기에 의해 발생된 상기 명령 신호를 램프(ramp) 파형과 비교하는, 벅 조정기.
제 1 항에 있어서,
상기 결합 인덕터는 1차 코일 및 2차 코일을 포함하며,
상기 1차 코일은 상기 출력 DC 전압 레벨을 제공하기 위해 상기 듀얼 MOSFET들과 커패시터 사이에 결합되는, 벅 조정기.
제 10 항에 있어서,
상기 2차 코일은 상기 1차 코일의 단부에 결합되는 한쪽 단부 및 다른 출력 DC 전압 레벨을 제공하기 위해 정류기에 결합되는 상기 2차 코일의 다른쪽 단부를 포함하는, 벅 조정기.
제 1 항에 있어서,
상기 펄스형 파형의 상승 시간 보다 빠른 상승 시간을 가지는 뾰족한 펄스를 형성하고 상기 전압 구동기들을 작동시키기 위한 제어 신호로서 상기 뾰족한 펄스를 제공하기 위해, 상기 PWM과 상기 전압 구동기들 사이에 결합되는 펄스 셰이퍼를 포함하며,
상기 펄스 셰이퍼는 다수의 인버터들을 가지는 칩에 배치되며,
상기 펄스 셰이퍼는 상기 전압 구동기들을 작동시키기 위한 극성 감지(polarity sense)에 기초하는 상기 다수의 인버터들 중 적어도 하나를 포함하도록 구성되는, 벅 조정기.
저전압 조정 전력 공급기로서,
출력 DC 전압 레벨을 제공하기 위한 레일(rail), 및
상기 레일로부터의 상기 출력 DC 전압 레벨을 에러 탐지기(detector)에 제공하기 위한 감지 피드백 신호(sense feedback signal)를 포함하며,
상기 에러 탐지기는 상부 및 하부의, 고속의 고전력 구동기들을 제어하기 위해, 상기 감지 피드백 신호에 응답하는 제어 신호를 제공하도록 구성되며,
상기 고속의 고전력 구동기들은 상기 제어 신호에 응답하여 듀얼 MOSFET 구성(configuration)을 구동시키도록 구성되며,
상기 고속의 고전력 구동기들은 상기 레일 상에 상기 출력 DC 전압 레벨을 발생시키기 위해 상기 듀얼 MOSFET 구성을 효율적으로(effectively) 구동시키기 위해 서로 상보적 방식(complementary manner)으로 동작하고,
상기 듀얼 MOSFET 구성은 토템-폴 배열로 구성되는 상부 MOSFET 및 하부 MOSFET을 포함하고 ―상기 토템-폴 배열에서 상기 상부 MOSFET의 게이트는 상기 고속의 고전력 구동기들 중 하나의 의해 구동되고 상기 하부 MOSFET의 게이트는 다른 고속의 고전력 구동기에 의해 구동됨―,
상기 상부 MOSFET은 상기 상부 MOSFET의 상기 게이트에 V+의 입력 DC 전압을 제공하는 상기 고속의 고전력 구동기들 중 하나에 의해 구동되고,
상기 하부 MOSFET은 상기 하부 MOSFET의 상기 게이트에 VSS의 수퍼 전압을 제공하는 상기 다른 고속의 고전력 구동기에 의해 구동되고,
상기 VSS 전압 레벨은 상기 V+ 전압 레벨의 2 배인,
저전압 조정 전력 공급기.
제 13 항으로서,
상기 에러 탐지기와 상기 상부 및 하부의, 고속의 고전력 구동기들 사이에 결합되는 펄스 셰이퍼를 포함하며,
상기 펄스 셰이퍼는 상기 제어 신호에 대해 빠른 상승 시간을 제공함으로써 상기 제어 신호를 셰이핑하도록 구성되며,
상기 제어 신호는 서로 상보적인 방식으로 상기 고속의 고전력 구동기들 중 하나를 턴온하고 다른 고속의 고전력 구동기를 턴오프하도록 구성되는, 저전압 조정 전력 공급기.
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V+의 입력 전압 레벨을 사용하여 DC 전압 레벨을 출력하기 위한 벅 조정기로서,
출력 DC 전압 레벨에서 전압 레벨 에러를 감지하기 위한 PWM,
상기 PWM에 결합되며, 감지된 전압 레벨 에러에 응답하는 듀티 사이클을 가지는 고속 전환 펄스 파형을 제공하기 위한 펄스 셰이퍼(pulse shaper),
상기 고속 전환 펄스 파형을 수신하고 상보적 상부 및 하부 구동 전압들을 제공하는 상부 및 하부 전력 구동기들 ― 제 1 구동 전압은 V+ 전압 레벨이며 제 2 구동 전압은 상기 V+ 전압 레벨의 2 배인 수퍼 전압 레벨 VSS임―, 및
토템-폴 배열(totem-pole arrangement)로 접속된 상부 FET 및 하부 FET을 포함하며,
상기 상부 FET는 상기 제 1 구동 전압을 수신하기 위한 게이트를 가지며 상기 하부 FET는 상기 제 2 구동 전압을 수신하기 위한 또 다른 게이트를 가지며,
상기 2개의 FET들은 상기 DC 출력 레벨을 출력하기 위한 결합 인덕터에 결합되며,
상기 DC 전압 레벨을 제공하기 위해 V+의 상기 제 1 구동 전압은 상기 상부 FET를 구동시키고 VSS의 제 2 구동 전압은 상보적 방식으로 상기 하부 FET를 구동시키는, 벅 조정기.
제 17 항에 있어서,
상기 VSS의 상기 수퍼 전압 레벨은 상기 V+ 입력 전압 레벨에 결합되는 정류기들에 의해 발생되는, 벅 조정기.
제 17 항에 있어서,
상기 펄스 셰이퍼는 다수의 인버터들을 가지는 칩으로부터 구성된 적어도 하나의 인버터를 포함하는, 벅 조정기.
제 17 항에 있어서,
상기 상부 전력 구동기가 상기 고속 전환 펄스 파형에 대해 반전 출력을 포함할 때, 상기 하부 전력 구동기는 비반전 출력을 포함하며,
상기 상부 전력 구동기가 상기 고속 전환 펄스 파형에 대해 비반전 출력을 포함할 때, 상기 하부 전력 구동기는 반전 출력을 포함하는, 벅 조정기.
제 17 항에 있어서,
상기 토템 폴 배열에서, 상기 하부 FET는 다이오드로 교체되는, 벅 조정기.
제 17 항에 있어서,
제 1 DC 출력 전압 레벨을 제공하기 위해 상기 상부 및 하부 FET들 사이에 결합되는 1차 코일,
제 2 DC 출력 전압 레벨을 제공하기 위해 상기 1차 코일에 페이징되는(phased) 2차 코일
을 포함하며, 상기 2차 코일의 한쪽 단부는 상기 제 2 DC 출력 전압 레벨을 제공하도록 구성되며 상기 2차 코일의 다른쪽 단부는 MOSFET 디바이스에 의해 상기 제 1 DC 출력 전압 레벨에 연결되는, 벅 조정기.
제 22 항에 있어서,
상기 MOSFET 디바이스의 게이트는 상기 하부 구동 전압에 의해 구동되는, 벅 조정기.